JPH01144725A - 分周回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、ディジタル回路において入力クロフクを奇数
分の１で分周し、しかもデユーティ−比＋１ か７の出力を得ることのできる回路方式に関するもので
ある。

〈従来技術〉 従来、奇数分周回路は第５図に示す様にロードカウンタ
１２から構成されたＮ進数カウンタのキャリー出力を利
用するものが一般的である。しかし、キャリー出力は、
１クロック期間しか出力されないので、デユーティ−比
は丁とはならない。

よって、デユーティ−比丁で出力を得るためにはこのキ
ャリー出力を第６図に示す様にロードカウンタによる１
分周回路１４よりワンショットマルチ回路１５を介して
パルス幅を拡げ、デユーティ一比丁にするか、第７図に
示す様にロードカランりによるτ分周回路１６よりＰＬ
Ｌ回路２０を介してデユーティ−比丁のＶＣＯ出力と同
期させそのＶＣＯ出力を利用する等の波形整形を行なう
必要がある。尚、ＰＬＬ回路２０は位相比較器１７゜ロ
ーパスフィルター８及びＶＣＯ回路１９の直列接続体で
構成されている。

〈発明が解決しようとする問題点〉 従来の方法では、ワンショットマルチ回路１５やＰＬＬ
回路２０による波形整形を必要とし、入力クロックの周
波数や分局比より時定数を求めて抵抗ＲやコンデンサＣ
の値を求めなくてはならない。ワンショットマルチ回路
１５の場合、入力クロックの周波数が変化すると、デユ
ーティ−比も変化してしまう。ＰＬＬ回路２０の場合、
入力クロックの周波数が少々変化してもＶＣＯ出力のた
めデユーティ−比−は影響を受けないが、ロックが外れ
ると入出力の同期がくずれ、正しく分周できなくなる。

又、ＰＬＬ回路２０の場合、位相比較器１７．ローパス
フィルタ１８．ＶＣＯ１９から構成されるので、回路規
模が大きくなる。

く問題点を解決するための手段〉 本発明の分周回路は、入力クロックの周波数や分周比に
関係なく、デユーティ−ルミの出力を得るため、波形整
形を行なう必要がない。Ｄフリップフロップから構成さ
れた８段シフトレジスタによる分周回路は、どのＱ出力
もデユーティ−ルミで出力されるのでそのことを利用す
る。但し、その場合の分局比は１Ｔで偶数分の１になる
ので、奇数分の１で分周するためには入力クロックとシ
フトレジスタのＱ出力とで排他的論理和をとり入力クロ
ックを逓倍することにより、奇数クロック期間に偶数個
のクロックを発生させ、それをシフトレジスタのＣＫ入
力端子へ入力する。

く作　用〉 本発明の分周回路は、基本的には、８段シフトレジスタ
の分周回路であるので、シフトレジスタの各Ｑ出力は、
位相違いのデユーティ−比−で出力すれる。尚、シフト
レジスタのＣＫ大入力は、入力クロックとシフトレジス
タのＱ出力とで排他的論理和をとったクロックが入力さ
れるが、このクロックは、シフトレジスタのＱ出力によ
り、入力クロックに対して、同相逆相を繰り返す。即ち
、この分周回路では、入力クロックの立ち上がりと立ち
下がりの両方を使用している。このことは、入力クロッ
クのデユーティ−比が１でないと出力のデユーティ−比
はＴにならない。しかし、入力クロックのデユーティ−
比が１なら、出力のデュ一ティー比も丁となり、しかも
回路構成は、シフトレジスタと１個の排他的論理和ゲー
トの組み合せなので回路規模も小さく、ＩＣ化も容易で
ある。

又、シフトレジスタによる分周回路なので、各出力の入
力クロックに対する伝達時間は、排他的論理和ゲートの
伝達時間と１個のＤフリップフロップのＣＫ大入力対す
るＱ出力の伝達時間との和になる。つまり、伝達時間は
短いので高速動作が可能である。

〈実施例〉 本発明の実施例として、−分周の場合の回路構成を第１
図に、またそのタイミングチャートを第■ ２図に示し、τ分周の場合の回路構成を第３図に、ま之
そのタイミングチャートを第４図に示す。

基本的な回路構成は双方とも同じで、入力クロックを排
他的論理和（以下、ＥＸ　−ＯＲ）ゲート１の一方の入
力端に入力し、ＥＸ−ＯＲゲート１の他方の入力端にシ
フトレジスタ４初段のＱ出力を入力する。又、シフトレ
ジスタ４最終段のＱ出力を反転させて初段のＤ入力に入
力する。シフトレジスタ４のＣＫ大入力は、ＥＸ−ＯＲ
ゲートｌの出力を入力する。

第１図と第３図の連勝は、シフトレジスタ４゜１０のＤ
フリップ７０ツブ２，３，７，８．９直列段数で、−分
周の場合２段、ｉ分周の場合３段となる。つまり、本発
明の分周回路における分周比は、シフトレジスタ４．１
０の直列段数をＮとすると２Ｎ−１となる。

回路である。−分周回路において、デユーティ−比−の
出力を得るためには、２クロツク毎の周期が一定であれ
ばよく、その間のデユーティ−比には全く影響しない。

よって信号ａの３クロツク間に、４クロツクでしかも２
クロツク毎の周期が一定の信号すを生成し、シフトレジ
スタ４のＣＫ人力に入力すれば、シフトレジスタ４のＱ
出力の信号ｄ、倍信号は、信号すに対して１分周、信号
ａに対して一分周となり、デユーティ−比は丁となる。

具体的には、信号ａをシフトレジスタ４のＱ出力である
信号ｄでＥＸ−ＯＲして、信号ａの変調を行って、前述
の信号すを生成している。こうして生成された信号すは
信号ａの３クロツク間に信号ａに対して逆相、同相を繰
り返すため、信号ａのＨレベル時間をＴ１、Ｌレベル時
間をＴ２、信号ｂの信号ａに対する逆相時間をＴＢ、同
相時間をＴＡ　とすると、ＴＢ　＝＝２ＴＩ　＋７２　
　、　ＴＡ　＝ＴＩ　＋　２７２となる。シフトレジス
タ４のＱ出力でデユーティ−ルミを得るには、Ｔ３＝Ｔ
４の条件が必要であり、その為信号ａはＴＩ　＝７２の
デユーティ−比−でなければならない。換言すれば、信
号ａのデユープ、１ イー比か丁ならシフトレジスタ４のＱ出力の信号ｄ、倍
信号は、デユーティ−ルミで出力される。

次にτ分周の場合、シフトレジスター０の直列段数は３
段で信号ｇから見ればτ分周回路であり、３クロツク毎
の周期が一定であれば、デユーティ一ルミの出力が得ら
れる。信号ｆの５クロツク間に、６クロツクでしかも３
クロツク毎の周期が一定の信号ｇを生成して、シフトレ
ジスター０のＣＫ大入力入力すれば、シフトレジスター
０のＱ出力の信号ｉ、信号ｊ、信号には、信号ｇに対し
てｉ分周、信号ｆに対して一分周となり、デユーティ一
比は丁となる。信号ｇの生成については、τ分周の信号
すの場合と同じで、信号ｆをシフトレジスター０のＱ出
力である信号ｉでＥＸ−ＯＲゲート６を介して信号ｆの
変調を行っている。−分周の場合と同様に、信号ｆのＨ
レベル時間をＴ５、Ｌレベル時間をＴ６、信号ｇの信号
ｆに対する逆相時間をＴＩ、同相時間を’ｒ８　とする
と、Ｔ　７　＝　３　Ｔ　５＋２Ｔ６　、Ｔ８＝２Ｔ５
　＋３Ｔ５となる。よって、−分周の場合も、信号ｆの
デユーティ−比か丁ならば、シフトレジスター０のＱ出
力の信号ｉ、信号ｊ、信号にはデユーティ−ルミで出力
される。

これらのことから、シフトレジスタの直列段数をＮ１人
力クロックのＨレベル時間をＴＨＳＬレベル時間をＴＬ
とし、又、ＥＸ−ＯＲゲート出力の入力に対する逆相時
間をＴＡ、同相時間をＴＢとすると、ＴＡ＝Ｎ−ＴＨ＋
（Ｎ−１）　＠ＴＬ、　ＴＢ　＝（Ｎ−１）・ＴＨシフ
トレジスタのＱ出力のデユーティ−比は丁となる。又、
　　Ｎ　　−ｆ、　　ＴＬ （２Ｎ−１）　　　（２Ｎ−１）（Ｔｕ＋ＴＬ）より゛
　ゞが非常に大きい時は、ＴＨ２ＴＬの影響が小さくな
り、入力クロックのデユーティ−比に関係なく出力のデ
ユーティ−比は、はぼ丁となる。

尚、同相時間と逆相時間の切換時に、クロックの＠が細
くなるが、この傷はシフトレジスタのＣＫ大入力対する
Ｑ出力の伝達時間とＥＸ−ＯＲゲートの伝達時間との和
になり、入力クロックの周波数には関係しない。

〈発明の効果〉 入力クロックのデユーティ−比か−であれば、正確にデ
ユーティ−ルミの奇数分周が高速動作可能である。又、
シフトレジスタの段数を変えるだけで、分周比が簡単に
変えられるので、プロゲラ７プル分局器に応用すること
ができる。

【図面の簡単な説明】

第１図は本発明の１実施例を示す子分周回路の回路構成
図である。第２図は第１図に示す一分周回路のタイばン
グチャート図である。第３図は本発明の他の実施例を示
すτ分周回路の回路構成図である。第４図は第３図に示
すτ分周回路のタイミングチャート図である。第５図は
Ｎ進カウンタによる分周回路の概略構成図及びタイミン
グチャート図である。第６図はワンショットマルチ回路
を使った１分周回路の概略構成図及びタイミングチャー
ト図である。第７図はＰＬＬ回路を使った１分周回路の
概略構成図及びタイミングチャート図である。 ■、６・・・ＥＸ−ＯＲゲー）　　２，３，７，８．９
・・・Ｄフリップフロップ　４，１０・・・シフトレジ
スタ５．１１．１３・・・ＮＯＴゲート（インバータ）
１２・・・ロードカウンタ　−４・・・−分周回路　１
５・・ワンショットマルチ回路　１６・・・τ分周回路
　１７・・・位相比較器１８・・・ローパスフィルタ　
−９・・・ＶＣＯ回路　２Ｏ−ＰＬＬ回路

Claims (1)

【特許請求の範囲】
1. １、Ｄフリップフロップを連結したＮ段シフトレジスタ
   による１／２Ｎ分周回路と、排他的論理和ゲートを用い
   て前記シフトレジスタの出力により入力クロックを逓倍
   する逓倍回路と、より構成されデューティー比１／２出
   力の（１）／（２Ｎ−１）の奇数分周を実行することを
   特徴とする分周回路。