KR20030040035A - 분주 회로 - Google Patents

분주 회로 Download PDF

Info

Publication number
KR20030040035A
KR20030040035A KR1020020061658A KR20020061658A KR20030040035A KR 20030040035 A KR20030040035 A KR 20030040035A KR 1020020061658 A KR1020020061658 A KR 1020020061658A KR 20020061658 A KR20020061658 A KR 20020061658A KR 20030040035 A KR20030040035 A KR 20030040035A
Authority
KR
South Korea
Prior art keywords
output
circuit
delay
stage
input
Prior art date
Application number
KR1020020061658A
Other languages
English (en)
Inventor
기무라겐지
구로사와히토시
Original Assignee
미쓰비시덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미쓰비시덴키 가부시키가이샤 filed Critical 미쓰비시덴키 가부시키가이샤
Publication of KR20030040035A publication Critical patent/KR20030040035A/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
    • H03K23/50—Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits
    • H03K23/54—Ring counters, i.e. feedback shift register counters
    • H03K23/544—Ring counters, i.e. feedback shift register counters with a base which is an odd number

Landscapes

  • Pulse Circuits (AREA)

Abstract

본 발명은 기수 분주비를 포함하는 임의의 분주비를 갖는 분주 신호를 적은 회로 규모로 얻고, 또한, 고속 동작이 가능한 분주 회로를 얻는 것으로, 전단의 기억단의 데이터 출력을 후단의 기억단의 데이터 입력으로 순차적으로 입력하는 직렬 기억단(10)과, 직렬 기억단(10)의 최종단의 기억단(13)의 출력 L3 및 원(原) 발진의 클럭 신호 CLK가 입력되고, 클럭 신호 CLK를 최종단의 기억단(13)의 출력 L3의 변화의 타이밍에서 논리 반전시키며, 해당 논리 반전시킨 신호를 입력 제어 신호 C1로서 기수의 기억단(11, 13) 및 우수의 기억단(12)에 대하여 상보로 부여하는 클럭 반전 회로(20)와, 최종단의 기억단(13)의 출력 L3을 논리 반전하고, 또한 해당 최종단의 기억단(13)의 출력 L3에 대하여 소정의 지연을 부여하며, 그 출력을 직렬 기억단(10)의 초단의 기억단(11)의 데이터 입력에 입력하는 인버터(22) 및 지연 처리 회로(30)를 구비한다.

Description

분주 회로{FREQUENCY DIVIDER}
본 발명은 마이크로 컴퓨터 등의 반도체 집적 회로 등에 적용되는 기수 분주 회로에 관한 것이다.
마이크로 컴퓨터 등의 반도체 집적 회로에 있어서는, 인가된 클럭을 PLL 등에 의해 체배(遞培)하거나, 분주 회로에 의해 분주하거나 하여 소망의 클럭 신호를 생성하고 있다. 이들 분주 회로에서 듀티가 50%인 기수 분주 출력이 요청되는 경우가 많다.
종래 기술에서는, 듀티가 50%가 아닌 것이나 듀티 50%인 기수 분주 회로를 실현하기 위해, 카운터의 출력을 인코딩하여 필요한 분주를 행하는 복잡한 회로를 이용하고 있어 회로 규모가 크고, 고속 동작이 어렵다는 문제가 있다.
도 23에 종래의 기수 분주 회로의 구성을 나타낸다. 이 종래 기술에서는, 기수 분주 발생부(102)에서 2N 카운터(100, 101)의 출력을 인코딩하고, 또한, 이들 2N 카운터(100, 101)에 대한 리셋 제어를 행함으로써 듀티 50%의 N 분주 출력을 얻도록 하고 있지만, 이 종래 기술에서는, 인코딩 및 카운터 리셋을 위한 논리 회로가 필요해지기 때문에 회로 규모가 커지고, 또한 분주를 실행할 수 있는 클럭의 제한이 커진다.
다음으로, 일본 특허 공개 평성 제7-321642호 공보에 나타내는 2N개의 플립플롭(F1∼F2N)으로 구성되는 N단의 존슨 카운터에 있어서는, 전단의 플립플롭의 데이터 출력 Q를 후단의 플립플롭의 데이터 입력 D에 순차적으로 입력하고, 또한, 최종단의 플립플롭(F2N)의 데이터 반전 출력 QB를 초단의 플립플롭(F1)의 데이터 입력 D에 접속하여, 기수단의 플립플롭의 클럭 입력 C에 듀티 50%의 마스터 클럭 CIN의 정전 신호(正轉信號)를 입력하고, 우수단의 플립플롭의 클럭 입력 C에 마스터 클럭 CIN의 반전 신호(反轉信號)를 입력하도록 하여 2단의 플립플롭으로 1단의 존슨 카운터를 구성하고 있다. 그리고, 제 N 단의 플립플롭(FN)의 데이터 출력 Q와 제 2N 단의 플립플롭 F2N의 데이터 출력 Q의 논리곱을 취하는 제 1 AND 게이트와, 제 N 단의 플립플롭(FN)의 데이터 반전 출력 QB와 제 2N 단의 플립플롭 F2N의 데이터 반전 출력 QB의 논리곱을 취하는 제 2 AND 게이트와, 제 1 AND 게이트와 제 2 AND 게이트의 출력의 논리합을 취하는 OR 게이트를 구비하여 OR 게이트의 출력으로부터 듀티 50%의 N 분주 출력을 얻도록 하고 있다. 예컨대, 2N=6으로 한 경우, 3분주 출력을 얻을 수 있다.
종래 기술에서는, 3분주를 행하는 경우에 3단의 존슨 카운터, 즉, 6단의 플립플롭 회로가 필요하게 되어 플립플롭의 단수가 많아지고, 회로 규모가 커지며, 그 때문에 고속 동작에 대응하기 어려운 문제가 있다.
본 발명은 상기한 점을 감안하여 이루어진 것으로, 기수 분주비를 포함하는 임의의 분주비를 갖는 분주 신호를 적은 회로 규모로 얻을 수 있고, 또한, 고속 동작이 가능한 분주 회로를 얻는 것을 목적으로 하고 있다.
도 1은 본 발명에 따른 분주 회로의 실시예 1의 개념적 구성을 나타내는 블록도,
도 2는 실시예 1의 동작을 설명하는 타임차트,
도 3은 기억 유닛의 구체적 회로 구성을 나타내는 각종 도면,
도 4는 기억 유닛의 리셋 방법을 설명하기 위한 도면,
도 5는 본 발명에 따른 분주 회로의 실시예 2의 구성을 나타내는 회로도,
도 6은 본 발명에 따른 분주 회로의 실시예 3의 구성을 나타내는 회로도,
도 7은 실시예 3의 동작을 설명하는 타임차트,
도 8은 본 발명에 따른 분주 회로의 실시예 4의 개념적 구성을 나타내는 블록도,
도 9는 실시예 4의 구체적 구성을 나타내는 회로도,
도 10은 실시예 4의 동작을 설명하는 타임차트,
도 11은 본 발명에 따른 분주 회로의 실시예 5의 개념적 구성을 나타내는 블록도,
도 12는 본 발명에 따른 분주 회로의 실시예 6의 개념적 구성을 나타내는 블록도,
도 13은 본 발명에 따른 분주 회로의 실시예 7의 개념적 구성을 나타내는 블록도,
도 14는 본 발명에 따른 분주 회로에서 기억 유닛에 레벨 트리거형을 이용한 경우의 실시예 8의 개념적 구성을 나타내는 블록도,
도 15는 본 발명에 따른 분주 회로에서 기억 유닛에 에지 트리거형을 이용한 경우의 실시예 8의 개념적 구성을 나타내는 블록도,
도 16은 본 발명에 따른 분주 회로의 실시예 9의 개념적 구성을 나타내는 블록도,
도 17은 본 발명에 따른 분주 회로의 실시예 10의 개념적 구성을 나타내는 블록도,
도 18은 본 발명에 따른 분주 회로의 실시예 10에 대하여 디지털 지연 회로의 내부 구성예를 나타내는 블록도,
도 19는 실시예 10의 동작을 설명하는 타임차트,
도 20은 본 발명에 따른 분주 회로의 실시예 11의 개념적 구성을 나타내는 블록도,
도 21은 본 발명에 따른 분주 회로의 실시예 12의 개념적 구성을 나타내는 블록도,
도 22는 본 발명에 따른 분주 회로의 실시예 13의 동작을 설명하기 위한 타임차트,
도 23은 종래 기술을 나타내는 도면.
도면의 주요 부분에 대한 부호의 설명
10 : 직렬 기억 장치
11, 12, 13, 14, 15 : 기억 유닛(래치)
20 : 클럭 반전 회로21, 22, 42, 43, 46, 47 : 인버터
30 : 지연 처리 회로
40, 41, 45, 61, 62, 63 : 트랜스미션 게이트
44 : NAND 게이트51, 52 : 트랜지스터
55 : 게이트 회로60 : 지연 선택 회로
64, 65 : 선택기71, 72, 73, 74 : 지연 회로
80 : 기억 유닛 선택 회로81, 82 : 게이트 회로
83 : 디지털 지연 회로84 : 트랜스미션 게이트
85 : 래치86 : 인버터
87 : 불일치 검출 회로88 : 카운터
89 : 레지스터90 : 비교기
C1 : 입력 제어 신호CLK : 클럭 신호
d : 귀환 입력SEL : 선택 신호
DSEL : 지연 선택 신호SW1∼SW3 : 스위치
THR1, THR2 : 스루 신호
상기 목적을 달성하기 위해 본 발명에 따른 분주 회로는 입력 제어 신호에 의해 입력된 데이터를 일시 유지하는 복수의 기억 유닛을 갖고, 전단의 기억 유닛의 데이터 출력을 후단의 기억 유닛의 데이터 입력으로 순차적으로 입력하는 직렬 기억 장치와, 상기 직렬 기억 장치의 최종단의 기억 유닛 출력 및 원(原) 발진의 클럭 신호가 입력되고, 상기 클럭 신호를 최종단의 기억 유닛 출력의 변화의 타이밍에서 논리 반전시키며, 해당 논리 반전시킨 신호를 입력 제어 신호로서 기수의 기억 유닛 및 우수의 기억 유닛에 대하여 상보로 부여하는 클럭 반전 회로와, 상기 최종단의 기억 유닛 출력을 논리 반전하고, 또한 해당 최종단의 기억 유닛 출력에 대하여 소정의 지연을 부여하며, 그 출력을 상기 직렬 기억 장치의 초단의 기억 유닛의 데이터 입력에 입력하는 반전 지연 회로를 구비하는 것을 특징으로 한다.
본 발명에 의하면, 클럭 신호를 최종단의 기억 유닛 출력의 변화의 타이밍에서 논리 반전시키고, 해당 논리 반전시킨 신호를 입력 제어 신호로서 기수의 기억 유닛 및 우수의 기억 유닛에 대하여 상보로 부여하고, 또한, 최종단의 기억 유닛 출력을 논리 반전하며, 해당 최종단의 기억 유닛 출력에 대하여 소정의 지연을 부여하고, 그 출력을 상기 직렬 기억 장치의 초단의 기억 유닛의 데이터 입력에 입력한다.
다음의 발명에 따른 분주 회로는, 상기 발명에 있어서, 상기 클럭 반전 회로는 상기 직렬 기억 장치의 최종단의 기억 유닛 출력 및 클럭 신호의 배타적 논리합을 출력하는 배타적 논리합 회로인 것을 특징으로 한다.
본 발명에 의하면, 클럭 반전 회로를, 직렬 기억 장치의 최종단의 기억 유닛 출력 및 클럭 신호가 입력되어 그들의 배타적 논리합을 출력하는 배타적 논리합 회로로 하고 있다.
다음의 발명에 따른 분주 회로는, 상기 발명에 있어서, 상기 직렬 기억 장치의 최종단의 기억 유닛 출력을 상기 클럭 반전 회로에 입력할지 여부의 전환을 행하는 게이트 회로를 더 구비하고, 이 전환에 의해 우수 분주와 기수 분주를 선택할 수 있게 한 것을 특징으로 한다.
본 발명에 의하면, 직렬 기억 장치의 최종단의 기억 유닛 출력을 클럭 반전 회로에 입력할지 여부의 전환을 행하고, 이 전환에 의해 우수 분주와 기수 분주를 선택할 수 있게 하고 있다.
다음의 발명에 따른 분주 회로는, 상기 발명에 있어서, 상기 반전 지연 회로는 소정의 지연을 부여하는 지연 처리 회로와, 상기 최종단의 기억 유닛 출력을 지연 처리 회로를 통해서 지연시킬지 여부의 전환을 행하는 선택 회로를 구비하는 것을 특징으로 한다.
본 발명에 의하면, 최종단의 기억 유닛 출력을 지연 회로를 통해서 지연시킬지 여부의 전환을 행하고, 이 전환에 의해 같은 기억 유닛수로 다른 분주비를 얻도록 하고 있다.
다음의 발명에 따른 분주 회로는, 상기 발명에 있어서, 상기 지연 처리 회로는 복수의 다른 지연 시간을 부여하는 복수의 지연 회로를 갖고, 상기 선택 회로는 상기 복수의 지연 회로 중 하나를 선택하는 것을 특징으로 한다.
본 발명에 의하면, 복수의 다른 지연 시간을 선택할 수 있게 하고 있고, 이 선택에 의해 보다 많은 분주비를 선택할 수 있게 하고 있다.
다음의 발명에 따른 분주 회로는, 상기 발명에 있어서, 상기 직렬 기억 장치의 복수의 기억 유닛의 출력 중 하나를 선택하여 상기 반전 지연 회로에 입력하는 기억 유닛 선택 회로를 구비하는 것을 특징으로 한다.
본 발명에 의하면, 출력 기억 유닛을 복수의 기억 유닛으로부터 선택함으로써 출력 기억 유닛수에 대응하는 분주비를 얻도록 하고 있다.
다음의 발명에 따른 분주 회로는, 상기 발명에 있어서, 상기 직렬 기억 장치의 복수의 기억 유닛은 레벨 트리거형이며, 상기 복수의 기억 유닛 중 일부의 기억 유닛을 상시 데이터 스루 상태로 할지 여부의 전환을 행하는 전환 회로를 더 구비하여, 이 전환에 의해 분주비를 변경할 수 있게 한 것을 특징으로 한다.
본 발명에 의하면, 복수의 기억 유닛의 일부를 데이터 스루 상태로 함으로써 기억 유닛수를 삭감하고, 해당 삭감한 기억 유닛수에 대응하는 분주비를 얻도록 하고 있다.
다음의 발명에 따른 분주 회로는, 상기 발명에 있어서, 상기 직렬 기억 장치의 복수의 기억 유닛은 에지 트리거형이며, 상기 복수의 기억 유닛의 사이에 전단의 기억 유닛의 출력과 3단 전의 기억 유닛의 출력을 전환하는 전환 회로를 더 구비하고, 이 전환에 의해 분주비를 변경할 수 있게 한 것을 특징으로 한다.
본 발명에 의하면, 복수의 기억 유닛의 일부를 바이패스함으로써 기억 유닛수를 삭감하고, 해당 삭감한 기억 유닛수에 대응하는 분주비를 얻도록 하고 있다.
다음의 발명에 따른 분주 회로는, 상기 발명에 있어서, 상기 최종단의 기억 유닛 출력의 출력에 클럭 신호 n(n:자연수)주기분의 설정 지연값을 부여하고, 그 지연 출력을 상기 클럭 반전 회로에 입력하는 디지털 지연 회로를 더 구비하여 상기 설정 지연값 n을 가변함으로써 분주비를 변경할 수 있게 한 것을 특징으로 한다.
본 발명에 의하면, 최종단의 기억 유닛 출력의 출력에 클럭 신호 n주기분의 디지털 지연값을 부여하여 디지털 지연값 n을 변경함으로써 분주비를 변경할 수 있게 하고 있다.
다음의 발명에 따른 분주 회로는, 상기 발명에 있어서, 상기 직렬 기억 장치의 복수의 기억 유닛은 각기 다른 초기 데이터를 초기 설정할 수 있는 것을 특징으로 한다.
본 발명에 의하면, 직렬 기억 장치의 각 기억 유닛에 각각 다른 초기 데이터를 초기 설정할 수 있게 함으로써 분주비 또는 파형을 변경할 수 있게 하고 있다.
이하에 첨부 도면을 참조하여, 본 발명에 따른 분주 회로의 바람직한 실시예를 상세히 설명한다.
(실시예 1)
도 1은 본 발명에 따른 분주 회로의 실시예 1을 나타내는 것이다. 이 도 1에 나타내는 분주 회로는 그 출력 L3으로부터 클럭 신호 CLK의 3분주 신호(최소 기수 분주 신호)를 출력한다.
이 도 1에 나타내는 분주 회로는 입력 제어 신호 C1에 의해 입력된 데이터를 일시 유지하는 3개의 기억 유닛(11∼13)을 포함하는 직렬 기억 장치(10)를 갖고 있다. 직렬 기억 장치(10)에서는, 전단의 기억 유닛의 데이터 출력을 후단의 기억 유닛의 데이터 입력으로 순차적으로 입력하는 직렬 구성을 취하고 있다. 이 경우, 각 기억 유닛(11∼13)으로서 레벨 트리거형 래치 회로를 채용하고 있다.
초단의 래치(11)에는 클럭 반전 회로(20)로부터 출력되는 입력 제어 신호 C1의 정전 신호가 입력 제어 신호로서 입력되어 있다. 2단째의 래치(12)에는 클럭 반전 회로(20)로부터 출력되는 입력 제어 신호 C1을 인버터(21)에 의해 논리 반전한 신호가 입력되어 있다. 3단째(최종단)의 래치(13)에는 클럭 반전 회로(20)로부터 출력되는 입력 제어 신호 C1의 정전 신호가 입력되어 있다. 이와 같이, 클럭 반전 회로(20)로부터 출력되는 입력 제어 신호 C1은 기수단의 래치(11, 13) 및 우수단의 래치(12)에 대하여 상보로 인가된다.
최종단의 래치(13)의 출력 L3은 인버터(22)에 의해 논리 반전되고, 또한 지연 처리 회로(30)에 의해 소정의 지연이 인가되어 초단의 래치(11)의 데이터 입력 단자에 귀환 입력된다. 인버터(22)와 지연 처리 회로(30)에 의해 반전-지연 회로(95)를 구성하고 있다.
클럭 반전 회로(20)에는 원 발진의 클럭 신호 CLK 및 최종단의 래치(13)의 출력 L3이 입력되어 있고, 클럭 신호 CLK를 최종단의 래치(13)의 출력 L3이 변화하는 타이밍에서 반전시키도록 동작한다. 클럭 반전 회로(20)는, 예컨대, 배타적 논리합 게이트로 구성되어 있다.
이 구성에서는, 지연 처리 회로(30)에 의해 3단째의 래치(13)의 출력 L3의 반전값에 대하여 지연을 부여하여 초단의 래치(11)에 귀환 입력함으로써, 이 귀환 입력 d가 클럭 반전 회로(20)에서의 3단째의 래치(13)의 출력 L3에 의한 클럭 신호 CLK(입력 제어 신호 C1)의 반전 동작보다도 시간적으로 늦도록 하고 있다.
다음으로, 이 도 1의 분주 회로의 동작을 도 2에 나타내는 타임차트를 참조하여 설명한다. 도 2에서, (a)∼(f)는 클럭 신호 CLK, 초단 래치(11)의 출력 L1, 2단째의 래치(12)의 출력 L2, 3단째의 래치의 출력 L3, 클럭 반전 회로의 출력 C1, 지연 처리 회로(30)의 출력(귀환 입력) d를 각기 나타내고 있다.
처음에, 모든 래치(11∼13)가 리셋 상태(출력 0)에 있는 것으로 한다. 시각 t1∼t2에서, 입력 제어 신호 C1이 1로 상승하므로 래치(11) 및 래치(13)가 열리게 된다. 따라서, 래치(11)가 지연 처리 회로(30)의 출력 d를 래치하고, 또한, 래치(13)가 래치(12)의 출력 L2를 래치한다. 그 결과, 시각 t1에서, 래치(11)의 출력 L1이 1로 상승한다.
시각 t2∼t3에서, 입력 제어 신호 C1이 0으로 하강하므로 래치(12)가 열리게 된다. 한편, 래치(11, 13)는 닫히게 된다. 따라서, 래치(12)가 래치(11)의 출력 L1을 래치한다. 그 결과, 시각 t2에서 래치(12)의 출력 L2가 1로 상승한다.
시각 t3∼t4에서, 입력 제어 신호 C1이 1로 상승하므로 래치(11) 및 래치(13)가 열리게 되고, 또한, 래치(12)가 닫히게 된다. 따라서, 래치(11)가 지연 처리 회로(30)의 출력 d를 래치하고, 또한, 래치(13)가 래치(12)의 출력 L2를 래치한다. 그 결과, 시각 t3에서 래치(13)의 출력 L3이 1로 상승한다. 또한, 이 래치(13)의 출력 L3의 변화에 의해 클럭 신호 CLK가 반전되고, 입력 제어 신호 C1이 시각 t4에 하강한다. 즉, 도 2(e)에 나타내는 기간 Ta는 래치(13)의 출력 변화에 의해 클럭 신호 CLK가 반전되어 입력 제어 신호 C1에 반영되기까지의 소요 시간이다.
한편, 도 2(f)에 나타내는 시간 Tb는 래치(13)의 출력 L3의 변화에 의해 귀환 입력 d가 변화될 때까지 필요한 시간이며, 이것은 지연 처리 회로(30)에 의해 설정되는 지연값에 대응하고 있다. 그리고, 클럭 신호 CLK의 1주기를 T라고 하면, 이 경우에는, 상술한 바와 같이, Ta<Tb<T로 되도록 지연 처리 회로(30)의 지연값 등을 설정하고 있다. 즉, 이 경우에는, 귀환 입력 d의 변화가 래치(13)의 출력 L3에 의한 입력 제어 신호 C1의 반전 동작보다도 늦게 발생하도록 하고 있다.
시각 t4∼t5에서, 입력 제어 신호 C1이 0으로 하강하므로 래치(12)가 열리게 된다. 한편, 래치(11, 13)는 닫히게 된다. 따라서, 래치(12)가 래치(11)의 출력 L1을 래치한다. 이 때는, 래치(12)의 출력 L2에 변화는 없다.
시각 t5∼t6에서, 입력 제어 신호 C1이 1로 상승하므로 래치(11) 및 래치(13)가 열리게 되고, 또한, 래치(12)가 닫히게 된다. 따라서, 래치(11)가 지연 처리 회로(30)의 출력 d를 래치하고, 또한, 래치(13)가 래치(12)의 출력 L2를래치한다. 그 결과, 시각 t5에서, 래치(11)의 출력 L1이 0으로 하강한다.
시각 t6∼t7에서, 입력 제어 신호 C1이 0으로 하강하므로, 래치(12)가 열리게 된다. 한편, 래치(11, 13)는 닫히게 된다. 따라서, 래치(12)가 래치(11)의 출력 L1을 래치한다. 그 결과, 시각 t6에서, 래치(12)의 출력 L2가 0으로 하강한다.
시각 t7∼t8에서, 입력 제어 신호 C1이 1로 상승하므로 래치(11) 및 래치(13)가 열리게 되고, 또한, 래치(12)가 닫히게 된다. 따라서, 래치(11)가 지연 처리 회로(30)의 출력 d를 래치하고, 또한, 래치(13)가 래치(12)의 출력 L2를 래치한다. 그 결과, 시각 t7에서, 래치(13)의 출력 L3이 0으로 하강한다. 또한, 이 래치(13)의 출력 L3의 변화에 의해 클럭 신호 CLK가 반전되어, 입력 제어 신호 C1이 시각 t8로 0으로 하강한다.
시각 t8∼t9에서, 입력 제어 신호 C1이 0으로 하강하므로 래치(12)가 열리게 된다. 한편, 래치(11, 13)는 닫히게 된다. 이 때는 래치(12)의 출력 L2에 변화는 없다.
시각 t9∼t10에서, 입력 제어 신호 C1이 1로 상승하므로 래치(11) 및 래치(13)가 열리게 되고, 또한, 래치(12)가 닫히게 된다. 따라서, 래치(11)가 지연 처리 회로(30)의 출력 d를 래치하고, 또한, 래치(13)가 래치(12)의 출력 L2를 래치한다. 그 결과, 시각 t9에서, 래치(11)의 출력 L1이 1로 상승한다. 이하, 마찬가지 동작이 반복된다.
이와 같이 이 실시예 1에서는, 최종단의 래치(13)의 출력 L3에 의해 클럭 신호를 CLK를 고의로 반전시킴으로써 클럭 신호 CLK의 개수를 3/2배로 증가시킨 입력제어 신호 C1을 형성하여 이 입력 제어 신호 C1에 의해 각 래치(11∼13)의 래치 동작을 행하게 하고, 또한, 최종단의 래치 L3의 출력 L3에 지연 처리 회로(30)에 의해 지연을 부여하여 Ta<Tb로 한 귀환 입력 d를 초단 래치(11)에 입력하도록 하고 있기 때문에, 3단의 래치 구성으로 클럭 신호 CLK를 3분주하는 3분주 회로를 실현할 수 있다. 따라서, 분주 회로 규모를 작게 하는 것이 가능해지고, 또한 고속 동작에의 대응도 용이해진다.
또, 직렬 기억 장치(10)의 기억 유닛수 N을 우수단, 예컨대, 2단(N=2)으로 하여 상기와 마찬가지의 회로 구성을 채용한 경우에는, N-1, 즉, 분주되는 일없이 1 분주에 기수 분주화된다.
도 1에서는, 기억 유닛(11∼13)으로서 레벨 트리거형 래치를 이용하도록 하고 있다. 이 레벨 트리거형의 래치의 구체예에서는, 도 3(a)에 나타내는 정 래치, 또는 도 3(b)에 나타내는 하프 래치가 있다.
도 3(a)에 나타내는 정 래치에서는 상반의 스위칭 동작을 행하는 두 개의 CMOS 트랜스미션 게이트(40, 41)와, 두 개의 인버터(42, 43)를 이용하고 있고, 각 트랜스미션 게이트(40, 41)에 대하여 상보인 두 개의 입력 제어 신호 C1을 입력하고 있다. 도 3(b)에 나타내는 하프 래치에서는 한 개의 CMOS 트랜스미션 게이트(45)와, 두 개의 인버터(46, 47)를 이용하고 있다. 또, 도 3(a), (b)의 경우에는, 전단으로부터의 입력에 대하여 CMOS 트랜스미션 게이트를 이용하고 있지만, 이것 대신에 클럭 게이트를 이용하도록 해도 관계없다. 기억 유닛(11∼13)으로서는 입력 제어 신호 C1이 "H" 또는 "L" 중 한쪽 기간에 데이터를 유지할 수 있는 일시 기억 회로이면, 임의의 회로 구성을 채용해도 무방하다. 또한, 후술하는 실시예 13과 같이, 입력 제어 신호를 복수 이용하는 경우에는, 기수단과 우수단이 동시에 데이터를 래치하는 일이 없도록 임의의 특정한 기간에 데이터를 유지하는 일시 기억 회로이면, 임의의 회로 구성을 채용해도 무방하다.
또한, 기억 유닛(11∼13)으로서, 에지 트리거형 래치를 이용하는 경우에는 도 3(c)에 나타내는 것과 같은 D형 플립플롭을 이용하도록 하면 좋다. 에지 트리거형 래치를 이용하는 경우에는 클럭 반전에 대하여 귀환 입력 d를 지연시킬 필요는 없게 된다.
도 4(a), (b)는 분주 회로 기동 시의 리셋 방법을 설명하기 위한 도면이다. 도 4(a)에서는 각 기억 유닛(11∼13)에 동시에 리셋 신호 Reset를 입력함으로써 모든 기억 유닛(11∼13)을 일제히 리셋한다.
도 4(b)에서는, 기억 유닛(11∼13) 중 어느 하나에 리셋 신호 Reset를 부여하거나 0 데이터를 부여하여 하나의 기억 유닛을 리셋한 후, 각 기억 유닛(11∼13)에 일정 기간 클럭 신호 CLK를 입력하여 하나의 기억 유닛의 리셋 상태를 다른 단에 시프트시켜 모든 기억 유닛(11∼13)을 일제히 리셋한다. 최초에, 0 데이터를 부여하는 방법을 채용한 경우, 리셋을 위한 회로 구성을 생략할 수 있다.
(실시예 2)
다음으로, 도 5를 이용하여 본 발명의 실시예 2에 대하여 설명한다. 도 5는 도 1의 각 구성 요소를 구체화하여 나타낸 것이다. 직렬 기억 장치(10)의 각 기억유닛(11∼13)으로서는, 각기 두 개의 CMOS 트랜스미션 게이트(40, 41)와, 인버터(42)와, NAND 게이트(44)를 갖는 정 래치를 채용하고 있다. 클럭 반전 회로(20)에서는 배타적 논리합 게이트를 채용하고, 지연 처리 회로(30)에서는 두 개의 인버터를 채용하고 있다. 또한, 이 경우, 리셋 신호 Reset를 각 기억 유닛의 NAND 게이트(44)에 입력하여 일제히 리셋을 행하도록 하고 있다.
이 실시예 2에서도, 앞의 실시예 1과 마찬가지로 클럭 신호 CLK의 반주기마다 기억 유닛의 값이 1단마다 시프트된다. 초기단(11)에는 3단째의 반전값이 귀환 입력되어 있으므로 3 반주기일 때에 3단째 출력이 변화된다. 이 때, 입력 제어 신호 C1이 반전되지만, 3단째의 출력 변화는 지연 처리 회로(30)에 의해 입력 제어 신호 C1의 반전보다도 느리게 초기단(11)에 입력되기 때문에, 이 3 반주기일 때에 3단째의 출력 변화가 1단째에 시프트되는 경우는 없다. 이 때, 전 기억 유닛(11∼13)이 초기값에 대하여 반전된 값으로 된다. 3 반주기마다 이것이 반복됨으로써 3단째의 출력단(13)으로부터는 클럭 신호 CLK의 3분주의 출력값이 얻어진다.
또, 도 5의 경우에는, 각 기억 유닛(11∼13)에 NAND 게이트(44)를 삽입하여 리셋 신호 Reset에 의하여 각 기억 유닛을 일제히 리셋하도록 하고 있지만, NAND 게이트를 NOR 등의 논리 소자로 치환하도록 해도 무방하다. 또한, 각 기억 유닛(11∼13)을 정 래치로 구성하는 경우에는, 도 3(a)에 도시하는 바와 같이 P1∼P3 중의 어느 하나를 P 채널 트랜지스터(51)를 거쳐서 풀업하도록 해도 무방하고, 또는 N 채널 트랜지스터를 거쳐서 풀다운하도록 해도 무방하다. 기억 유닛(11∼13)으로서, 하프 래치를 채용하는 경우에는, 도 3(b)에 도시하는 바와 같이 P1, P3 중의 어느 하나를 N 채널 트랜지스터(52)를 거쳐서 풀다운하도록 해도 관계없고, P 채널 트랜지스터를 거쳐서 풀업하도록 해도 무방하다. 또한, 트랜스미션 게이트를 클럭 게이트화함으로써, 즉, NAND, NOR 회로와 트랜스미션 게이트를 복합 게이트화함으로써 각 기억 유닛(11∼13)을 일제히 리셋하도록 해도 무방하다.
(실시예 3)
다음으로, 도 6 및 도 7에 따라 본 발명의 실시예 3에 대하여 설명한다. 이 실시예 3에서는, 앞의 실시예 2의 구성에 대하여, 직렬 기억 장치(10)의 최종 기억 유닛(13)의 출력 L3을 클럭 반전 회로(20)에 입력할지 여부의 전환을 행하는 게이트 회로(55)를 추가하고, 이 전환에 의해 우수 분주(이 경우 2분주)와 기수 분주(이 경우 3분주)를 선택할 수 있게 하고 있다. 게이트 회로(이 경우에는 NAND 회로)(55)에는 최종 기억 유닛(13)의 출력 L3과, 선택 신호 SEL이 입력되어 선택 신호 SEL에 의해 최종 기억 유닛(13)의 출력 L3의 선택의 유무를 전환한다.
선택 신호 SEL에 의해 최종 기억 유닛(13)의 출력 L3을 통과시켜 클럭 반전 회로(20)에 입력하는 경우에는, 앞의 도 2에 나타낸 타임차트와 동일한 동작이 행하여져 최종 기억 유닛(13)의 출력 L3으로부터는 클럭 신호 CLK의 3분주 신호가 얻어진다.
선택 신호 SEL에 의해 최종 기억 유닛(13)의 출력 L3을 비 통과로 하는 경우의 타임차트를 도 7에 나타낸다. 이 경우에는, 최종 기억 유닛(13)의 출력 L3이클럭 반전 회로(20)에 입력되지 않으므로, 클럭 반전 회로(20)로부터 출력되는 입력 제어 신호 C1은 클럭 신호 CLK와 동일한 파형으로 된다. 그리고, 이 경우에는, 클럭 신호가 1일 때에, 최종 기억 유닛(13)의 출력 L3의 변화가 초단 기억 유닛(11)에 시프트되기 때문에, 도 7(d)에 도시하는 바와 같이, 최종 기억 유닛(13)의 출력 L3으로부터는 클럭 신호의 2분주 신호가 얻어지게 된다.
이와 같이 이 실시예 3에서는, 최종 기억 유닛(13)의 출력 L3을 클럭 반전 회로(20)에 입력할지 여부를 전환함으로써 2분주 동작과 3분주 동작을 전환할 수 있게 하고 있다.
(실시예 4)
다음으로, 도 8 내지 도 10에 따라 본 발명의 실시예 4에 대하여 설명한다. 도 8은 실시예 4의 개념적인 구성을 나타내는 블록도이며, 도 9는 그 구체적인 구성을 나타내는 회로도이다.
이 실시예 4에서는, 최종 기억 유닛(13)의 출력 L3을 지연 처리 회로(30)를 통해 지연시킨 후, 초단 기억 유닛(11)에 입력할지 여부를 전환하는 지연 선택 회로(60)를 추가하고, 이 전환에 의해 3분주와 분주되지 않은 것(1 분주)을 선택할 수 있게 하고 있다. 도 8에서는 실시예 1의 구성에 지연 선택 회로(60)를 추가하고, 도 9에서는 실시예 2의 구성에 두 개의 트랜스미션 게이트(61, 62) 및 인버터(63)로 구성되는 지연 선택 회로(60)를 추가하도록 하고 있다.
지연 선택 회로(60)에는, 최종 기억 유닛(13)의 출력 L3과, 이 최종 기억 유닛(13)의 출력 L3에 소정의 지연을 부여하는 지연 처리 회로(30)의 출력이 입력되어 있고, 지연 선택 회로(60)는 입력되는 지연 선택 신호 DSEL에 의해 이들 두 개의 입력 중의 한쪽을 선택하여 인버터(22)에 출력한다.
지연 선택 신호 DSEL에 의해 지연 처리 회로(30)의 출력을 선택하는 경우에는 앞의 도 2에 나타낸 타임차트와 같은 동작이 행하여지고, 최종 기억 유닛(13)의 출력 L3으로부터는 클럭 신호 CLK의 3분주 신호가 얻어진다.
지연 선택 신호 SEL에 의해, 최종 기억 유닛(13)의 출력 L3을 지연시키지 않고 그대로 인버터(22)에 입력하는 경우의 타임차트를 도 10에 나타낸다. 이 경우에는 Ta>Tb이므로, 입력 제어 신호 C1의 반전보다도 최종 기억 유닛(13)의 출력 L3의 변화 쪽이 빨라진다. 또한, 초단 기억 유닛(11)과 최종 기억 유닛(13)의 개폐 상태가 같으므로, 최종 기억 유닛(13)의 출력 L3의 신호 변화가 초단 기억 유닛 L1에 저장되고, 또한, 그 후의 입력 제어 신호 C1의 반전의 발생에 의해 초단 기억 유닛(11)의 출력 L1이 2단째의 기억 유닛(12)에 시프트되므로, 분주되지 않은 것의 동작이 발생하여, 최종 기억 유닛(13)의 출력 L3으로부터는 클럭 신호 CLK의 1 분주 신호 (N-2) 분주 신호가 얻어지게 된다.
이와 같이 이 실시예 4에서는, 지연의 유무를 전환함으로써 분주되지 않은 동작과 3분주 동작을 전환할 수 있게 하고 있다.
또한, 이 실시예 4의 구성과 앞의 실시예 3의 구성을 조합시키면, 소규모의 회로로 1 분주, 2분주 및 3분주 회로가 실현된다.
(실시예 5)
다음으로, 도 11에 따라 본 발명의 실시예 5에 대하여 설명한다. 이 실시예 5에서는 복수의 다른 지연값을 부여하는 지연 회로(71, 72, 73, …)를 마련하고, 이들 지연 회로(71, 72, 73, …) 및 지연 없음을 지연 선택 회로(60)에 의해 선택함으로써, 다른 임의의 기수 분주비가 얻어지도록 하고 있다. 또한, 이 실시예 5에서는, 앞의 실시예 3과 마찬가지로 직렬 기억 장치(10)의 최종 기억 유닛(13)의 출력 L3을 클럭 반전 회로(20)에 입력할지 여부의 전환을 행하는 게이트 회로(55)를 마련하도록 하고 있으므로, 이 게이트 회로(55)의 전환을 행하도록 하면, 다른 임의의 우수 분주비를 얻을 수도 있다.
예컨대, 지연 회로(71)의 지연값을 Tb(>Ta)로 하고, 지연 회로(72)의 지연값을 T+Tb로 하고, 지연 회로(73)의 지연값을 2T+Tb로 했다고 한다.
선택 신호 SEL에 의해 클럭 반전 있음을 선택한 경우에, 지연 선택 신호 DSEL에 의해 지연 없음을 선택한 경우에는 1 분주 출력이 얻어지고, 지연 선택 신호 DSEL에 의해 지연 회로(71)를 선택한 경우에는 3분주 출력이 얻어지고, 지연 선택 신호 DSEL에 의해 지연 회로(72)를 선택한 경우에는 5분주 출력이 얻어지며, 지연 선택 신호 DSEL에 의해 지연 회로(73)를 선택한 경우에는 7분주 출력이 얻어지게 된다.
또한, 선택 신호 SEL에 의해 클럭 반전 없음을 선택한 경우에, 지연 선택 신호 DSEL에 의해 지연 회로(71)를 선택한 경우에는 2분주 출력이 얻어지고, 지연 선택 신호 DSEL에 의해 지연 회로(72)를 선택한 경우에는 4분주 출력이 얻어지며, 지연 선택 신호 DSEL에 의해 지연 회로(73)를 선택한 경우에는 6분주 출력이 얻어지게 된다.
이와 같이 이 실시예 5에서는 다른 지연값을 갖는 복수의 지연 회로를 마련하고, 이들 지연 회로를 선택함으로써 임의의 분주비를 얻을 수 있다.
(실시예 6)
다음으로, 도 12에 따라 본 발명의 실시예 6에 대하여 설명한다. 이 실시예 6에서는, 직렬 기억 장치(10)의 단수를 3단 이상의 N단으로 하고 있다. 또한, 앞의 실시예 5와 마찬가지로, 복수의 다른 지연값 Tb+n·T를 부여하는 지연 회로(71, 72, 73, 74…)와, 이들 지연 회로(71, 72, 73, 74…) 및 지연 없음을 지연 선택 신호 DSEL에 의해 선택하는 지연 선택 회로(60)와, 선택 신호 SEL에 의해 직렬 기억 장치(10)의 최종 기억 유닛(13)의 출력 L3을 클럭 반전 회로(20)에 입력할지 여부의 전환을 행하는 게이트 회로(55)를 마련하도록 하고 있다.
따라서, 이 실시예 6에 따르면, 선택 신호 SEL 및 지연 선택 신호 DSEL을 적절히 부여함으로써 N-2, N-1, N, N+β(β는 임의의 정수) 분주 동작을 실현할 수 있다. 이 실시예 6의 구성에 따르면, 복수의 다른 지연을 마련하지 않는 경우에, 직렬 기억 장치(10)의 단수 N을 임의로 설정함으로써 N 및 N-1 분주가 가능하므로, 앞의 실시예 5와 같이, 지연 설정만으로 분주비를 설정하는 것보다도 지연의 관리가 용이하고 구조도 단순하게 된다.
(실시예 7)
다음으로, 도 13에 따라 본 발명의 실시예 7에 대하여 설명한다. 이 실시예 7에서는, 직렬 기억 장치(10)의 단수를 5단으로 하고, 이들 5단의 기억 유닛(11∼15)의 출력 중 하나를 선택하여 상기 반전 지연 회로에 입력하는 기억 유닛 선택 회로(80)를 구비하도록 하고 있다. 이 경우, 기억 유닛 선택 회로(80)는 2단째의 기억 유닛(12)의 출력을 선택하는 스위치 SW1과, 3단째의 기억 유닛(13)의 출력을 선택하는 스위치 SW2와, 5단째의 기억 유닛(15)의 출력을 선택하는 스위치 SW3을 구비하고 있다.
또한, 지연값 Tb를 부여하는 지연 처리 회로(30)와, 기억 유닛 선택 회로(80)에 의해 선택된 기억 유닛의 출력을 클럭 반전 회로(20)에 입력할지 여부의 전환을 행하는 게이트 회로(55)를 마련하도록 하고 있다.
이 실시예 7에 따르면, 앞의 각 실시예의 설명으로부터도 명백하듯이, 선택 신호 SEL에 의해 클럭 반전을 유효로 한 경우에, 스위치 SW1을 온 상태로 하고 다른 스위치 SW2, SW3을 오프 상태로 했을 때는 출력으로서 분주되지 않은 신호가 얻어지고, 스위치 SW2를 온 상태로 하고 다른 스위치 SW1, SW3을 오프 상태로 했을 때는 출력으로서 3분주 신호가 얻어지며, 스위치 SW3을 온 상태로 하고 다른 스위치 SW1, SW2를 오프 상태로 했을 때는 출력으로서 5분주 신호가 얻어진다.
또한, 선택 신호 SEL에 의해 클럭 반전을 무효로 한 경우에, 스위치 SW2를 온 상태로 하고 다른 스위치 SW1, SW3을 오프 상태로 했을 때는 출력으로서 2분주 신호가 얻어지고, 스위치 SW3을 온 상태로 하고 다른 스위치 SW1, SW2를 오프 상태로 했을 때는 출력으로서 4분주 신호가 얻어진다.
즉, 출력 기억 유닛 N이 우수단일 때는, 클럭 반전이 없으면 N 분주 신호가 얻어지고, 클럭 반전이 있으면 N-1 분주 신호가 얻어진다. 또한, 출력 기억 유닛 N이 기수단일 때는, 클럭 반전이 없으면 N-1 분주 신호가 얻어지고, 클럭 반전이 있으면 N 분주 신호가 얻어진다. 이와 같이, 이 실시예 7에 따르면, 기억 유닛의 출력을 선택한다는 간단한 회로 구성으로 임의의 분주비를 얻을 수 있다.
(실시예 8)
다음으로, 도 14 및 도 15에 따라 본 발명의 실시예 8에 대하여 설명한다. 도 14의 경우에는 각 기억 유닛(11∼15)에 레벨 트리거형을 이용하고, 도 15의 경우에는 각 기억 유닛(11∼15)에 에지 트리거형을 이용하고 있다.
도 14에서는, 직렬 기억 장치(10)의 복수의 기억 유닛(11∼l5) 중의 일부의 기억 유닛(이 경우 2단째의 기억 유닛(12)과 4단째의 기억 유닛(14))을 상시 데이터 스루 상태로 할지 여부의 전환을 행하는 게이트 회로(81, 82)를 더 구비하여 이 게이트 회로(81, 82)에 의한 전환에 의해 분주비의 변경(이 경우에는 3분주와 5분주의 전환)을 가능하게 하고 있다.
게이트 회로(이 경우에는 NAND 회로)(81)에는 스루 신호 THR1 및 입력 제어 신호 C1의 반전 신호가 입력되어 있고, 그 출력을 기억 유닛(12)에 부여한다. 게이트 회로(82)에는 스루 신호 THR2 및 입력 제어 신호 C1의 반전 신호가 입력되어 있고, 그 출력을 기억 유닛(14)에 부여한다.
예컨대, 각 기억 유닛(11∼15)을 정 래치로 구성한 경우, 게이트 회로(81, 82)의 출력에 의해 기억 유닛(12, 14)의 트랜스미션 게이트를 항상 열리게 함으로써 실질적인 기억 유닛수를 3단으로 감소시킨다.
따라서, 스루 신호 THR1 및 THR2에 의해 기억 유닛(12, 14)을 항상 열린 상태로 하도록 하면, 직렬 기억 장치의 5단의 기억 유닛수는 3단과 등가로 되고, 그 결과, 그 출력으로부터는 3분주 신호를 얻을 수 있다. 기억 유닛(12, 14)을 열린 상태로 하지 않는 경우에는, 5분주 신호가 얻어지므로 스루 신호 THR1 및 THR2의 입력 유무의 전환에 의해 3분주와 5분주를 선택할 수 있게 된다.
또, 데이터 스루시키는 기억 유닛을 모든 기억 유닛에 설정하도록 해도 좋지만, 입력 제어 신호 C1이 기수단 및 우수단에 상보로 인가되고 있기 때문에 하나 걸러 설정하면 좋다.
도 15는 각 기억 유닛(11∼15)을 에지 트리거형으로 한 경우의 회로 구성을 나타내는 것이다. 에지 트리거형을 채용하는 경우, 직렬 기억 장치(10)의 복수의 기억 유닛(11∼15)의 중간에 기억 유닛을 바이패스한 신호와 전단의 기억 유닛의 출력을 선택하는 하나 내지 복수의 선택기(64, 65)를 마련하여, 이들 선택기(64, 65)를 전환 제어함으로써 분주비를 변경할 수 있게 하고 있다. 각 선택기(64, 65)는 선택 신호 SELa, SELb에 의해 전환 제어된다.
선택기(64)는 기억 유닛(11)의 출력 및 기억 유닛(13)의 출력 중 어느 하나를 선택하여 기억 유닛(14)에 출력한다. 선택기(65)는 선택기(64)의 출력 및 기억 유닛(15)의 출력 중 어느 하나를 선택하여 출력한다.
선택 신호 SELa에 의해 선택기(64)를 바이패스측, 즉, 기억 유닛(11) 측에 접속하고, 선택 신호 SELb에 의해 선택기(65)를 기억 유닛(15) 측에 접속하면, 기억 유닛(13) 및 기억 유닛(14)이 스루되어 직렬 기억 장치(10)의 기억 유닛수는 3단과 등가로 되고, 그 결과, 그 출력으로부터는 3분주 신호를 얻을 수 있다. 한편, 선택기(64)를 전단의 기억 유닛(13)측에 접속하고, 선택기(65)를 기억 유닛(15) 측에 접속하면, 직렬 기억 장치(10)의 기억 유닛수는 5단과 등가로 되고, 그 결과, 그 출력으로부터는 5분주 신호를 얻을 수 있다. 이와 같이, 각 기억 유닛(11∼15)을 에지 트리거형으로 한 경우에도, 각 기억 유닛의 중간에 선택기를 삽입함으로써 3분주와 5분주의 전환 등 임의의 분주비의 전환이 가능해진다.
(실시예 9)
다음으로, 도 16에 따라 본 발명의 실시예 9에 대하여 설명한다. 이 실시예 9에서는 직렬 기억 장치(10)의 각 기억 유닛(11∼15)을 최초에 리셋하는 것이 아니라, 임의의 초기 데이터를 기록할 수 있는 기억 유닛을 채용하도록 하고 있다. 초기 데이터를 설정할 때에는 기록 제어 신호 Wp를 온으로 한 상태에서 임의의 기록 데이터 Wdata를 각 기억 유닛(11∼15)에 입력한다.
이 실시예 9에 따르면, 각 기억 유닛(11∼15)의 초기 데이터로서, 모두 같은 O이나 1이 아니라, 각 기억 유닛마다 다른 값을 설정할 수 있으므로 분주비나 출력 파형을 어느 정도 변경할 수 있게 된다.
(실시예 10)
다음으로, 도 17 내지 도 19에 따라 본 발명의 실시예 10에 대하여 설명한다. 앞의 각 실시예에서는, 인버터 등의 논리 소자의 접속 개수에 의해 다른 지연값을 얻도록 하고 있지만, 이 실시예 10에서는 지연을 카운터 등을 이용한 디지털 지연 회로에 의해 실현하도록 하고 있다. 디지털 지연 회로란, 입력 신호에 대하여 설정한 디지털값에 대응하는 지연을 부여한 출력 신호를 얻을 수 있는 것이다.
실시예 5와 같이, 다른 지연값을 선택시킴으로써 임의 분주비의 분주 회로를 구성할 수 있지만, 그 경우에는 분주비가 커졌을 때 지연값의 제어가 복잡하고 어렵게 된다.
그래서, 이 실시예 10에서는, 원 발진의 클럭 신호 CLK를 이용한 2N(2n) 카운터 등을 이용한 디지털 지연 회로 등에 의해 임의의 분주비를 간단히 얻도록 하고 있다.
도 17에서는, 도 1에 나타낸 실시예 1의 분주 회로에 디지털 지연 회로(83)를 추가하고 있다. 각 기억 유닛(11, 12, 13), 클럭 반전 회로(20), 인버터(21, 22), 지연 처리 회로(30) 등의 회로 구성 및 동작은 실시예 1과 동일하다.
도 18은 디지털 지연 회로(83)의 내부 구성예를 나타내는 것이다. 이 디지털 지연 회로(83)는 트랜스미션 게이트(84), 래치(85), 인버터(86), 불일치 검출 회로(87), 카운터(88), 레지스터(89), 비교기(90)를 구비하고 있다. 최종의 기억 유닛(13)의 출력 L3은 트랜스미션 게이트(84)를 거쳐서 래치(85)에 입력되어 있다.트랜스미션 게이트(84)는 비교기(90)의 비교 결과가 일치했을 때에 출력되는 CMP 신호에 의해 열리게 된다. 불일치 검출 회로(87)는, 최종의 기억 유닛(13)의 출력 L3과 래치의 출력 d1이 다를 때, 즉, 최종의 기억 유닛(13)의 출력 L3이 변화되었을 때, 이것을 검출하여 카운터 개시 신호를 카운터(88)에 입력한다. 카운터(88)는 원 발진의 클럭 신호 CLK를 카운트하여 그 계수값을 비교기(90)에 입력한다. 레지스터(89)에는 소망의 지연값, 즉, 지연값에 대응하는 클럭 신호 CLK의 개수가 설정된다. 최종의 기억 유닛(13)의 출력 L3에 1 클럭분의 지연을 부여할 때는 레지스터값에 「1」이 설정되고, 3 클럭분의 지연을 부여할 때는 레지스터값에 「3」이 설정된다. 비교기(90)는 카운터(88)의 출력과 레지스터(89)의 설정값을 비교하여 카운터 출력이 레지스터(89)의 설정값과 일치하고 있을 때에 CMP 신호를 출력한다. 이 CMP 신호가 입력되면 트랜스미션 게이트(84)는 열리게 된다.
도 19는 도 17의 분주 회로의 동작을 나타내는 타임차트이다. 간단히 동작을 설명한다. 이 경우에는, 레지스터(89)에는 1 클럭 신호 CLK 주기분의 지연을 부여하도록 「1」이 설정되어 있는 것으로 한다.
시각 t1에, 최종의 기억 유닛(13)의 출력 L3이 1로 상승하여 최종의 기억 유닛(13)의 출력 L3과 래치의 출력 d1이 불일치로 되기 때문에, 불일치 검출 회로(87)는 이것을 검출하여 카운터(88)를 개시시킨다. 카운터(88)가 1 클럭 신호 CLK를 카운트 종료한 시점에서 카운터 출력과 레지스터(89)의 출력이 일치하고, 이 시점 t2에 비교기(90)는 CMP 신호를 출력한다. 따라서, 시각 t2에 트랜스미션 게이트(84)는 열리게 되고, 이 시점 t2에 래치(85)의 출력 d1은 1로 상승한다. 이와같이, 래치(85)의 출력 d1은 최종의 기억 유닛(13)의 출력 L3에 대하여 소정의 지연 시간 Td(이 경우에는 1 클럭 주기분)만큼 지연된다.
상술한 바와 같이, 입력 제어 신호 C1은 디지털 지연 회로(83)의 출력 d1의 변화에 의해 시각 t2로부터 기간 Ta를 거친 시각 t3에서 반전된다. 또, 디지털 지연 회로(83)와 1단째의 기억 유닛(11) 사이에는 지연 처리 회로(30)가 삽입되어 있기 때문에, 디지털 지연 회로(83)의 출력 d1이 변화되어도 1단째의 기억 유닛(11)의 출력 L1은 시각 t1∼시각 t2의 부근에서는 변화하지 않는다.
시각 t4에 입력 제어 신호 C1이 0으로 하강하고, 이것에 의해 1단째의 기억 유닛(11)의 출력 L1이 0으로 하강한다. 시각 t5에 입력 제어 신호 C1이 1로 상승하고, 이것에 의해 2단째의 기억 유닛(12)의 출력 L2가 0으로 하강한다.
시각 t6에 최종의 기억 유닛(13)의 출력 L3이 0으로 하강하여 최종의 기억 유닛(13)의 출력 L3과 래치의 출력 d1이 불일치로 되기 때문에, 불일치 검출 회로(87)는 이것을 검출하여 카운터(88)를 개시시킨다. 상술한 바와 같이 하여, 1 클럭 주기분의 지연 시간 Td 후의 시각 t7에 래치(85)의 출력 d1은 0으로 하강한다.
상술한 바와 같이 하여, 시각 t8에 1단째의 기억 유닛(11)의 출력 L1이 1로 상승하고, 시각 t9에 2단째의 기억 유닛(12)의 출력 L2가 1로 상승한다.
이렇게 하여, 최종의 기억 유닛(13)의 출력 L3으로부터는 클럭 신호 CLK의 5분주 신호를 얻을 수 있다. 레지스터(89)의 설정값을 「2」로 하여 디지털 지연을 2 클럭 주기분이라고 하면, 7(=3+2×2)분주 신호를 얻을 수 있다. 즉,레지스터(89)의 설정값 X에 따라서, n+2×X(n=2 또는 3)분주 신호를 얻을 수 있다.
또, 도 18에 나타내는 디지털 지연 회로에서 트랜스미션 게이트(84)를 생략하고 래치(85)를 에지 트리거형으로 하여 비교기(90)로부터 에지 신호를 발생시켜도 관계없다.
(실시예 11)
다음으로, 도 20에 따라 본 발명의 실시예 11에 대하여 설명한다. 이 실시예 11에서는 온도 변화 등의 외란에 의해 신호 지연값이 변화하는 회로, 반도체 소자를 포함하는 지연 변화 회로를 이용함으로써 외적 요인에 의해 지연값을 변화시켜 분주비를 변화시키도록 하고 있다.
(실시예 12)
다음으로, 도 21에 따라 본 발명의 실시예 12에 대하여 설명한다. 이 실시예 12에서는, 아날로그 지연으로서의 배선에 의한 RC 지연을 채용하고 있다. 즉, 고속인 클럭 신호의 분주 용도로서, 지연을 회로의 상층 배선에 의한 저항분 및 용량분으로 부여하도록 하고 있어 인버터의 접속 개수로 지연값을 바꾸는 방법보다도 실장 회로 면적을 작게 할 수 있다.
(실시예 13)
상기 각 실시예에서는, 각 기억 유닛에 입력하는 입력 제어 신호 C1을 1상으로 했지만, 입력 제어 신호로서도 2상을 채용하도록 해도 무방하다. 이 실시예에서는 2상의 입력 제어 신호 C1, C2를 이용하도록 하고 있다.
도 22는 2상의 입력 제어 신호 C1, C2를 이용한 경우의 타임차트를 나타내고 있다. 분주 회로에서는 앞의 실시예 1에 나타낸 바와 같은 3단의 기억 유닛을 갖는 것을 채용하고 있다.
단, 이 경우에는, 예컨대, 2상의 입력 제어 신호 C1, C2를 발생시키기 위해, 예컨대, 두 개의 클럭 반전 회로를 마련하고 있다. 한쪽 입력 제어 신호 C1은, 앞의 실시예 1에 나타낸 바와 같이, 원 발진의 클럭 신호 CLK 및 최종단의 래치(13)의 출력 L3이 입력되어 있고, 클럭 신호 CLK를 최종단의 래치(13)의 출력 L3이 변화하는 타이밍에서 반전시키도록 동작하여 최종단의 래치(13)의 출력 L3이 변화된 시점으로부터 Ta 시간 후에 그 값 C1을 반전시킨다. 다른 쪽의 입력 제어 신호 C2는 기수단 및 우수단의 기억 유닛이 클럭의 반주기마다 동시에 데이터를 래치하지 않도록 입력 제어 신호 C1과는 상보인 신호이며, 이 경우에는, 입력 제어 신호 C1보다도 큰 지연을 부여하는 등 하여 최종단의 래치(13)의 출력 L3이 변화된 시점으로부터 Ta'(T/2>Ta'>Ta) 시간 후에 그 값 C1을 반전시킨다. 또, 이 경우에는, 입력 제어 신호 C1이 1단째 및 3단째의 기억 유닛(11, 13)에 입력되고, 입력 제어 신호 C2가 인버터(21)(도 1 참조)를 거치는 일없이 2단째의 기억 유닛(12)에 입력된다. 이 2상 클럭 C1, C2에 의한 동작은 앞의 실시예 1의 동작과 기본적으로는 동일하므로 그 설명은 생략한다.
또, 입력 제어 신호 C1을 우수단에 입력하고, 입력 제어 신호 C2를 기수단에입력하도록 회로를 구성해도 무방하다. 또한, 입력 제어 신호로서는, 기수단과 우수단이 동시에 데이터를 래치하는 것이 없는 입력 제어 신호이면, 다른 임의의 입력 제어 신호를 이용하도록 해도 무방하다. 본 발명에서 말하는 바의, 「입력 제어 신호로서 기수의 기억 유닛 및 우수의 기억 유닛에 대하여 상보로 부여한다」는 것은, 입력 제어 신호의 상수를 막론하고, 기수단과 우수단이 동시에 데이터를 래치하는 경우가 없는 상보의 입력 제어 신호를 모두 포함하고 있다.
이상 설명한 바와 같이, 본 발명에 따른 분주 회로에 의하면, 클럭 신호를 최종단의 기억 유닛 출력의 변화의 타이밍에서 논리 반전시키고, 해당 논리 반전시킨 신호를 입력 제어 신호로서 기수의 기억 유닛 및 우수의 기억 유닛에 대하여 상보로 부여하고, 또한, 최종단의 기억 유닛 출력을 논리 반전하며, 해당 최종단의 기억 유닛 출력에 대하여 소정의 지연을 부여하여, 그 출력을 상기 직렬 기억 장치의 초단의 기억 유닛의 데이터 입력에 입력하도록 하고 있기 때문에, 작은 회로 규모로 고속 동작이 가능한 듀티 50%의 기수 분주 회로를 실현할 수 있다.
다음의 발명에 따른 분주 회로에 의하면, 클럭 반전 회로를 배타적 논리합 회로로 구성하도록 했으므로 간편한 구성 클럭 신호의 반전을 실현할 수 있다.
다음의 발명에 따른 분주 회로에 의하면, 직렬 기억 장치의 최종단의 기억 유닛 출력을 클럭 반전 회로에 입력할지 여부의 전환을 행하는 게이트 회로를 구비하고, 이 전환에 의해 우수 분주와 기수 분주를 선택할 수 있게 했으므로, 작은 회로 규모로, 또한 동일한 기억 유닛수로 기수 분주뿐만 아니라 우수 분주도 실현할 수 있다.
다음의 발명에 따른 분주 회로에 의하면, 최종단의 기억 유닛 출력을 지연 회로를 통해서 지연시킬지 여부의 전환을 행하도록 했으므로, 다른 분주비를 같은 기억 유닛수로 더 작은 회로 규모로 용이하게 얻을 수 있다.
다음의 발명에 따른 분주 회로에 의하면, 복수의 다른 지연 시간을 선택할 수 있게 했기 때문에, 보다 많은 다른 분주비를 같은 기억 유닛수로, 또한, 작은 회로 규모로 용이하게 얻을 수 있다.
다음의 발명에 따른 분주 회로에 의하면, 복수의 기억 유닛의 출력 중 하나를 선택하여 반전 지연 회로에 입력하는 기억 유닛 선택 회로를 구비하고, 이 선택에 의해 분주비를 선택할 수 있도록 하고 있으므로 기억 유닛수를 선택한다는 단순한 구성으로 임의의 분주비를 얻을 수 있다.
다음의 발명에 따른 분주 회로에 의하면, 복수의 기억 유닛 중 일부의 기억 유닛을 상시 데이터 스루 상태로 할지 여부의 전환을 행하는 게이트 회로를 구비하고, 이 전환에 의해 분주비를 변경할 수 있게 했으므로 기억 유닛수를 선택한다는 단순한 구성으로 임의의 분주비를 얻을 수 있다.
다음의 발명에 따른 분주 회로에 의하면, 복수의 기억 유닛의 일부를 바이패스할지 여부를 전환함으로써 분주비를 변경할 수 있게 했으므로, 간편한 회로 구성에 의해 임의의 분주비를 얻을 수 있다.
다음의 발명에 따른 분주 회로에 의하면, 최종단의 기억 유닛 출력의 출력에클럭 신호 n주기분의 디지털 지연값을 부여하여 디지털 지연값 n을 변경함으로써 분주비를 변경할 수 있게 하고 있기 때문에, 설정 지연값을 변경하는 것만으로 간편하게 임의의 분주비를 얻을 수 있다.
다음의 발명에 따른 분주 회로에 의하면, 직렬 기억 장치의 각 기억 유닛을, 각기 다른 초기 데이터를 초기 설정할 수 있게 했으므로 분주비나 출력 파형을 변경할 수 있게 된다.

Claims (3)

  1. 입력 제어 신호에 의해 입력된 데이터를 일시 유지하는 복수의 기억 유닛을 갖고, 전단의 기억 유닛의 데이터 출력을 후단의 기억 유닛의 데이터 입력으로 순차적으로 입력하는 직렬 기억 장치와,
    상기 직렬 기억 장치의 최종단의 기억 유닛 출력 및 원 발진의 클럭 신호가 입력되고, 상기 클럭 신호를 최종단의 기억 유닛 출력이 변화하는 타이밍에서 논리 반전시키며, 해당 논리 반전시킨 신호를 입력 제어 신호로서 기수의 기억 유닛 및 우수의 기억 유닛에 대하여 상보로 부여하는 클럭 반전 회로와,
    상기 최종단의 기억 유닛 출력을 논리 반전하고, 또한 해당 최종단의 기억 유닛 출력에 대하여 소정의 지연을 부여하여 그 출력을 상기 직렬 기억 장치의 최초단의 기억 유닛의 데이터 입력에 입력하는 반전 지연 회로
    를 구비하는 것을 특징으로 하는 분주 회로.
  2. 제 1 항에 있어서,
    상기 클럭 반전 회로는 상기 직렬 기억 장치의 최종단의 기억 유닛 출력 및 클럭 신호의 배타적 논리합을 출력하는 배타적 논리합 회로인 것을 특징으로 하는 분주 회로.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 직렬 기억 장치의 최종단의 기억 유닛 출력을 상기 클럭 반전 회로에 입력할지 여부의 전환을 행하는 게이트 회로를 더 구비하고, 이 전환에 의해 우수 분주와 기수 분주를 선택할 수 있게 한 것을 특징으로 하는 분주 회로.
KR1020020061658A 2001-11-13 2002-10-10 분주 회로 KR20030040035A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2001347901A JP2003152530A (ja) 2001-11-13 2001-11-13 分周回路
JPJP-P-2001-00347901 2001-11-13

Publications (1)

Publication Number Publication Date
KR20030040035A true KR20030040035A (ko) 2003-05-22

Family

ID=19160822

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020061658A KR20030040035A (ko) 2001-11-13 2002-10-10 분주 회로

Country Status (4)

Country Link
US (1) US6686780B2 (ko)
JP (1) JP2003152530A (ko)
KR (1) KR20030040035A (ko)
DE (1) DE10231186B4 (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6995589B2 (en) * 2003-06-13 2006-02-07 Via Technologies Inc. Frequency divider for RF transceiver
TWI263925B (en) * 2003-12-16 2006-10-11 Via Tech Inc Graphics card for smoothing the playing of video
US6876717B1 (en) * 2004-08-19 2005-04-05 Intel Corporation Multi-stage programmable Johnson counter
EP1748560A1 (en) * 2005-07-25 2007-01-31 Harris Broadcast Systems Europe Frequency divider for generating an output signal having fifty percent duty cycle
KR100790984B1 (ko) * 2006-03-03 2008-01-02 삼성전자주식회사 Ｄｏｔ 클럭 신호의 주파수에 관계없이 일정한 주파수의시스템 클럭 신호를 생성하는 디스플레이용 구동 집적회로및 시스템 클럭 신호 생성 방법
US7525349B2 (en) * 2006-08-14 2009-04-28 University Of Washington Circuit for classifying signals
FR2924566B1 (fr) * 2007-12-03 2011-04-22 Wavecom Dispositif de controle du fonctionnement d'un module electronique de radiocommunication et circuit electronique correspondant
WO2022055087A1 (ko) * 2020-09-08 2022-03-17 주식회사 메타씨앤아이 신호 지연 장치
CN117806880B (zh) * 2024-02-29 2024-05-14 中国科学院长春光学精密机械与物理研究所 一种存储器双模冗余切换电路

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63229917A (ja) * 1987-03-19 1988-09-26 Fujitsu Ltd 奇数分の１分周器
JPH01144725A (ja) * 1987-11-30 1989-06-07 Sharp Corp 分周回路
KR920003546U (ko) * 1990-07-09 1992-02-25 삼성전자 주식회사 기수 주파수 분주회로
JPH0548432A (ja) * 1991-08-09 1993-02-26 Toshiba Corp １／３分周回路
KR950022143A (ko) * 1993-12-15 1995-07-28 문정환 주파수 가변 분주회로

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3906374A (en) * 1974-03-12 1975-09-16 Nasa Symmetrical odd-modulus frequency divider
US4267512A (en) * 1979-01-22 1981-05-12 Rustenburg William C Digital frequency divider
US4406014A (en) * 1981-04-03 1983-09-20 Bristol Babcock Inc. Switched frequency divider
US4399549A (en) * 1981-08-18 1983-08-16 Zenith Radio Corporation Odd number frequency division with symmetrical output
JPS59181831A (ja) * 1983-03-31 1984-10-16 Toshiba Corp 可変分周器
JPS6024731A (ja) * 1983-07-20 1985-02-07 Hitachi Ltd メモリ駆動信号発生回路
US4587664A (en) * 1983-09-21 1986-05-06 Nec Corporation High speed frequency divider dividing pulse by a number obtained by dividing an odd number by two
US4573176A (en) * 1983-11-18 1986-02-25 Rca Corporation Fractional frequency divider
JP2504568B2 (ja) * 1989-06-20 1996-06-05 富士通株式会社 信号生成回路
JPH04195999A (ja) * 1990-11-28 1992-07-15 Fujitsu Ltd 順序論理回路
FR2677515A1 (fr) * 1991-06-07 1992-12-11 Philips Composants Circuit diviseur de frequence.
FI88567C (fi) * 1991-07-04 1993-05-25 Nokia Mobile Phones Ltd En generell synkronisk 2N+1 -divisor
JP2997139B2 (ja) * 1992-12-03 2000-01-11 富士通株式会社 分周回路
DE4340966C1 (de) * 1993-12-01 1995-01-19 Siemens Ag Schaltungsanordnung zur Erzeugung gerader Tastverhältnisse
JP2555978B2 (ja) 1994-05-27 1996-11-20 日本電気株式会社 分周回路
EP0720291B1 (en) 1994-12-20 2002-04-17 Nec Corporation Delay circuit device
US5955907A (en) * 1995-03-03 1999-09-21 Advantest Corp. Temperature compensation circuit and method for providing a constant delay
US5552732A (en) * 1995-04-25 1996-09-03 Exar Corporation High speed divide by 1.5 clock generator
KR100239430B1 (ko) * 1997-08-22 2000-01-15 김영환 가변 비정수배 분주회로
JP4150092B2 (ja) * 1997-09-17 2008-09-17 ソニー株式会社 分周回路およびデジタルｐｌｌ回路
EP0903858B1 (de) * 1997-09-18 2004-12-22 Infineon Technologies AG Frequenzteiler mit geringem Stromverbrauch
JP2000286696A (ja) * 1999-03-30 2000-10-13 Mitsubishi Electric Corp 分周回路

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63229917A (ja) * 1987-03-19 1988-09-26 Fujitsu Ltd 奇数分の１分周器
JPH01144725A (ja) * 1987-11-30 1989-06-07 Sharp Corp 分周回路
KR920003546U (ko) * 1990-07-09 1992-02-25 삼성전자 주식회사 기수 주파수 분주회로
JPH0548432A (ja) * 1991-08-09 1993-02-26 Toshiba Corp １／３分周回路
KR950022143A (ko) * 1993-12-15 1995-07-28 문정환 주파수 가변 분주회로

Also Published As

Publication number Publication date
DE10231186A1 (de) 2003-05-28
US6686780B2 (en) 2004-02-03
US20030090303A1 (en) 2003-05-15
DE10231186B4 (de) 2004-07-29
JP2003152530A (ja) 2003-05-23

Similar Documents

Publication Publication Date Title
JP4780144B2 (ja) 分周回路
KR100571744B1 (ko) 반도체 집적 회로 장치
US6049239A (en) Variable delay circuit and semiconductor integrated circuit device
JP3445412B2 (ja) 周波数制御ループを備えたリング発振器
US20020021153A1 (en) Clock controlling method and circuit
KR100493046B1 (ko) 클럭의 듀티 사이클을 조정할 수 있는 주파수 체배기 및체배방법
US7298810B2 (en) Multi-modulus programmable frequency divider
JPH11110065A (ja) 内部クロック信号発生回路
US7071751B1 (en) Counter-controlled delay line
US20120306552A1 (en) Apparatus and system of implementation of digital phase interpolator with improved linearity
US6501816B1 (en) Fully programmable multimodulus prescaler
KR100299357B1 (ko) 위상비교회로,dll회로및반도체집적회로
KR20030040035A (ko) 분주 회로
JP2000156635A (ja) セルフ・タイミング制御回路
JPH0437904A (ja) カウンタ装置
KR100524165B1 (ko) 반도체 집적 회로
JP2004064143A (ja) クロック同期回路及び半導体装置
JP2678115B2 (ja) タイマ回路
US6115442A (en) Programmable divider and a method for dividing the frequency of a pulse train
JPH1198007A (ja) 分周回路
US8471595B1 (en) Selectable dynamic/static latch with embedded logic
US8791728B2 (en) High frequency CMOS programmable divider with large divide ratio
US6567494B2 (en) Method for dividing the frequency of a clock signal and frequency divider circuit for implementing the method
US9543962B1 (en) Apparatus and methods for single phase spot circuits
KR970009785B1 (ko) 임의 분주클럭 발생회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E601 Decision to refuse application