JP2504568B2 - 信号生成回路 - Google Patents
信号生成回路Info
- Publication number
- JP2504568B2 JP2504568B2 JP1157908A JP15790889A JP2504568B2 JP 2504568 B2 JP2504568 B2 JP 2504568B2 JP 1157908 A JP1157908 A JP 1157908A JP 15790889 A JP15790889 A JP 15790889A JP 2504568 B2 JP2504568 B2 JP 2504568B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- flip
- data
- generation circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/04—Distributors combined with modulators or demodulators
- H04J3/047—Distributors with transistors or integrated circuits
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0635—Clock or time synchronisation in a network
- H04J3/0685—Clock or time synchronisation in a node; Intranode synchronisation
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
- Time-Division Multiplex Systems (AREA)
Description
【発明の詳細な説明】 〔概要〕 データ・デマルチプレクサに用いられる信号生成回路
に関し、 遅延量の少ない第１の信号（DLP）および第２の信号
（DCLK）を得ることを第１の目的とし、また、これらの
DLPおよびDCLKを使用することにより、データ・デマル
チプレクサの高速動作を図ることを第２の目的とし、 クロック信号に従ってｎ個のフリップフロップFFの内
部状態を連鎖的に変化するジョンソンカウンタと、該ジ
ョンソンカウンタのｎ個のフリップフロップのＱ出力と
クロック信号との論理和を取ってその論理結果を第１の
信号として出力する論理ゲートと、該論理ゲートの入・
出力遅延時間に相当する時間だけ前記クロック信号を遅
延し、第２の信号として出力する遅延手段と、を備えて
信号生成回路を構成し、また、前記信号生成回路を備え
るとともに、該信号生成回路の第２の信号に従ってシリ
アルデータ列を取り込んでパラレルデータ列に変換する
変換手段と、該信号生成回路の第１の信号に従ってパラ
レルデータ列をラッチし、出力するラッチ手段と、を備
えてデータ・デマルチプレクサを構成する。
に関し、 遅延量の少ない第１の信号（DLP）および第２の信号
（DCLK）を得ることを第１の目的とし、また、これらの
DLPおよびDCLKを使用することにより、データ・デマル
チプレクサの高速動作を図ることを第２の目的とし、 クロック信号に従ってｎ個のフリップフロップFFの内
部状態を連鎖的に変化するジョンソンカウンタと、該ジ
ョンソンカウンタのｎ個のフリップフロップのＱ出力と
クロック信号との論理和を取ってその論理結果を第１の
信号として出力する論理ゲートと、該論理ゲートの入・
出力遅延時間に相当する時間だけ前記クロック信号を遅
延し、第２の信号として出力する遅延手段と、を備えて
信号生成回路を構成し、また、前記信号生成回路を備え
るとともに、該信号生成回路の第２の信号に従ってシリ
アルデータ列を取り込んでパラレルデータ列に変換する
変換手段と、該信号生成回路の第１の信号に従ってパラ
レルデータ列をラッチし、出力するラッチ手段と、を備
えてデータ・デマルチプレクサを構成する。
本発明は、信号生成回路に関し、特に、シリアルデー
タ列を複数ビットのパラレルデータ列に変換しラッチし
て出力するデータ・デマルチプレクサに使用する信号生
成回路に関する。
タ列を複数ビットのパラレルデータ列に変換しラッチし
て出力するデータ・デマルチプレクサに使用する信号生
成回路に関する。
ディジタル回路装置では、シリアルデータ列を複数ビ
ットのパラレルデータ列に変換して出力することがしば
しば行われ、データ・デマルチプレクサはこうした用途
に使用される。
ットのパラレルデータ列に変換して出力することがしば
しば行われ、データ・デマルチプレクサはこうした用途
に使用される。
第12図はこの種の従来の４ビットデータ・デマルチプ
レクサを示す図で、データ・デマルチプレクサ１は、４
つのフリップロップFF100〜FF103をシリーズに接続した
シリアル／パラレル変換回路２と、シリアル／パラレル
変換回路２の各Ｑ出力を各々の入力とする４つのフリッ
プフロップFF200〜FF203を有するデータ・ラッチ３と、
を備えるとともに、遅延回路４およびジョンソンカウン
タ５からなる信号生成回路６を備える。遅延回路４は複
数のゲートG1〜G3を直列に接続して、クロック信号CLK
をゲートの段数に相当する所定の遅延時間（td′）だけ
遅らせた遅延クロックDCLKを得るもの、ジョンソンカウ
ンタ５は複数のフリップフロップ（この例ではFF1,FF2
の２つ）の終段の出力と初段のＤ入力とを接続し、前
記シリアル／パラレル変換回路２の全てのフリップフロ
ップFF100〜FF103にデータが格納されたあとの適当なタ
イミングでデータロードパルスDLPを得るものである。
すなわち、前記シリアル／パラレル変換回路２はDCLKに
従ってシリアルデータ列を順次取り込み、データ・ラッ
チ３はシリアル／パラレル変換回路２の全てのFFにデー
タが格納されると、DLPに従ってシリアル／パラレル変
換回路２のデータをラッチし、出力データOut1〜Out4と
して出力することになる。
レクサを示す図で、データ・デマルチプレクサ１は、４
つのフリップロップFF100〜FF103をシリーズに接続した
シリアル／パラレル変換回路２と、シリアル／パラレル
変換回路２の各Ｑ出力を各々の入力とする４つのフリッ
プフロップFF200〜FF203を有するデータ・ラッチ３と、
を備えるとともに、遅延回路４およびジョンソンカウン
タ５からなる信号生成回路６を備える。遅延回路４は複
数のゲートG1〜G3を直列に接続して、クロック信号CLK
をゲートの段数に相当する所定の遅延時間（td′）だけ
遅らせた遅延クロックDCLKを得るもの、ジョンソンカウ
ンタ５は複数のフリップフロップ（この例ではFF1,FF2
の２つ）の終段の出力と初段のＤ入力とを接続し、前
記シリアル／パラレル変換回路２の全てのフリップフロ
ップFF100〜FF103にデータが格納されたあとの適当なタ
イミングでデータロードパルスDLPを得るものである。
すなわち、前記シリアル／パラレル変換回路２はDCLKに
従ってシリアルデータ列を順次取り込み、データ・ラッ
チ３はシリアル／パラレル変換回路２の全てのFFにデー
タが格納されると、DLPに従ってシリアル／パラレル変
換回路２のデータをラッチし、出力データOut1〜Out4と
して出力することになる。
しかしながら、このような従来のデータ・マルチプレ
クサにあっては、ジョンソンカウンタ５の最終段（F
F2）のが“H"になったあとのCLKの立上りタイミング
で、初段（FF1）のＱを“H"に立上げ、このＱの変化をD
LPとして使用する構成となっていたため、CLKの立上り
からＱの立上り、すなわちDLPを得るまでの間に、FF1の
入・出力遅延時間に相当する時間の遅れ（以下、この遅
れをtd′という）があり、このためにDCLKをtd′だけ遅
らせる必要があった。
クサにあっては、ジョンソンカウンタ５の最終段（F
F2）のが“H"になったあとのCLKの立上りタイミング
で、初段（FF1）のＱを“H"に立上げ、このＱの変化をD
LPとして使用する構成となっていたため、CLKの立上り
からＱの立上り、すなわちDLPを得るまでの間に、FF1の
入・出力遅延時間に相当する時間の遅れ（以下、この遅
れをtd′という）があり、このためにDCLKをtd′だけ遅
らせる必要があった。
このDCLKの遅延は、シリアル／パラレル変換回路２へ
のシリアルデータ列の取り込みタイミングとデータ・ラ
ッチ３へのラッチタイミングとを合わせるために必ず与
えなければならないもので、仮に、DCLKを遅らせずにCL
Kをそのまま使用した場合には、シリアル／パラレル変
換回路２のフリップフロップFF100〜FF103へのシリアル
データ列取り込みタイミングに対してデータ・ラッチ３
へのラッチタイミングがtd′だけ遅れ、この結果、td′
の間にシリアル／パラレル変換回路２の内容が不本意に
更新されてしまうからである。
のシリアルデータ列の取り込みタイミングとデータ・ラ
ッチ３へのラッチタイミングとを合わせるために必ず与
えなければならないもので、仮に、DCLKを遅らせずにCL
Kをそのまま使用した場合には、シリアル／パラレル変
換回路２のフリップフロップFF100〜FF103へのシリアル
データ列取り込みタイミングに対してデータ・ラッチ３
へのラッチタイミングがtd′だけ遅れ、この結果、td′
の間にシリアル／パラレル変換回路２の内容が不本意に
更新されてしまうからである。
しかし、DCLKをtd′だけ遅らせることはシリアル・デ
ータ列の取り込みをtd′だけ遅らせて行うことにもな
り、データ・デマルチプレクサの動作速度を高速化する
といった観点から見た場合に問題であった。
ータ列の取り込みをtd′だけ遅らせて行うことにもな
り、データ・デマルチプレクサの動作速度を高速化する
といった観点から見た場合に問題であった。
ここで、ジョンソンカウンタ５を構成するフリップフ
ロップは、例えば第13図に示すようなマスター・スレー
ブ型フリップフロップが用いられる。この種のフリップ
フロップは、マスターフリップフロップ部（SECM）と、
スレーブフリップフロップ部（SECS）と、クロック入力
部（SECC）とを含み、SECMにＤ入力を取り込んでおき、
SECCからのクロック駆動に従ってSECM内のデータをSECS
に取り込み、出力するものである。マスタースレーブ型
フリップフロップの入・出力遅延時間は主としてクロッ
ク信号の伝搬速度、すなわち、SECCからSECM、SECCに至
る伝搬速度で決まり、およそゲート３段程度の遅れ（t
d′）となる。
ロップは、例えば第13図に示すようなマスター・スレー
ブ型フリップフロップが用いられる。この種のフリップ
フロップは、マスターフリップフロップ部（SECM）と、
スレーブフリップフロップ部（SECS）と、クロック入力
部（SECC）とを含み、SECMにＤ入力を取り込んでおき、
SECCからのクロック駆動に従ってSECM内のデータをSECS
に取り込み、出力するものである。マスタースレーブ型
フリップフロップの入・出力遅延時間は主としてクロッ
ク信号の伝搬速度、すなわち、SECCからSECM、SECCに至
る伝搬速度で決まり、およそゲート３段程度の遅れ（t
d′）となる。
そこで、本発明は、遅延量の少ない第１の信号（DL
P）および第２の信号（DCLK）を得ることを第１の目的
とし、また、これらのDLPおよびDCLKを使用することに
より、データ・デマルチプレクサの高速動作を図ること
を第２の目的としている。
P）および第２の信号（DCLK）を得ることを第１の目的
とし、また、これらのDLPおよびDCLKを使用することに
より、データ・デマルチプレクサの高速動作を図ること
を第２の目的としている。
第１図において、信号生成回路は、クロック信号に従
ってｎ個のフリップフロップFFの内部状態を連鎖的に変
化するジョンソンカウンタと、該ジョンソンカウンタの
ｎ個のフリップフロップのＱ出力とクロック信号との論
理和を取ってその論理結果を第１の信号として出力する
論理ゲートと、該論理ゲートの入・出力遅延時間に相当
する時間だけ前記クロック信号を遅延し、第２の信号と
して出力する遅延手段と、を備えて構成し、また、第２
図において、データ・デマルチプレクサは、上記信号生
成回路を備えるとともに、該信号生成回路の第２の信号
に従ってシリアルデータ列を取り込んでパラレルデータ
列に変換する変換手段と、該信号生成回路の第１の信号
に従ってパラレルデータ列をラッチし、出力するラッチ
手段と、を備えて構成する。
ってｎ個のフリップフロップFFの内部状態を連鎖的に変
化するジョンソンカウンタと、該ジョンソンカウンタの
ｎ個のフリップフロップのＱ出力とクロック信号との論
理和を取ってその論理結果を第１の信号として出力する
論理ゲートと、該論理ゲートの入・出力遅延時間に相当
する時間だけ前記クロック信号を遅延し、第２の信号と
して出力する遅延手段と、を備えて構成し、また、第２
図において、データ・デマルチプレクサは、上記信号生
成回路を備えるとともに、該信号生成回路の第２の信号
に従ってシリアルデータ列を取り込んでパラレルデータ
列に変換する変換手段と、該信号生成回路の第１の信号
に従ってパラレルデータ列をラッチし、出力するラッチ
手段と、を備えて構成する。
本発明では、ジョンソンカウンタの各出力が所定の状
態になったときで、かつ、クロック信号が変化したとき
の論理ゲート出力がDLPとして使用される。したがっ
て、DLPの遅延は、上記論理ゲートの入・出力遅延時間
に相当するものとなり、従来例に比して少なくともゲー
ト２段程度遅延量を少なくすることができる。この結
果、DCLKの遅延量も少なくすることができ、これらのDL
PおよびDCLKを使用することで、データ・デマルチプレ
クサの動作をゲート２段程度高速化することができる。
態になったときで、かつ、クロック信号が変化したとき
の論理ゲート出力がDLPとして使用される。したがっ
て、DLPの遅延は、上記論理ゲートの入・出力遅延時間
に相当するものとなり、従来例に比して少なくともゲー
ト２段程度遅延量を少なくすることができる。この結
果、DCLKの遅延量も少なくすることができ、これらのDL
PおよびDCLKを使用することで、データ・デマルチプレ
クサの動作をゲート２段程度高速化することができる。
以下、本発明を図面に基づいて説明する。
第３〜５図は本発明に係る信号生成回路の第１実施例
を示す図である。第３図において、10はクロック信号CL
Kに従ってｎ個のフリップフロップFF1〜FFnの内部状態
を連鎖的に変化するジョンソンカウンタで、ジョンソン
カウンタ10はFF1〜FFnのＤ入力と出力とを各々接続し
て構成する。但し、最終段のFFnと初段のFF1との間は、
FFnのＱ出力をFF1のＤ入力に接続する。11は論理ゲート
で、論理ゲート11はジョンソンカウンタ10の各フリップ
フロップFF1〜FFnの各Ｑ出力（Q1〜Qn）とCLKとの論理
和を取りその結果（OR,NOR）を出力する。この出力はDL
P（第１の信号）として使用する。なお、RSTはリセット
信号。
を示す図である。第３図において、10はクロック信号CL
Kに従ってｎ個のフリップフロップFF1〜FFnの内部状態
を連鎖的に変化するジョンソンカウンタで、ジョンソン
カウンタ10はFF1〜FFnのＤ入力と出力とを各々接続し
て構成する。但し、最終段のFFnと初段のFF1との間は、
FFnのＱ出力をFF1のＤ入力に接続する。11は論理ゲート
で、論理ゲート11はジョンソンカウンタ10の各フリップ
フロップFF1〜FFnの各Ｑ出力（Q1〜Qn）とCLKとの論理
和を取りその結果（OR,NOR）を出力する。この出力はDL
P（第１の信号）として使用する。なお、RSTはリセット
信号。
第４図は論理ゲート11の代表的な回路構成を示す図
で、入力D1〜Dn（但し、D1にはCLK、D2〜DnにはQ1〜Qn
が入力する）に応じた数の入力トランジスタT1〜Tnと、
基準トランジスタTRとをエミッタ共通にして定電流トラ
ンジスタTIに接続した差動部11aと、OR側出力トランジ
スタTORおよびNOR側出力トランジスタTNORを有する出力
部11bと、を備え、tdなる入・出力遅延時間（一般に、t
d＝ゲート１段分）を持つ。
で、入力D1〜Dn（但し、D1にはCLK、D2〜DnにはQ1〜Qn
が入力する）に応じた数の入力トランジスタT1〜Tnと、
基準トランジスタTRとをエミッタ共通にして定電流トラ
ンジスタTIに接続した差動部11aと、OR側出力トランジ
スタTORおよびNOR側出力トランジスタTNORを有する出力
部11bと、を備え、tdなる入・出力遅延時間（一般に、t
d＝ゲート１段分）を持つ。
第５図は第１実施例の回路動作を示すタイミングチャ
ートで、CLKの変化に従ってQ1〜Qnが順次変化していく
様子を示している。すなわち、CLKのC2n番目で、最終段
のFFnのQnがＨ→Ｌに変化し、これにより、論理ゲート1
1の出力（OR,NOR）が、CLKのC2n+1番目の立上りからtd
（ゲート１段分の遅延時間）後の立上る（NORの場合は
立下る）ことになる。そして、このOR（NOR）の変化がD
LPのエッジとして使用される。
ートで、CLKの変化に従ってQ1〜Qnが順次変化していく
様子を示している。すなわち、CLKのC2n番目で、最終段
のFFnのQnがＨ→Ｌに変化し、これにより、論理ゲート1
1の出力（OR,NOR）が、CLKのC2n+1番目の立上りからtd
（ゲート１段分の遅延時間）後の立上る（NORの場合は
立下る）ことになる。そして、このOR（NOR）の変化がD
LPのエッジとして使用される。
このように、本実施例では、CLKをC2nまでカウント
し、その次のC2n+1の立上りからtd後にDLPを得ることが
でき、tdは従来例のtd′に比してゲート２段分早いか
ら、DLP遅延量を少なくすることができる。
し、その次のC2n+1の立上りからtd後にDLPを得ることが
でき、tdは従来例のtd′に比してゲート２段分早いか
ら、DLP遅延量を少なくすることができる。
なお、本実施例では、論理ゲート11の出力がOR,NORの
相補出力のものを使用したが、これに限らず、例えば第
６図に本発明に係る信号生成回路の第２実施例を示すよ
うに、OR出力のみの論理ゲート12を用いてもよい。第７
図は第２実施例のタイミングチャートであり、FFの出力
Q1〜Q4が全てＬになったあとのクロック（C9）の立上り
からtd後に論理ゲート12の出力が変化し、この変化をも
ってデータロードパルスDLPエッジとしている。
相補出力のものを使用したが、これに限らず、例えば第
６図に本発明に係る信号生成回路の第２実施例を示すよ
うに、OR出力のみの論理ゲート12を用いてもよい。第７
図は第２実施例のタイミングチャートであり、FFの出力
Q1〜Q4が全てＬになったあとのクロック（C9）の立上り
からtd後に論理ゲート12の出力が変化し、この変化をも
ってデータロードパルスDLPエッジとしている。
また、第８、９図は本発明に係る信号生成回路の第３
実施例を示す図であり、ジョンソンカウンタを構成する
各フリップフロップ（FF1〜FF4）の接続を変えた例であ
る。すなわち、第８図において、FF1の出力をFF2のＤ
入力に接続し、FF2のＱ出力をFF3のＤ入力に接続し、FF
3の出力をFF4のＤ入力に接続し、FF4の出力をFF1の
Ｄ入力に接続しても同様な効果が得られる。要は、奇数
個のFFの反転出力（）を次段のFFに接続するようにす
ればよい。第８図の構成例の場合には第９図に示す動作
タイミングチャートとなり、Q1〜Q4までの全てがＬに揃
ったときのQ9番目のクロックの立上りからtd後に、デー
タロードパルスDLPエッジが得られる。
実施例を示す図であり、ジョンソンカウンタを構成する
各フリップフロップ（FF1〜FF4）の接続を変えた例であ
る。すなわち、第８図において、FF1の出力をFF2のＤ
入力に接続し、FF2のＱ出力をFF3のＤ入力に接続し、FF
3の出力をFF4のＤ入力に接続し、FF4の出力をFF1の
Ｄ入力に接続しても同様な効果が得られる。要は、奇数
個のFFの反転出力（）を次段のFFに接続するようにす
ればよい。第８図の構成例の場合には第９図に示す動作
タイミングチャートとなり、Q1〜Q4までの全てがＬに揃
ったときのQ9番目のクロックの立上りからtd後に、デー
タロードパルスDLPエッジが得られる。
第10図は、本発明に係る信号生成回路を使用して４ビ
ットのデータ・デマルチプレクサを構成した例である。
なお、従来例（第12図）と同一の構成部分には同一符号
を付す。第10図において、20はジョンソンカウンタで、
このジョンソンカウンタ20は２つのフリップフロップFF
1,FF2を備えるとともに、FF1、FF2の各Ｑ出力とCLKとの
OR論理を取る論理ゲート21を備える。また、22は１つの
ゲートからなる遅延回路で、この遅延回路22は論理ゲー
ト21の入・出力遅延時間（td）に相当する遅延時間をCL
Kに与えてDCLKを得るものである。
ットのデータ・デマルチプレクサを構成した例である。
なお、従来例（第12図）と同一の構成部分には同一符号
を付す。第10図において、20はジョンソンカウンタで、
このジョンソンカウンタ20は２つのフリップフロップFF
1,FF2を備えるとともに、FF1、FF2の各Ｑ出力とCLKとの
OR論理を取る論理ゲート21を備える。また、22は１つの
ゲートからなる遅延回路で、この遅延回路22は論理ゲー
ト21の入・出力遅延時間（td）に相当する遅延時間をCL
Kに与えてDCLKを得るものである。
このような構成において、データ・デマルチプレクサ
の動作は第11図のタイミングチャートに示される。すな
わち、CLKをtdだけ遅らせたDCLKに従って４ビット分の
データD01〜D04がシリアル／パラレル変換回路２のFF
100〜FF103に取り込まれ、そして、C5番目のCLKの立上
りからtd後にDLPが発生してFF100〜FF103内のデータ（D
01〜D04）がデータ・ラッチ３のFF200〜FF203にラッチ
され出力される。
の動作は第11図のタイミングチャートに示される。すな
わち、CLKをtdだけ遅らせたDCLKに従って４ビット分の
データD01〜D04がシリアル／パラレル変換回路２のFF
100〜FF103に取り込まれ、そして、C5番目のCLKの立上
りからtd後にDLPが発生してFF100〜FF103内のデータ（D
01〜D04）がデータ・ラッチ３のFF200〜FF203にラッチ
され出力される。
したがって、本実施例によれば、ジョンソンカウンタ
を構成する各FFの出力とCLKとの論理和をとる論理ゲー
ト21を設け、この論理ゲート21の出力をDLPとして使用
するようにしたので、DLPの遅延量を従来例（第12図）
との対比でゲート２段分少なくすることができる。この
ため、DCLKを遅延する遅延回路22の遅延量も少なくする
ことができ、この結果、DLPおよびDCLKを使用するデー
タ・デマルチプレクサの動作を高速化することができ
る。
を構成する各FFの出力とCLKとの論理和をとる論理ゲー
ト21を設け、この論理ゲート21の出力をDLPとして使用
するようにしたので、DLPの遅延量を従来例（第12図）
との対比でゲート２段分少なくすることができる。この
ため、DCLKを遅延する遅延回路22の遅延量も少なくする
ことができ、この結果、DLPおよびDCLKを使用するデー
タ・デマルチプレクサの動作を高速化することができ
る。
本発明によれば、第１の信号（DLP）および第２の信
号（DCLK）の遅延量を少なくすることができ、これらの
DLPおよびDCLKを使用するデータ・デマルチプレクサの
動作速度を高速化することができる。
号（DCLK）の遅延量を少なくすることができ、これらの
DLPおよびDCLKを使用するデータ・デマルチプレクサの
動作速度を高速化することができる。
第１図は本発明に係る信号生成回路の原理構成図、 第２図は本発明に係る信号生成回路を使用したデータ・
デマルチプレクサの原理構成図、 第３〜５図は本発明に係る信号生成回路の第１実施例を
示す図であり、 第３図はその構成図、 第４図はその論理ゲートの一例の回路図、 第５図はその動作フローチャートである。 第６、７図は本発明に係る信号生成回路の第２実施例を
示す図であり、 第６図はその構成図、 第７図はその動作フローチャートである。 第８、９図は本発明に係る信号生成回路の第３実施例を
示す図であり、 第８図はその構成図、 第９図はその動作フローチャートである。 第10、11図は本発明に係る信号生成回路を適用したデー
タ・デマルチプレクサの実施例を示す図であり、 第10図はその構成図、 第11図はその動作フローチャートである。 第12、13図は従来例を示す図であり、 第12図はそのデータ・デマルチプレクサの構成図、 第13図はそのジョンソンカウンタを構成するフリップフ
ロップの回路図である。 ２……シリアル／パラレル変換回路（変換手段）、 ３……データ・ラッチ（ラッチ手段）、 10、20……ジョンソンカウンタ、 11、12、21……論理ゲート。
デマルチプレクサの原理構成図、 第３〜５図は本発明に係る信号生成回路の第１実施例を
示す図であり、 第３図はその構成図、 第４図はその論理ゲートの一例の回路図、 第５図はその動作フローチャートである。 第６、７図は本発明に係る信号生成回路の第２実施例を
示す図であり、 第６図はその構成図、 第７図はその動作フローチャートである。 第８、９図は本発明に係る信号生成回路の第３実施例を
示す図であり、 第８図はその構成図、 第９図はその動作フローチャートである。 第10、11図は本発明に係る信号生成回路を適用したデー
タ・デマルチプレクサの実施例を示す図であり、 第10図はその構成図、 第11図はその動作フローチャートである。 第12、13図は従来例を示す図であり、 第12図はそのデータ・デマルチプレクサの構成図、 第13図はそのジョンソンカウンタを構成するフリップフ
ロップの回路図である。 ２……シリアル／パラレル変換回路（変換手段）、 ３……データ・ラッチ（ラッチ手段）、 10、20……ジョンソンカウンタ、 11、12、21……論理ゲート。
Claims (2)
- 【請求項１】クロック信号に従ってｎ個のフリップフロ
ップ（FF）の内部状態を連鎖的に変化するジョンソンカ
ウンタと、 該ジョンソンカウンタのｎ個のフリップフロップのＱ出
力とクロック信号との論理和を取ってその論理結果を第
１の信号として出力する論理ゲートと、 該論理ゲートの入・出力遅延時間に相当する時間だけ前
記クロック信号を遅延し、第２の信号として出力する遅
延手段と、を備えたことを特徴とする信号生成回路。 - 【請求項２】請求項（１）記載の信号生成回路を備える
とともに、 該信号生成回路の第２の信号に従ってシリアルデータ列
を取り込んでパラレルデータ列に変換する変換手段と、 該信号生成回路の第１の信号に従ってパラレルデータ列
をラッチし、出力するラッチ手段と、 を備えたことを特徴とするデータ・デマルチプレクサ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1157908A JP2504568B2 (ja) | 1989-06-20 | 1989-06-20 | 信号生成回路 |
| DE69007688T DE69007688T2 (de) | 1989-06-20 | 1990-06-20 | Signalgenerator. |
| US07/540,636 US5128673A (en) | 1989-06-20 | 1990-06-20 | Signal generator for generating a delayed clock signal |
| EP90111693A EP0404127B1 (en) | 1989-06-20 | 1990-06-20 | Signal generator |
| KR1019900009051A KR930003004B1 (ko) | 1989-06-20 | 1990-06-20 | 신호발생기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1157908A JP2504568B2 (ja) | 1989-06-20 | 1989-06-20 | 信号生成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0322712A JPH0322712A (ja) | 1991-01-31 |
| JP2504568B2 true JP2504568B2 (ja) | 1996-06-05 |
Family
ID=15660075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1157908A Expired - Fee Related JP2504568B2 (ja) | 1989-06-20 | 1989-06-20 | 信号生成回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5128673A (ja) |
| EP (1) | EP0404127B1 (ja) |
| JP (1) | JP2504568B2 (ja) |
| KR (1) | KR930003004B1 (ja) |
| DE (1) | DE69007688T2 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FI88567C (fi) * | 1991-07-04 | 1993-05-25 | Nokia Mobile Phones Ltd | En generell synkronisk 2N+1 -divisor |
| JP3354597B2 (ja) * | 1991-08-12 | 2002-12-09 | 富士通株式会社 | カウンタ回路およびその応用回路 |
| JP2766133B2 (ja) * | 1992-08-06 | 1998-06-18 | 日本電気アイシーマイコンシステム株式会社 | パラレル・シリアル・データ変換回路 |
| US5714904A (en) * | 1994-06-06 | 1998-02-03 | Sun Microsystems, Inc. | High speed serial link for fully duplexed data communication |
| DE4428545A1 (de) * | 1994-08-12 | 1996-02-15 | Philips Patentverwaltung | Schaltungsanordnung zur Umwandlung eines seriellen Datensignals in ein paralleles Datensignal |
| US5552732A (en) * | 1995-04-25 | 1996-09-03 | Exar Corporation | High speed divide by 1.5 clock generator |
| SE504369C2 (sv) * | 1995-05-02 | 1997-01-20 | Ericsson Telefon Ab L M | Fördröjningsanpassad klock- och datagenerator |
| SE517770C2 (sv) | 1997-01-17 | 2002-07-16 | Ericsson Telefon Ab L M | Seriell-parallellomvandlare |
| JPH1198101A (ja) * | 1997-09-17 | 1999-04-09 | Nec Corp | データデマルチプレクサ回路及びこれを用いたシリアル―パラレル変換回路 |
| US20020109552A1 (en) * | 2000-06-02 | 2002-08-15 | Tran Duke T. | System and method of tuning a voltage controlled oscillator |
| JP2003152530A (ja) * | 2001-11-13 | 2003-05-23 | Mitsubishi Electric Corp | 分周回路 |
| JP4666462B2 (ja) * | 2005-01-14 | 2011-04-06 | ルネサスエレクトロニクス株式会社 | カウンタ回路と、それを含む半導体装置 |
| KR100767106B1 (ko) | 2006-04-18 | 2007-10-17 | 삼성전자주식회사 | 구동장치 및 이를 포함하는 화상형성장치 |
| GB0702597D0 (en) * | 2007-02-09 | 2007-03-21 | Texas Instruments Ltd | A debug circuit and a method of debugging |
| US7515075B1 (en) * | 2007-09-17 | 2009-04-07 | Qimonda Ag | Data conversion |
| JP5501158B2 (ja) | 2010-08-23 | 2014-05-21 | 株式会社ジャパンディスプレイ | タッチ検出機能付き表示装置、駆動回路、タッチ検出機能付き表示装置の駆動方法、および電子機器 |
| KR101157030B1 (ko) * | 2010-11-16 | 2012-06-21 | 에스케이하이닉스 주식회사 | 데이터 출력 회로 |
| CN103605495B (zh) * | 2013-10-17 | 2017-07-28 | 陕西万达信息工程有限公司 | 一种掐头去尾电路 |
| CN103532545B (zh) * | 2013-10-29 | 2016-06-01 | 四川和芯微电子股份有限公司 | 移位分频器 |
| CN103729163B (zh) * | 2013-12-05 | 2017-01-04 | 西安交通大学 | 一种掐头去尾移位补值电路 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3992612A (en) * | 1975-10-14 | 1976-11-16 | The United States Of America As Represented By The Secretary Of The Army | Rate multiplier |
| DD127374A1 (ja) * | 1976-09-06 | 1977-09-21 | ||
| US4193539A (en) * | 1977-11-07 | 1980-03-18 | Ncr Corporation | Signal generator |
| JPS63221717A (ja) * | 1987-03-11 | 1988-09-14 | Omron Tateisi Electronics Co | Ｓ／ｐ変換回路 |
| JP2845438B2 (ja) * | 1987-10-19 | 1999-01-13 | 株式会社東芝 | 高速ディジタルｉｃ |
-
1989
- 1989-06-20 JP JP1157908A patent/JP2504568B2/ja not_active Expired - Fee Related
-
1990
- 1990-06-20 US US07/540,636 patent/US5128673A/en not_active Expired - Lifetime
- 1990-06-20 DE DE69007688T patent/DE69007688T2/de not_active Expired - Fee Related
- 1990-06-20 KR KR1019900009051A patent/KR930003004B1/ko not_active IP Right Cessation
- 1990-06-20 EP EP90111693A patent/EP0404127B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE69007688T2 (de) | 1994-09-08 |
| DE69007688D1 (de) | 1994-05-05 |
| US5128673A (en) | 1992-07-07 |
| EP0404127B1 (en) | 1994-03-30 |
| JPH0322712A (ja) | 1991-01-31 |
| KR910002119A (ko) | 1991-01-31 |
| KR930003004B1 (ko) | 1993-04-16 |
| EP0404127A3 (en) | 1991-01-23 |
| EP0404127A2 (en) | 1990-12-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2504568B2 (ja) | 信号生成回路 | |
| JPH0520887A (ja) | シフト回路及びシフトレジスタ | |
| US10530348B2 (en) | Shift register utilizing latches controlled by dual non-overlapping clocks | |
| US8948215B2 (en) | High speed and high jitter tolerance dispatcher | |
| JPS6240824A (ja) | 同期型バイナリカウンタ | |
| JPS6179318A (ja) | フリツプフロツプ回路 | |
| JPH05191272A (ja) | カウンタ回路およびその応用回路 | |
| JP2643470B2 (ja) | 同期カウンタ | |
| JP2923175B2 (ja) | クロック発生回路 | |
| JP3662411B2 (ja) | トリガ回路 | |
| KR100366793B1 (ko) | 쉬프트 레지스터를 이용한 펄스열 생성장치 | |
| JP2000165208A (ja) | フリップフロップ | |
| JP2810713B2 (ja) | タイミング発生装置 | |
| JP3622310B2 (ja) | 遅延回路及び信号処理装置 | |
| KR0153962B1 (ko) | 피드백 시프트 레지스터 | |
| KR0184153B1 (ko) | 주파수 분주 회로 | |
| KR100376224B1 (ko) | 집적도를높이기위한플립플롭회로 | |
| JPH0438017A (ja) | シリアル‐パラレル変換回路 | |
| JP2674794B2 (ja) | タイミング回路 | |
| KR0134270B1 (ko) | 피드백 시프트 레지스터 | |
| JPH08212794A (ja) | シフトレジスタ | |
| JPH0668691A (ja) | シフトレジスタ回路 | |
| KR100198801B1 (ko) | 비동기 클리어신호 및 세트신호를 갖는 플립-플롭 회로 | |
| KR940000643Y1 (ko) | 플립플롭 회로를 이용한 동기펄스 발생회로 | |
| JPH07170173A (ja) | 可変分周回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080402 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090402 Year of fee payment: 13 |
|
| LAPS | Cancellation because of no payment of annual fees |