JP2674794B2 - タイミング回路 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、例えば通信機器、電子計算機、計測機器等
に使用されるタイミング回路に関し、特に、分周器とシ
フトレジスタのいずれか一方の動作を選択できるタイミ
ング回路に関する。

［従来の技術］ 従来より、例えば、GaAs（ガリウムヒ素）BFL（Buffe
red FET Logic）で構成されたタイミング回路として、
分周器とシフトレジスタの機能を備え、これらを切替え
て使用するようにしたものが知られている。この回路の
構成を第５図に示す。

このタイミング回路は、1/4分周器31と、インバータ3
2、NORゲート33,34,35からなる切替回路37と、直列入力
並列出力シフトレジスタ36とにより構成されている。

切替回路37は、選択信号Ｓが“1"のとき1/4分周器31
の出力Ｑを選択してシフトレジスタ36のＤ端子に導き、
選択信号Ｓが“0"のとき、入力信号Ｒを選択してシフト
レジスタ36のＤ端子に導く。

先ず、選択信号Ｓが“1"の場合の動作について第６図
のタイミングチャートに基き説明すると、1/4分周器31
のクロック信号CKとなる信号Ｔは、1/4分周器31で1/4周
期に分周され、信号Ｑとなる。この信号ＱはNORゲート3
4,35を介してシフトレジスタ36のＤ端子に与えられる。
シフトレジスタ36は、信号Ｔの立下りエッジに同期して
上記Ｑ信号を信号Ｔの１分周分及び２周期分遅延させ、
夫々出力U,Vとして出力する。即ち、このモードでは、
シフトレジスタ36は出力U,Vとして信号Ｔの1/4分周出力
を得る分周器として機能する。

次に、選択信号Ｓが“0"である場合の動作について説
明する。端子Ｒに入力されたＲ信号は、NORゲート33,35
を介してシフトレジスタ36のＤ端子に与えられる。シフ
トレジスタ36は、信号Ｔの立下りエッジに同期して上記
Ｒ信号をＴの１周期分及び２周期分遅延させ、夫々出力
U,Vとして出力する。即ち、このモードではシフトレジ
スタ36の出力U,Vとして直列入力される信号Ｒの２ビッ
ト並列出力U,Vを得る直列入力並列出力シフトレジスタ
として機能する。

［発明が解決しようとする課題］ 上述した従来のタイミング回路は、分周器、切替回路
及び直列入力並列出力シフトレジスタが独立に構成され
たものとなっているため、素子数が多く、IC内部の専有
面積が増えてしまう。このため、ブロック間の配線に引
迴しが多くなり、動作周波数を十分に高めることができ
ないという欠点があった。特に、高周波領域で使用され
るGaAaのタイミング回路では動作周波数の低下は大きな
性能低下につながるという欠点があった。

本発明はかかる問題点に鑑みてなされたものであっ
て、動作周波数を十分に高めることが可能なタイミング
回路を提供することを目的とする。

［課題を解決するための手段］ 本発明に係るタイミング回路は、選択信号に基いて分
周器とシフトレジスタのいずれか一方として動作をする
タイミング回路において、前記選択信号によって第１の
入力系統と第２の入力系統とを切替える選択回路と、こ
の選択回路で選択された入力系統の信号を第１クロック
信号に同期して保持する第１のラッチ回路と、この第１
のラッチ回路に保持された信号を第２のクロック信号に
同期して保持する第２のラッチ回路と、この第２のラッ
チ回路の出力を入力し所定の段数遅延させるシフトレジ
スタとを具備し、前記シフトレジスタの任意の段の出力
を前記第１の入力系統に帰還させると共に、前記第２の
ラッチ回路の出力と前記シフトレジスタの各段の出力と
を出力データとして取り出すようにしたことを特徴とす
る。

［作用］ 選択信号によって第１の入力系統を選択すると、第1,
第２のラッチ回路及びこれに後続するシフトレジスタが
所定段数の遅延回路として動作をし、更に、その出力を
第１の入力系統に帰還させているので、上記段数に応じ
た分周比の分周器として機能する。

一方、選択信号によって第２の入力系統を選択し、第
１、第２のラッチ回路及びこれに後続するシフトレジス
タの各出力を取出すことにより、第２の入力系統に直列
入力されたデータを並列出力するシフトレジスタとして
動作をする。

そして、本発明によれば、上記分周器とシフトレジス
タの構成要素を兼用でき、更に、第１及び第２のラッチ
回路がシフトレジスタの初段を兼用するので、回路素子
数を従来のものに比して大幅に低減させることができ、
回路の専有面積が小さくなるうえ、ブロック間の引き迴
しも少なくできるので、動作周波数を十分に高めること
ができる。

［実施例］ 以下、本発明の実施例について添付の図面を参照して
説明する。

先ず、本実施例を説明するに先立ち、本実施例で使用
されるマスタースレーブ型フリップフロップを第１及び
第２図に基き説明する。

第１図は同フリップフロップの構成を示す図である。
図において、インバータ１及びNORゲート２乃至５から
なる選択回路と、NORゲート6,7からなる第１のラッチ回
路とは、マスター部８を構成し、NORゲート9,10からな
る転送回路と、NORゲート11,12からなる第２のラッチ回
路はスレーブ部13を構成している。

信号Ａは、選択信号SELで、NORゲート3,5に供給され
ると共に、インバータ１を介してNORゲート2,4に供給さ
れている。選択回路を構成するNORゲート2,4は、信号Ａ
（選択信号SEL）が“1"のとき、入力信号B,Dを信号Ｆ
（第１のクロック信号CK₁）に同期して通過させるゲー
トである。また、NORゲート3,5は信号Ａが“0"のとき、
入力信号C,Eを信号Ｆに同期して通過させるゲートであ
る。

第１のラッチ回路を構成するNORゲート6,7は夫々の入
力にNORゲート2,3及び4,5の出力を導入すると共に、互
いの出力を入力してNORゲート2,4又はNORゲート3,5の出
力を保持し得るように構成されている。

転送回路を構成するNORゲート9,10はNORゲート6,7の
出力を夫々第２のクロック信号CK2である信号Ｇに同期
して第２のラッチ回路に転送する。

第２のラッチ回路を構成するNORゲート11,12は、夫々
の入力にNORゲート9,10の出力を導入すると共に、互い
の出力を入力してNORゲート9,10を介して転送された第
１のラッチ回路の出力を保持するものとしている。

このフリップフロップ回路の動作タイミングを第２図
に示す。

先ず、選択信号である信号Ａが“1"である場合は、NO
Rゲート2,4がアクティブになる。このため、入力信号B,
Dが選択される。NORゲート6,7は信号Ｆ（CK1）の立上り
で上記入力信号B,Dをラッチする。ラッチされた信号
は、信号Ｇ（CK2）の立上りでNORゲート9,10を介してNO
Rゲート11,12にラッチされる。

一方、選択信号である信号Ａが“0"である場合は、NO
Rゲート3,5がアクティブになる。このため、入力信号C,
Eが選択される。以後のラッチ動作は、信号Ａが“1"の
ときと同様である。

従って、第２図に示すように信号F,G、信号B,D及び信
号C,Eが夫々互いの反転した信号であり、信号B,C,D,Eが
信号F,Gに同期していない信号の場合、出力H,Iは、信号
Ｆの立上り時の信号B,D（信号Ａが“1"のとき）又は信
号C,E（信号Ａが“0"のとき）を夫々信号Ｆの１周期だ
け保持した信号となる。

第３図は上記のフリップフロップを使用した本実施例
に係るタイミング回路の構成を示す。この回路は、第１
図に示した構成のフリップフロップ21と、Ｄ型フリップ
フロップ22と、２つのインバータ23,24とにより構成さ
れている。フリップフロップ21の選択信号入力端子であ
るＡ端子には選択信号Ｌが入力されている。第１の入力
系統である入力端子B,DにはＤ型フリップフロップ22の
出力,Qが夫々帰還入力されている。

第２図の入力系統である入力端子C,Eには入力信号Ｊ
と、インバータ23によるその反転信号とが夫々入力さ
れている。更に、第1,第２のクロック入力端子F,Gに
は、クロック信号Ｋのインバータ24による反転信号と、
上記クロック信号Ｋとが夫々与えられている。フリップ
フロップ21の出力端子Ｈは、Ｄ型フリップフロップ22の
Ｄ（DATA）端子に入力されている。Ｄ型フリップフロッ
プ22のクロック入力端子▲▼には、前記クロック信
号Ｋが入力されている。そして、フリップフロップ21の
出力Ｈと、Ｄ型フリップフロップ22の出力Ｑとが、この
タイミング回路の並列M,Nとして取出されるようになっ
ている。

次に、上述の如く構成されたタイミング回路の動作に
ついて、第４図のタイミング図に従って説明する。

先ず、選択信号Ｌが“1"であると、入力端子B,Dから
の入力が選択される。いま、フリップフロップ21の出力
Ｈが“0"、Ｄ型フリップフロップ22の出力Q,が夫々
“0"、“1"であるとする。この状態でクロック信号Ｋが
立上がると、Ｄ型フリップフロップ22の出力Q,
（“0",“1"）はフリップフロップ21の入力端子D,Bを夫
々介してフリップフロップ21のマスター部にラッチさ
れ、フリップフロップ21の出力Ｈ（“0"）はＤ型フリッ
プフロップ22のマスター部にラッチされる。

クロック信号Ｋが立下がると、フリップフロップ21,2
2の各マスター部に保持されたデータは各スレーブ部に
転送される。この結果、フリップフロップ21の出力Ｈ
（出力Ｍ）は“1"に反転し、Ｄ型フリップフロップ22の
出力Ｑ（出力Ｎ）は“0"を維持する。

続いて、クロック信号Ｋが立上ると、Ｄ型フリップフ
ロップ22の出力Q,（“0",“1"）はフリップフロップ2
1の入力端子D,Bを夫々介してフリップフロップ21のマス
ター部にラッチされ、フリップフロップ21の出力Ｈ
（“1"）はＤ型フリップフロップ22のマスター部にラッ
チされる。

クロック信号Ｋが立下ると、フリップフロップ21,22
の各マスター部に保持されたデータは各スレーブ部に転
送される。この結果、フリップフロップ21の出力Ｈ（出
力Ｍ）は“1"を維持し、Ｄ型フリップフロップ22の出力
Ｑ（出力Ｎ）は“1"に反転する。

続くクロック信号Ｋの立上りでは、Ｄ型フリップフロ
ップ22の出力Q,が夫々“1",“0"であるから、これが
次のクロック信号Ｋの立下りでフリップフロップ21の出
力Ｈに現れ、更に、その後のクロック信号Ｋの立下りで
Ｄ型フリップフロップ22の出力Ｑに現れる。

このように、選択信号Ｌが“1"である場合は、フリッ
プフロップ21,22はクロック信号Ｋを1/4周期に分周する
分周器として動作をする。

次に、選択信号Ｌが“0"である場合は、入力端子C,E
からの入力（信号Ｊ）が選択される。この場合、信号Ｊ
はクロック信号Ｋの立上りでフリップフロップ21のマス
ター部にラッチされ、立下りでスレーブ部に転送されて
端子Ｈから出力される。更に、出力Ｈはクロック信号Ｋ
の立上りでＤ型フリップフロップ22のマスター部にラッ
チされ、立下りでスレーブ部に転送されて、端子Ｑから
出力される。従って、出力M,Nには信号Ｊが夫々半周期
及び１周期遅れて現れる。

このように、選択信号Ｌが“0"である場合は、フリッ
プフロップ21,22はクロック信号Ｋに同期して直列入力
された信号を並列出力（M,N）する直列入力並列出力シ
フトレジスタとして機能する。

このように、本実施例のタイミング回路によれば、分
周器とシフトレジスタとが同一の素子にて構成されてい
るので、素子数を大幅に減らすことができる。従って、
例えば、この回路をGaAsBFLで構成した場合、極めて高
い動作周波数を得ることができる。

なお、上述した実施例ではフリップフロップ21をNOR
ゲートにて構成したが、これに限らずフリップフロップ
をNANDゲートによって構成することもできる。この場合
には、クロック信号と選択信号を前述した回路とは丁度
反転した関係となるように与えればよい。

また、上記実施例ではＤ型フリップフロップ２を１段
だけ設けたが、後続するＤ型フリップフロップの段数を
更に増やし、任意の段の出力を入力に帰還させることに
より、分周比及び出力ビット数を更に大きくすることが
できる。

［発明の効果］ 以上詳述したように、本発明によれば、分周器とシフ
トレジスタとを同一の素子で構成し、入力系統の切替え
によって夫々の機能が実現されるので、回路の素子数を
従来に比して大幅に少なくすることができる。この結
果、チップ面積及びブロック間の配線の引き迴し数を低
減して動作周波数の大幅な向上を図ることができるとい
う効果を奏する。

【図面の簡単な説明】

第１図は本発明の実施例に使用されるフリップフロップ
のブロック図、第２図は同フリップフロップのタイミン
グ図、第３図は同実施例に係るタイミング回路を示すブ
ロック図、第４図は同回路のタイミング図、第５図は従
来のタイミング回路のブロック図、第６図は同回路のタ
イミング図である。 1,23,24,32;インバータ、２乃至7,9乃至12,33乃至35;NO
Rゲート、8;マスター部、13;スレーブ部、21;フリップ
フロップ、22;D型フリップフロップ、31;1/4分周器、3
6;直列入力並列出力シフトレジスタ、37;切替回路

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】選択信号に基いて分周器とシフトレジスタ
   のいずれか一方として動作をするタイミング回路におい
   て、前記選択信号によって第１の入力系統と第２の入力
   系統とを切替える選択回路と、この選択回路で選択され
   た入力系統の信号を第１クロック信号に同期して保持す
   る第１のラッチ回路と、この第１のラッチ回路に保持さ
   れた信号を第２のクロック信号に同期して保持する第２
   のラッチ回路と、この第２のラッチ回路の出力を入力し
   所定の段数遅延させるシフトレジスタとを具備し、前記
   シフトレジスタの任意の段の出力を前記第１の入力系統
   に帰還させると共に、前記第２のラッチ回路の出力と前
   記シフトレジスタの各段の出力とを出力データとして取
   り出すようにしたことを特徴とするタイミング回路。