JP2997139B2 - 分周回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】 〔目次〕 産業上の利用分野 従来の技術（図18，19） 発明が解決しようとする課題 課題を解決するための手段（図１，２） 作用 実施例 （１）第１の実施例の説明（図３〜６） （２）第２の実施例の説明（図７〜10） （３）第３の実施例の説明（図11〜16） （４）第４，５の実施例の説明（図17） 発明の効果

【０００２】

【産業上の利用分野】本発明は、分周回路に係り、より
詳細には、入力信号に基づいて奇数分の１の分周比でデ
ューティ比５０％のデジタル出力信号を生成する回路及
びその構成方法に関する。

【０００３】近年、各種情報処理装置の高性能，高機能
化の要求に伴い高速クロック信号に基づいて動作するシ
ステム内部回路が設計され、その中に奇数分の１の分周
比の制御信号を出力する奇数進カウンタ回路が組み込ま
れる。

【０００４】例えば、３進カウンタ回路を応用した１／
３分周回路では２個のＤ型フリップ・フロップ回路と１
個の二入力論理回路により構成され、５進カウンタ回路
を応用した１／５分周回路では、３個のＤ型フリップ・
フロップ回路と１個の二入力論理回路から構成される。
しかし、奇数分の１分周回路ではデューティ比が５０
〔％〕となるデジタル出力信号を得ることができない。

【０００５】そこで、カウンタ回路や論理回路のみに依
存することなく、その回路構成とその出力タイミングを
工夫して、奇数分の１の分周比であって、デューティ比
が５０％となる出力信号を得ることができる回路及びそ
の構成方法が望まれている。

【０００６】

【従来の技術】図18，19は従来例に係る説明図である。
図18（ａ）は、従来例に係る第１の分周回路（３進カウ
ンタ回路）の構成図であり、図18（ｂ）は、その動作波
形図をそれぞれ示している。

【０００７】例えば、クロック信号ＣＫに基づいて３分
の１の分周比のカウンタ出力信号ＱＢを出力する３進カ
ウンタ回路は、図18（ａ）において、フリップ・フロッ
プ回路Ｆ１，Ｆ２，二入力ＮＯＲ回路ＮＯＲ１から成
る。

【０００８】当該回路の機能は、図18（ａ）の状態表
（真理値表）や図18（ｂ）の動作波形図に示すように、
フリップ・フロップ回路Ｆ１によりクロック信号ＣＫが
１／２に分周されると、カウンタ出力ＱＡが発生され
る。また、フリップ・フロップ回路Ｆ２ではその反転カ
ウンタ出力信号ＱＡバー（上線を省略する）に基づいて
カウンタ出力ＱＢが発生される。なお、フリップ・フロ
ップ回路Ｆ１の反転カウンタ出力ＱＡバーとフリップ・
フロップ回路Ｆ２の反転カウンタ出力ＱＢバーとに基づ
いて二入力ＮＯＲ回路ＮＯＲ１によりリセット信号ＳＲ
が発生され、該リセット信号ＳＲがフリップ・フロップ
回路Ｆ１，Ｆ２に供給される。

【０００９】これにより、フリップ・フロップ回路Ｆ２
から図18（ｂ）に示すような１／３分周比，デューティ
比κ＝Ｂ／Ａ＝約３３〔％〕の非反転カウンタ出力信号
ＱＢが得られる。ここで、デューティ比κとは、「Ｈ」
レベル及び「Ｌ」レベルの二状態を含む信号の周期Ａに
対する，例えば、「Ｈ」レベルの期間Ｂの比をいうもの
とする。

【００１０】また、図19（ａ）は、従来例に係る第２の
分周回路（５進カウンタ回路）の構成図であり、図19
（ｂ）は、その動作波形図をそれぞれ示している。例え
ば、クロック信号ＣＫに基づいて５分の１の分周比のカ
ウンタ出力信号ＱＣを出力する５進カウンタ回路は、図
19（ａ）において、フリップ・フロップ回路Ｆ３〜Ｆ
５，二入力ＮＯＲ回路ＮＯＲ２から成る。

【００１１】当該回路の機能は、図19（ａ）の状態表
（真理値表）や図19（ｂ）の動作波形図に示すように、
フリップ・フロップ回路Ｆ３によりクロック信号ＣＫが
１／２に分周されると、カウンタ出力ＱＡが発生され
る。また、フリップ・フロップ回路Ｆ４ではその反転カ
ウンタ出力信号ＱＡバー（上線を省略する）に基づいて
カウンタ出力ＱＢが発生される。さらに、フリップ・フ
ロップ回路Ｆ５ではその反転カウンタ出力信号ＱＢバー
（上線を省略する）に基づいてカウンタ出力ＱＣが発生
される。なお、フリップ・フロップ回路Ｆ３の反転カウ
ンタ出力ＱＡバー及びフリップ・フロップ回路Ｆ５の反
転カウンタ出力ＱＣバーとに基づいて二入力ＮＯＲ回路
ＮＯＲ２によりリセット信号ＳＲが発生され、該リセッ
ト信号ＳＲがフリップ・フロップ回路Ｆ３〜Ｆ５に供給
される。

【００１２】これにより、フリップ・フロップ回路Ｆ５
から図19（ｂ）に示すような１／５分周比，デューティ
比κ＝Ｂ／Ａ＝２０〔％〕の非反転カウンタ出力信号Ｑ
Ｃが得られる。

【００１３】

【発明が解決しようとする課題】ところで、従来例の３
進カウンタ回路や５進カウンタ回路等の奇数進カウンタ
回路によれば、２個のＤ型フリップ・フロップ回路Ｆ
１，Ｆ２と１個の二入力ＮＯＲ回路ＮＯＲ１や３個のＤ
型フリップ・フロップ回路Ｆ１〜Ｆ３と１個の二入力Ｎ
ＯＲ回路ＮＯＲ２から構成される。

【００１４】このため、１／３分周比，デューティ比κ
＝約３３〔％〕の非反転カウンタ出力信号ＱＢや１／５
分周比，デューティ比κ＝２０〔％〕の非反転カウンタ
出力信号ＱＣを得ること、及び、奇数分の１分周回路の
回路規模の縮小化を図ることができる。

【００１５】しかし、奇数分の１分周回路ではデューテ
ィ比κ＝５０〔％〕のデジタル出力信号（非反転カウン
タ出力信号）を得ることが困難となる。このことで、当
該分周回路のデジタル出力信号の「Ｈ」レベル又は
「Ｌ」レベルの期間に基づいて動作をするゲート回路や
論理回路が組み込まれた場合であって、その「Ｈ」レベ
ル（又は「Ｌ」レベル）の期間について、そのデューテ
ィ比κ＝５０〔％〕を必要とする場合に、従来例に係る
奇数進カウンタ回路構成ではそれを実現することが困難
となる。

【００１６】これは、各種情報処理装置の高性能，高機
能化の要求に伴い高速クロック信号，例えば、数〔ＧH
Z〕程度のクロック信号に基づいて動作するシステム内
部回路が設計され、その中に使用されるラッチ回路や記
憶素子において、その動作の安定化を図るために、奇数
分の１の分周比であって、デューティ比κ＝５０〔％〕
を必要とする場合が生ずるためである。

【００１７】本発明は、上述した従来技術における課題
に鑑み創作されたもので、奇数分の１の分周比でデュー
ティ比５０％の出力信号を得ることができる分周回路を
提供することを目的とする。本発明は更に、奇数分の１
の分周比でデューティ比５０％の信号を出力する際にそ
の分周比を可変に選択できる分周回路を提供することを
目的とする。

【００１８】

【課題を解決するための手段】図１は、本発明に係る分
周回路の原理図（その１）であり、図２は、本発明に係
る分周回路の原理図（その２）であり、図３（ａ），
（ｂ）は、本発明に係る分周回路の原理図（その３）を
それぞれ示している。

【００１９】本発明の第１の分周回路は、図１に示され
るように、ｎ〔ｎ＝１〜３〕個のカウンタ回路Ｃ１〜Ｃ
ｎとｎ個のレジスタ回路Ｒ１〜Ｒｎとラッチ回路１１と
論理回路１２とを具備し、ｎ個のカウンタ回路Ｃ１〜Ｃ
ｎとｎ個のレジスタ回路Ｒ１〜Ｒｎはそれぞれ縦続接続
され、最終段のカウンタ回路Ｃｎの出力部ｏutが初段の
レジスタ回路Ｒ１の第１の入力部in１に接続され、最終
段のレジスタ回路Ｒｎの第１の入力部in１がラッチ回路
１１の第１の入力部in１に接続され、各レジスタ回路Ｒ
１〜Ｒｎの第２の入力部in２が共に接続されて初段のカ
ウンタ回路Ｃ１の入力部ｉｎに接続され、最終段のレジ
スタ回路Ｒｎの出力部ｏutが論理回路１２の第２の入力
部in２に接続され、ラッチ回路１１の出力部ｏutが論理
回路１２の第１の入力部in１に接続され、ラッチ回路１
１の第２の入力部in２に、初段のカウンタ回路Ｃ１の入
力部ｉｎに入力される任意の周波数ｆの入力信号Ｓinの
反転信号が入力されることを特徴とする。

【００２０】また、本発明の第２の分周回路は、図２に
示されるように、ｍ〔ｍ＝３〜ｍ〕個のカウンタ回路Ｃ
１〜Ｃｍとｍ＋１個のレジスタ回路Ｒ１〜Ｒｍ＋１とラ
ッチ回路１３と論理回路１４とを具備し、ｍ個のカウン
タ回路Ｃ１〜Ｃｍとｍ＋１個のレジスタ回路Ｒ１〜Ｒｍ
＋１はそれぞれ縦続接続され、最終段のカウンタ回路Ｃ
ｍの出力部ｏutが初段のレジスタ回路Ｒ１の第１の入力
部in１に接続され、最終段のレジスタ回路Ｒｍ＋１の第
１の入力部in１がラッチ回路１３の第１の入力部in１に
接続され、各レジスタ回路Ｒ１〜Ｒｍ＋１の第２の入力
部in２が共に接続されて初段のカウンタ回路Ｃ１の入力
部ｉｎに接続され、最終段のレジスタ回路Ｒｍ＋１の出
力部ｏutが論理回路１４の第２の入力部in２に接続さ
れ、ラッチ回路１３の出力部ｏutが論理回路１４の第１
の入力部in１に接続され、ラッチ回路１３の第２の入力
部in２に、初段のカウンタ回路Ｃ１の入力部ｉｎに入力
される任意の周波数ｆの入力信号Ｓinの反転信号が入力
されることを特徴とする。

【００２１】さらに、本発明の第３の分周回路は、図３
に示されるように、上記第１，第２の分周回路におい
て、ｎ個のカウンタ回路Ｃ１〜Ｃｎ又はｍ個のカウンタ
回路Ｃ１〜Ｃｍの隣合う回路の入・出力部と、ｎ個のレ
ジスタ回路Ｒ１〜Ｒｎ又はｍ＋１個のレジスタ回路Ｒ１
〜Ｒｍ＋１の隣合う回路の入・出力部にそれぞれスイッ
チング素子ＳＷが接続され、これらスイッチング素子Ｓ
Ｗをスイッチング制御信号Ｓで駆動制御することによ
り、ｎ個のカウンタ回路Ｃ１〜Ｃｎ及びｎ個のレジスタ
回路Ｒ１〜Ｒｎの中からそれぞれ有効個数を、又はｍ個
のカウンタ回路Ｃ１〜Ｃｍ及びｍ＋１個のレジスタ回路
Ｒ１〜Ｒｍ＋１の中からそれぞれ有効個数を選択するこ
とを特徴とする。

【００２２】さらに、本発明の第４の分周回路は第１〜
第３の分周回路において、前記初段目のカウンタ回路Ｃ
１の入力部ｉｎ又は論理回路１２の出力部ｏutに任意進
数のカウンタ回路が接続されることを特徴とする。

【００２３】また、本発明の第５の分周回路は第１〜第
４の分周回路において、前記初段目のカウンタ回路Ｃ１
の入力部ｉｎと論理回路１２の出力部ｏutとに任意進数
のカウンタ回路が接続されることを特徴とする。

【００２４】なお、本発明の第１〜第５の分周回路にお
いて、前記カウンタ回路Ｃ１，〜ＣｎやＣ１〜Ｃｍが２
進カウンタ回路から成ることを特徴とする。また、本発
明の第１〜第５の分周回路において、前記カウンタ回路
Ｃ１，〜ＣｎやＣ１〜Ｃｍ，レジスタ回路Ｒ１，〜Ｒｎ
やＲ１〜Ｒｍ＋１及びラッチ回路１１や１３がフリップ
・フロップ回路から成り、論理回路１２が二入力否定論
理和回路又は二入力否定論理積回路から成ることを特徴
とする。

【００２５】さらに、本発明の分周回路の第１の構成方
法は、第１〜第５の分周回路を構成する方法であって、
予め、ｎ個のカウンタ回路Ｃ１，〜Ｃｎやｍ個のカウン
タ回路Ｃ１〜Ｃｍ間の入・出力部ｉｎ，ｏutが開放され
た基本セルや、ｎ個のレジスタ回路Ｒ１，〜Ｒｎやｍ＋
１個のレジスタ回路Ｒ１〜Ｒｍ＋１間の入・出力部ｉ
ｎ，ｏutが開放された基本セルを配置し、前記カウンタ
回路Ｃ１，〜ＣｎやＣ１〜Ｃｍ間及びレジスタ回路Ｒ
１，〜ＲｎやＲ１〜Ｒｍ＋１間を配線プログラムに基づ
いて任意に接続することを特徴とする。

【００２６】また、本発明の分周回路の第２の構成方法
は、第１〜第５の分周回路を構成す方法であって、予
め、ｎ個のカウンタ回路Ｃ１，〜Ｃｎやｍ個のカウンタ
回路Ｃ１〜Ｃｍ間の入・出力部ｉｎ，ｏut及び、ｎ個の
レジスタ回路Ｒ１，〜Ｒｎやｍ＋１個のレジスタ回路Ｒ
１〜Ｒｍ＋１間の入・出力部ｉｎ，ｏutにスイッチング
素子ＳＷを接続し、前記スイッチング素子ＳＷにスイッ
チング制御信号Ｓを供給することを特徴とする。

【００２７】なお、本発明の分周回路の第３の構成方法
は、奇数分の１の分周比の分周回路を構成する方法であ
って、本発明の第１〜第５の分周回路を組み合わせて構
成することを特徴とし、上記目的を達成する。

【００２８】

【作用】本発明の第１の分周回路によれば、図１に示す
ように、ｎ〔ｎ＝１〜３〕個のカウンタ回路Ｃ１，〜Ｃ
ｎと、ｎ個のレジスタ回路Ｒ１，〜Ｒｎと、１個のラッ
チ回路１１及び論理回路１２とが具備され、該ラッチ回
路１１の第２の入力部in２に、カウンタ回路Ｃ１の入力
部ｉｎに入力される任意の周波数ｆの入力信号Ｓinの反
転信号が供給される。

【００２９】例えば、２進カウンタ回路から成る１個の
カウンタ回路Ｃ１とフリップ・フロップ回路から成る１
個のレジスタ回路Ｒ１とが縦続接続され、カウンタ回路
Ｃ１の出力部ｏutがレジスタ回路Ｒ１の第１の入力部in
１に接続され、レジスタ回路Ｒ１の第１の入力部in１が
ラッチ回路１１の第１の入力部in１に接続され、レジス
タ回路Ｒ１の第２の入力部in２がカウンタ回路Ｃ１の入
力部ｉｎに接続され、レジスタ回路Ｒ１の出力部ｏutが
２入力否定論理和回路から成る論理回路１２の第２の入
力部in２に接続され、ラッチ回路１１の出力部ｏutが論
理回路１２の第１の入力部in１に接続される。

【００３０】このため、カウンタ回路Ｃ１に供給された
入力信号Ｓinの第１番目のパルス信号の立ち上がりに同
期して立ち下がるラッチ回路１１の反転出力信号と、該
入力信号Ｓinの第２番目のパルス信号の立ち下がりに同
期して立ち上がるレジスタ回路Ｒ１の反転出力信号とに
基づいて１／３分周比，デューティ比が５０〔％〕の出
力信号Ｓout ＝Ｓ０３を出力することが可能となる。

【００３１】また、２個のカウンタ回路Ｃ１，Ｃ２と２
個のレジスタ回路Ｒ１，Ｒ２とが縦続接続され、カウン
タ回路Ｃ２の出力部ｏutがレジスタ回路Ｒ１の第１の入
力部in１に接続され、レジスタ回路Ｒ２の第１の入力部
in１がラッチ回路１１の第１の入力部in１に接続され、
各レジスタ回路Ｒ１，Ｒ２の第２の入力部in２が共に接
続されてカウンタ回路Ｃ１の入力部ｉｎに接続され、レ
ジスタ回路Ｒ２の出力部ｏutが論理回路１２の第２の入
力部in２に接続され、ラッチ回路１１の出力部ｏutが論
理回路１２の第１の入力部in１に接続される。

【００３２】このため、同様に、入力信号Ｓinの第１番
目のパルス信号の立ち下がりに同期して立ち上がるレジ
スタ回路Ｒ２の反転出力信号と、該入力信号Ｓinの第４
番目のパルス信号の立ち上がりに同期して立ち下がるラ
ッチ回路１１の反転出力信号とに基づいて１／５分周
比，デューティ比が５０〔％〕の出力信号Ｓout ＝Ｓ０
５を出力することが可能となる。

【００３３】さらに、３個のカウンタ回路Ｃ１〜Ｃ３と
３個のレジスタ回路Ｒ１〜Ｒ３とが縦続接続され、カウ
ンタ回路Ｃ３の出力部ｏutがレジスタ回路Ｒ１の第１の
入力部in１に接続され、レジスタ回路Ｒ３の第１の入力
部in１がラッチ回路１１の第１の入力部in１に接続さ
れ、各レジスタ回路Ｒ１〜Ｒ３の第２の入力部in２が共
に接続されてカウンタ回路Ｃ１の入力部ｉｎに接続さ
れ、レジスタ回路Ｒ３の出力部ｏutが論理回路１２の第
２の入力部in２に接続され、ラッチ回路１１の出力部ｏ
utが論理回路１２の第１の入力部in１に接続される。

【００３４】このため、入力信号Ｓinの第１番目のパル
ス信号の立ち下がりに同期して立ち上がるレジスタ回路
Ｒ３の反転出力信号と、該入力信号Ｓinの第５番目のパ
ルス信号の立ち上がりに同期して立ち下がるラッチ回路
１１の反転出力信号とに基づいて１／７分周比，デュー
ティ比が５０〔％〕の出力信号Ｓout ＝Ｓ０７を出力す
ることが可能となる。

【００３５】これにより、ゲート回路や論理回路を駆動
する場合であって、そのデジタル制御信号の「Ｈ」レベ
ル又は「Ｌ」レベルの期間について、デューティ比＝５
０〔％〕を必要とする場合に、本発明に係る奇数進カウ
ンタ回路の構成により十分対処することが可能となる。
このことで、高速クロック信号，例えば、数〔ＧHZ〕程
度のクロック信号に基づいて動作をするシステム内部回
路を設計する場合であっても、その中に組み込むラッチ
回路や記憶素子を１／（２ｎ＋１）の分周比であって、
デューティ比＝５０〔％〕の制御信号により駆動するこ
とが可能となり、その動作の安定化を図ることが可能と
なる。

【００３６】また、本発明の第２の分周回路によれば、
図２に示すようにｍ〔ｍ＝３〜ｍ〕個のカウンタ回路Ｃ
１〜Ｃｍと、ｍ＋１個のレジスタ回路Ｒ１〜Ｒｍ＋１
と、１個のラッチ回路１３及び論理回路１４とが具備さ
れ、ラッチ回路１３の第２の入力部in２に、初段目のカ
ウンタ回路Ｃ１の入力部ｉｎに入力される任意の周波数
ｆの入力信号Ｓinの反転信号が供給される。

【００３７】例えば、３個のカウンタ回路Ｃ１〜Ｃ３が
縦続接続され、かつ、４個のレジスタ回路Ｒ１〜Ｒ４が
縦続接続され、カウンタ回路Ｃ３の出力部ｏutがレジス
タ回路Ｒ１の第１の入力部in１に接続され、レジスタ回
路Ｒ４の第１の入力部in１がラッチ回路１３の第１の入
力部in１に接続され、各レジスタ回路Ｒ１〜Ｒ４の第２
の入力部in２が共に接続されてカウンタ回路Ｃ１の入力
部ｉｎに接続され、レジスタ回路Ｒ４の出力部ｏutが論
理回路１４の第２の入力部in２に接続され、ラッチ回路
１３の出力部ｏutが論理回路１４の第１の入力部in１に
接続される。

【００３８】このため、入力信号Ｓinの第１番目のパル
ス信号の立ち下がりに同期して立ち下がるラッチ回路１
３の反転出力信号と、該入力信号Ｓinの第６番目のパル
ス信号の立ち上がりに同期して立ち上がるレジスタ回路
Ｒ４の反転出力信号とに基づいて１／９分周比，デュー
ティ比が５０〔％〕の出力信号Ｓout ＝Ｓ０９を出力す
ることが可能となる。

【００３９】以下同様にして、４個のカウンタ回路Ｃ１
〜Ｃ４が縦続接続され、かつ、５個のレジスタ回路Ｒ１
〜Ｒ５が縦続接続された分周回路では、入力信号Ｓinに
基づくラッチ回路１３の反転出力信号とレジスタ回路Ｒ
５の反転出力信号とに基づいて１／11分周比，デューテ
ィ比が５０〔％〕の出力信号Ｓout ＝Ｓ０11を出力する
ことが可能となる。

【００４０】これにより、本発明の第１の分周回路と同
様に、ゲート回路や論理回路を駆動する場合であって、
そのデジタル制御信号の「Ｈ」レベル又は「Ｌ」レベル
の期間について、デューティ比＝５０〔％〕を必要とす
る場合に、本発明に係る奇数進カウンタ回路の構成によ
り十分対処することが可能となる。このことで、高速ク
ロック信号に基づいて動作をするシステム内部回路を設
計する場合に、その中に組み込むラッチ回路や記憶素子
を１／（２ｍ＋１）の分周比であって、デューティ比＝
５０〔％〕の制御信号により駆動することが可能とな
り、その動作の安定化を図ることが可能となる。

【００４１】さらに、本発明の第３の分周回路によれ
ば、図３に示されるように、ｎ個のカウンタ回路Ｃ１〜
Ｃｎ又はｍ個のカウンタ回路Ｃ１〜Ｃｍの隣合う回路の
入・出力部と、ｎ個のレジスタ回路Ｒ１〜Ｒｎ又はｍ＋
１個のレジスタ回路Ｒ１〜Ｒｍ＋１の隣合う回路の入・
出力部にそれぞれスイッチング素子ＳＷが接続され、こ
れらスイッチング素子ＳＷがスイッチング制御信号Ｓで
駆動制御される。

【００４２】例えば、３個のカウンタ回路Ｃ１〜Ｃ３間
の入・出力部ｉｎ，ｏut及び、３個のレジスタ回路Ｒ１
〜Ｒ３間の入・出力部ｉｎ，ｏutにスイッチング素子Ｓ
Ｗが接続される。

【００４３】このため、スイッチング素子ＳＷの駆動制
御をすることにより、３個のカウンタ回路Ｃ１〜Ｃ３や
３個のレジスタ回路Ｒ１〜Ｒ３の中から有効個数をそれ
ぞれ１個，２個又は３個と選択をすることができる。

【００４４】これにより、１／３分周比，１／５分周比
又は１／７分周比であって，デューティ比が５０〔％〕
の出力信号Ｓout ＝Ｓ０３〜Ｓ０７を選択出力すること
が可能となる。

【００４５】さらに、本発明の第４の分周回路によれ
ば、第１〜第３の分周回路において、初段目のカウンタ
回路Ｃ１の入力部ｉｎ又は論理回路１２の出力部ｏutに
任意進数のカウンタ回路が接続される。

【００４６】このため、予め任意進数のカウンタ回路に
よりカウンタ回路Ｃ１に入力される入力信号Ｓinを任意
の分周比に分周することができる。また、論理回路１２
から出力される任意分周比，デューティ比＝５０〔％〕
の出力信号Ｓout を任意進数のカウンタ回路により任意
の分周比に分周することが可能となる。

【００４７】これにより、高速クロック信号に基づいて
動作をするシステム内部回路を設計する場合に、任意の
デューティ比の制御信号により回路素子を駆動すること
が可能となり、各種情報処理装置の高性能，高機能化に
寄与するところが大きい。

【００４８】また、本発明の第５の分周回路によれば、
第１〜第４の分周回路において、初段目のカウンタ回路
Ｃ１の入力部ｉｎと、その論理回路１２の出力部ｏutと
に任意進数のカウンタ回路が接続される。

【００４９】このため、予め任意進数のカウンタ回路に
より任意の分周比に分周された入力信号Ｓinが第１〜第
４の分周回路に係るカウンタ回路Ｃ１に供給されると、
その論理回路１２から任意分周比，デューティ比＝５０
〔％〕の出力信号Ｓout が出力され、該出力信号Ｓout
が任意進数のカウンタ回路により任意の分周比に分周さ
れる。

【００５０】これにより、第４の分周回路に比べて高速
クロック信号を広範囲なデューティ比の出力信号に分周
することが可能となり、高性能，高機能の情報処理装置
のクロック発生回路等の提供に寄与するところが大き
い。

【００５１】さらに、本発明の分周回路の第１の構成方
法によれば、予め、ｎ個のカウンタ回路Ｃ１，〜Ｃｎや
ｍ個のカウンタ回路Ｃ１〜Ｃｍ間の入・出力部ｉｎ，ｏ
utを開放した基本セルや、ｎ個のレジスタ回路Ｒ１，〜
Ｒｎやｍ＋１個のレジスタ回路Ｒ１〜Ｒｍ＋１間の入・
出力部ｉｎ，ｏutを開放した基本セルが配置され、カウ
ンタ回路Ｃ１，〜ＣｎやＣ１〜Ｃｍ間及びレジスタ回路
Ｒ１，〜ＲｎやＲ１〜Ｒｍ＋１間が配線プログラムに基
づいて任意に接続される。

【００５２】例えば、予め共通部分のみが接続された３
個のカウンタ回路Ｃ１〜Ｃ３から成る基本セル及び３個
のレジスタ回路Ｒ１〜Ｒ３から成る基本セルが半導体チ
ップ上に配置される。

【００５３】このため、設計要求に応じてカウンタ回路
Ｃ１の出力部ｏutとカウンタ回路Ｃ２の入力部ｉｎとの
間を，例えば、アルミ配線工程により選択配線するこ
と、及び、カウンタ回路Ｃ２の出力部ｏutとカウンタ回
路Ｃ３の入力部ｉｎとの間を同工程により選択配線する
こと、さらに、レジスタ回路Ｒ１の出力部ｏutとレジス
タ回路Ｒ２の入力部ｉｎとの間を同工程により選択配線
すること、及びレジスタ回路Ｒ２の出力部ｏutとレジス
タ回路Ｒ３の入力部ｉｎとの間を同工程により選択配線
することにより、３個のカウンタ回路Ｃ１〜Ｃ３や３個
のレジスタ回路Ｒ１〜Ｒ３の中から有効個数をそれぞれ
１個，２個又は３個と選択をすることが可能となる。

【００５４】これにより、１／３分周比，１／５分周比
又は１／７分周比であって，デューティ比が５０〔％〕
の出力信号Ｓout ＝Ｓ０３〜Ｓ０７を選択出力する分周
回路を構成することが可能となる。このことから、設計
要求に対して柔軟性，かつ、即応性に富む汎用型の分周
回路を構成することが可能となる。

【００５５】また、本発明の分周回路の第２の構成方法
によれば、予め、ｎ個のカウンタ回路Ｃ１，〜Ｃｎやｍ
個のカウンタ回路Ｃ１〜Ｃｍ間の入・出力部ｉｎ，ｏut
及び、ｎ個のレジスタ回路Ｒ１，〜Ｒｎやｍ＋１個のレ
ジスタ回路Ｒ１〜Ｒｍ＋１間の入・出力部ｉｎ，ｏutに
スイッチング素子ＳＷが接続され、該スイッチング素子
ＳＷにスイッチング制御信号Ｓが供給される。

【００５６】例えば、３個のカウンタ回路Ｃ１〜Ｃ３間
の入・出力部ｉｎ，ｏut及び、３個のレジスタ回路Ｒ１
〜Ｒ３間の入・出力部ｉｎ，ｏutにスイッチング素子Ｓ
Ｗが接続される。

【００５７】このため、スイッチング素子ＳＷを回路選
択用のスイッチング制御信号Ｓに基づいて駆動制御をす
ると、カウンタ回路Ｃ１の出力部ｏutとカウンタ回路Ｃ
２の入力部ｉｎとの間を開放又は短絡すること、及び、
カウンタ回路Ｃ２の出力部ｏutとカウンタ回路Ｃ３の入
力部ｉｎとの間を開放又は短絡すること、さらに、レジ
スタ回路Ｒ１の出力部ｏutとレジスタ回路Ｒ２の入力部
ｉｎとの間を開放又は短絡すること、及びレジスタ回路
Ｒ２の出力部ｏutとレジスタ回路Ｒ３の入力部ｉｎとの
間を開放又は短絡することができる。

【００５８】これにより、３個のカウンタ回路Ｃ１〜Ｃ
３や３個のレジスタ回路Ｒ１〜Ｒ３の中から有効個数を
それぞれ１個，２個又は３個と選択をすることができ、
１／３分周比，１／５分周比又は１／７分周比であっ
て，デューティ比が５０〔％〕の出力信号Ｓout ＝Ｓ０
３〜Ｓ０７を選択出力することが可能となる。

【００５９】なお、本発明の分周回路の第３の構成方法
によれば、本発明の第１〜第５の分周回路が組み合わさ
れて構成される。このため、回路規模の縮小化を図りつ
つ、任意の奇数分の１の分周比の分周回路を構成するこ
とが可能となる。

【００６０】これにより、高速クロック信号を多種多様
のデューティ比の出力信号に分周することが可能とな
る。

【００６１】

【実施例】次に、図を参照しながら本発明の実施例につ
いて説明をする。図４〜17は、本発明の実施例に係る分
周回路及びその構成方法の説明図である。

【００６２】（１）第１の実施例の説明 図４（ａ），（ｂ）は、本発明の第１の実施例に係る１
／３分周回路の説明図であり、図５（ａ），（ｂ）は、
本発明の第１の実施例に係る１／５分周回路の説明図で
あり、図６（ａ），（ｂ）は、本発明の第１の実施例に
係る１／７分周回路の説明図をそれぞれ示している。

【００６３】例えば、入力クロック信号Ｓinに基づいて
３分の１の分周比のクロック出力信号Ｓout を出力する
分周回路は、図４（ａ）において、２進カウンタＣ11，
シフトレジスタＲ11，ラッチ回路Ｌ１，第１，第２のＮ
ＡＮＤ回路Ｎ１，Ｎ２及び第１，第２のインバータＩN
1，IN２から成る。

【００６４】すなわち、２進カウンタＣ11はｎ〔ｎ＝
１〕個のカウンタ回路Ｃ１〜Ｃｎの一例であり、データ
入力部Ｄと反転出力部Ｑバー（上線を省略する）が接続
された１個のフリップ・フロップ回路から成る。レジス
タＲ11はｎ個のシフトレジスタ回路Ｒ１〜Ｒｎの一例で
あり、２進カウンタＣ11と従属接続された１個のフリッ
プ・フロップ回路から成る。

【００６５】また、２進カウンタＣ11の非反転出力部Ｑ
（＝ｏut）が、シフトレジスタＲ11のデータ入力部Ｄ
（＝in１）とラッチ回路Ｌ１のデータ入力部Ｄ（＝in
１）とに接続される。また、シフトレジスタＲ11のクロ
ック入力部ＣＫ（＝in２）が２進カウンタＣ11のクロッ
ク入力部ＣＫ（＝ｉｎ）に接続され、シフトレジスタＲ
11の反転出力部Ｑバー（＝ｏut）が第１のＮＡＮＤ回路
Ｎ１の第２の入力部in２に接続される。

【００６６】ラッチ回路Ｌ１はラッチ回路１１の一例で
あり、１個のフリップ・フロップ回路から成る。また、
ラッチ回路Ｌ１の反転出力部Ｑバー（＝ｏut）が第１の
ＮＡＮＤ回路Ｎ１の第１の入力部in１に接続される。な
お、ラッチ回路Ｌ１のクロック入力部ＣＫには、２進カ
ウンタＣ11のクロック入力部ＣＫに入力される入力クロ
ック信号Ｓinの反転信号を供給する。

【００６７】また、第１のＮＡＮＤ回路Ｎ１は論理回路
１２の一例であり、二入力否定論理積回路から成る。な
お、第１のＮＡＮＤ回路Ｎ１を二入力否定論理和回路か
ら構成しても良い。さらに、第１のインバータＩN1は任
意の周波数ｆの入力クロック信号Ｓinを反転出力するも
のであり、２進カウンタＣ11の前段に接続される。ま
た、第２のＮＡＮＤ回路Ｎ２及び第２のインバータＩN2
はクリア信号ＳCLを２進カウンタＣ11，シフトレジスタ
Ｒ11及びラッチ回路Ｌ１に出力するものである。

【００６８】このようにして、本発明の第１の実施例に
係る１／３分周回路によれば、図４に示すように、１個
の２進カウンタＣ11，１個のシフトレジスタＲ11，１個
のラッチ回路Ｌ１及び第１のＮＡＮＤ回路Ｎ１とが具備
され、該ラッチ回路Ｌ１のクロック入力部ＣＫに、２進
カウンタＣ１のクロック入力部ＣＫに入力される入力ク
ロック信号Ｓinの反転信号が供給される。

【００６９】このため、図４（ｂ）に示すように２進カ
ウンタＣ11に供給された入力クロック信号Ｓinの第１番
目のパルス信号の立ち上がりに同期して立ち下がるラ
ッチ回路Ｌ１のラッチ出力信号ＸＱと、該入力クロック
信号Ｓinの第２番目のパルス信号の立ち下がりに同期
して立ち上がるレジスタＲ11のレジスタ出力信号ＳＲと
に基づいて１／３分周比，デューティ比が５０〔％〕の
出力信号Ｓout ＝Ｓ０３を出力することが可能となる。

【００７０】これにより、ゲート回路や論理回路を駆動
する場合であって、そのデジタル制御信号の「Ｈ」レベ
ル又は「Ｌ」レベルの期間について、デューティ比＝５
０〔％〕を必要とする場合に、本発明の実施例に係る奇
数進カウンタの構成により十分対処することが可能とな
る。このことで、高速クロック信号，例えば、数〔ＧH
Z〕程度のクロック信号に基づいて動作をするシステム
内部回路を設計する場合に、その中に組み込むラッチ回
路や記憶素子を１／３分周比であって、デューティ比＝
５０〔％〕の制御信号により駆動することが可能とな
り、その動作の安定化を図ることが可能となる。

【００７１】図５（ａ），（ｂ）は、本発明の第１の実
施例に係る１／５分周回路の説明図であり、図５（ａ）
は、その回路構成図であり、図５（ｂ）は、その動作タ
イムチャートをそれぞれ示している。

【００７２】例えば、クロック信号Ｓinに基づいて５分
の１の分周比のクロック出力信号Ｓout を出力する分周
回路は、図５（ａ）において、２個の２進カウンタＣ1
1，Ｃ12，２個のシフトレジスタＲ11，Ｒ12，ラッチ回
路Ｌ１，第１，第２のＮＡＮＤ回路Ｎ１，Ｎ２及び第
１，第２のインバータＩN1，IN２から成る。

【００７３】すなわち、２進カウンタＣ11，Ｃ12はｎ
〔ｎ＝２〕個のカウンタ回路Ｃ１〜Ｃｎの一例であり、
データ入力部Ｄと反転出力部Ｑバー（上線を省略する）
が接続された２個のフリップ・フロップ回路から成る。
レジスタＲ11，Ｒ12はｎ個のシフトレジスタ回路Ｒ１〜
Ｒｎの一例であり、２進カウンタＣ12と従属接続された
２個のフリップ・フロップ回路から成る。

【００７４】また、第２の２進カウンタＣ12の非反転出
力部Ｑ（＝ｏut）が、シフトレジスタＲ11のデータ入力
部Ｄ（＝in１）に接続され、その非反転出力部Ｑ（＝ｏ
ut）が、第２のシフトレジスタＲ12のデータ入力部Ｄ
（＝in１）とラッチ回路Ｌ１のデータ入力部Ｄ（＝in
１）とに接続される。また、シフトレジスタＲ12のクロ
ック入力部ＣＫ（＝in２）が２進カウンタＣ11のクロッ
ク入力部ＣＫ（＝ｉｎ）に接続され、シフトレジスタＲ
12の反転出力部Ｑバー（＝ｏut）が第１のＮＡＮＤ回路
Ｎ１の第２の入力部in２に接続される。

【００７５】なお、ラッチ回路Ｌ１は第１の実施例に係
る１／３分周回路（ｎ＝１）と同様に、その反転出力部
Ｑバー（＝ｏut）が第１のＮＡＮＤ回路Ｎ１の第１の入
力部in１に接続され、そのクロック入力部ＣＫには、２
進カウンタＣ11のクロック入力部ＣＫに入力される入力
クロック信号Ｓinの反転信号を供給する。その他の構成
及び接続方法は第１の実施例に係る１／３分周回路（ｎ
＝１）と同様であるため、その説明を省略する。

【００７６】このようにして、本発明の第１の実施例に
係る１／５分周回路によれば、図５に示すように、２個
の２進カウンタＣ11，Ｃ12，２個のシフトレジスタＲ1
1，Ｒ12，１個のラッチ回路Ｌ１及び第１のＮＡＮＤ回
路Ｎ１とが具備され、該ラッチ回路Ｌ１のクロック入力
部ＣＫに、２進カウンタＣ11のクロック入力部ＣＫに入
力される入力クロック信号Ｓinの反転信号が供給され
る。

【００７７】このため、図５（ｂ）に示すように２進カ
ウンタＣ11に供給された入力クロック信号Ｓinの第１番
目のパルス信号の立ち下がりに同期して立ち上がるレ
ジスタＲ12のレジスタ出力信号ＳR2と、該入力クロック
信号Ｓinの第４番目のパルス信号の立ち上がりに同期
して立ち下がるラッチ回路Ｌ１のラッチ出力信号ＸＱと
に基づいて１／５分周比，デューティ比が５０〔％〕の
出力信号Ｓout ＝Ｓ０５を出力することが可能となる。

【００７８】これにより、ゲート回路や論理回路を駆動
する場合であって、そのデジタル制御信号の「Ｈ」レベ
ル又は「Ｌ」レベルの期間について、デューティ比＝５
０〔％〕を必要とする場合に、本発明の実施例に係る奇
数進カウンタの構成により十分対処することが可能とな
る。このことで、第１の実施例に係る１／３分周回路
（ｎ＝１）と同様に、高速クロック信号基づいて動作を
するシステム内部回路を設計する場合に、その中に組み
込むラッチ回路や記憶素子を１／５分周比であって、デ
ューティ比＝５０〔％〕の制御信号により駆動すること
が可能となり、その動作の安定化を図ることが可能とな
る。

【００７９】図６（ａ），（ｂ）は、本発明の第１の実
施例に係る１／７分周回路の説明図であり、図６（ａ）
は、その回路構成図であり、図６（ｂ）は、その動作タ
イムチャートをそれぞれ示している。

【００８０】例えば、クロック信号Ｓinに基づいて６分
の１の分周比のクロック出力信号Ｓout を出力する分周
回路は、図６（ａ）において、３個の２進カウンタＣ11
〜Ｃ13，３個のシフトレジスタＲ11〜Ｒ13，ラッチ回路
Ｌ１，第１，第２のＮＡＮＤ回路Ｎ１，Ｎ２及び第１，
第２のインバータＩN1，IN２から成る。

【００８１】すなわち、２進カウンタＣ11〜Ｃ13はｎ
〔ｎ＝３〕個のカウンタ回路Ｃ１〜Ｃｎの一例であり、
データ入力部Ｄと反転出力部Ｑバー（上線を省略する）
が接続された３個のフリップ・フロップ回路から成る。
レジスタＲ11〜Ｒ13はｎ個のシフトレジスタ回路Ｒ１〜
Ｒｎの一例であり、２進カウンタＣ13と従属接続された
３個のフリップ・フロップ回路から成る。

【００８２】また、第３の２進カウンタＣ13の非反転出
力部Ｑ（＝ｏut）が、シフトレジスタＲ11のデータ入力
部Ｄ（＝in１）に接続され、その非反転出力部Ｑ（＝ｏ
ut）が、第２のシフトレジスタＲ12のデータ入力部Ｄ
（＝in１）に接続される。さらに、第２のシフトレジス
タＲ12の非反転出力部Ｑ（＝ｏut）が、第３のシフトレ
ジスタＲ12のデータ入力部Ｄ（＝in１）とラッチ回路Ｌ
１のデータ入力部Ｄ（＝in１）とに接続される。また、
シフトレジスタＲ13のクロック入力部ＣＫ（＝in２）が
２進カウンタＣ11のクロック入力部ＣＫ（＝ｉｎ）に接
続され、シフトレジスタＲ13の反転出力部Ｑバー（＝ｏ
ut）が第１のＮＡＮＤ回路Ｎ１の第２の入力部in２に接
続される。

【００８３】なお、ラッチ回路Ｌ１は第１の実施例に係
る１／３，１／５分周回路（ｎ＝１，２）と同様に、そ
の反転出力部Ｑバー（＝ｏut）が第１のＮＡＮＤ回路Ｎ
１の第１の入力部in１に接続され、そのクロック入力部
ＣＫには、２進カウンタＣ11のクロック入力部ＣＫに入
力される入力クロック信号Ｓinの反転信号を供給する。
その他の構成及び接続方法は第１の実施例に係る１／
３，１／５分周回路（ｎ＝１，２）と同様であるため、
その説明を省略する。

【００８４】このようにして、本発明の第１の実施例に
係る１／７分周回路によれば、図５に示すように、３個
の２進カウンタＣ11〜Ｃ13，３個のシフトレジスタＲ11
〜Ｒ13，１個のラッチ回路Ｌ１及び第１のＮＡＮＤ回路
Ｎ１とが具備され、該ラッチ回路Ｌ１のクロック入力部
ＣＫに、２進カウンタＣ11のクロック入力部ＣＫに入力
される入力クロック信号Ｓinの反転信号が供給される。

【００８５】このため、図６（ｂ）に示すように２進カ
ウンタＣ11に供給された入力クロック信号Ｓinの第１番
目のパルス信号の立ち下がりに同期して立ち上がるレ
ジスタＲ13のレジスタ出力信号ＳR3と、該入力クロック
信号Ｓinの第５番目のパルス信号の立ち上がりに同期
して立ち下がるラッチ回路Ｌ１のラッチ出力信号ＸＱと
に基づいて１／７分周比，デューティ比が５０〔％〕の
出力信号Ｓout ＝Ｓ０７を出力することが可能となる。

【００８６】これにより、ゲート回路や論理回路を駆動
する場合であって、そのデジタル制御信号の「Ｈ」レベ
ル又は「Ｌ」レベルの期間について、デューティ比＝５
０〔％〕を必要とする場合に、本発明の実施例に係る奇
数進カウンタの構成により十分対処することが可能とな
る。このことで、第１の実施例に係る１／３，１／５分
周回路（ｎ＝１，２）と同様に、高速クロック信号基づ
いて動作をするシステム内部回路を設計する場合に、そ
の中に組み込むラッチ回路や記憶素子を１／７分周比で
あって、デューティ比＝５０〔％〕の制御信号により駆
動することが可能となり、その動作の安定化を図ること
が可能となる。

【００８７】（２）第２の実施例の説明 図７〜10は、本発明の第２の実施例に係る分周回路の説
明図であり、図７は、１／９分周回路の構成図及びその
動作タイムチャートである。また、図８（ａ）〜（ｃ）
は、１／11，１／13，１／15分周回路の構成図であり、
図９（ａ），（ｂ）は、１／17，１／19分周回路の構成
図である。なお、図10は、本発明の第２の実施例に係る
１／11〜１／19分周回路の入出力信号波形図をそれぞれ
示している。

【００８８】例えば、入力クロック信号Ｓinに基づいて
９分の１の分周比のクロック出力信号Ｓout を出力する
分周回路は、図７（ａ）において、３個の２進カウンタ
Ｃ21〜Ｃ23，４個のシフトレジスタＲ21〜Ｒ24，ラッチ
回路Ｌ２，第１，第２のＮＡＮＤ回路Ｎ１，Ｎ２及び第
１，第２のインバータＩN1，IN２から成る。

【００８９】すなわち、３個の２進カウンタＣ21はｍ
〔ｍ＝３〕個のカウンタ回路Ｃ１〜Ｃｍの一例であり、
データ入力部Ｄと反転出力部Ｑバー（上線を省略する）
が接続された３個のフリップ・フロップ回路から成る。
レジスタＲ21〜Ｒ24はｍ＋１個ｎ個のレジスタ回路Ｒ１
〜Ｒｍ＋１の一例であり、２進カウンタＣ23と従属接続
された４個のフリップ・フロップ回路から成る。

【００９０】また、第３の２進カウンタＣ23の非反転出
力部Ｑ（＝ｏut）が、第１のシフトレジスタＲ21のデー
タ入力部Ｄ（＝in１）に接続され、その非反転出力部Ｑ
（＝ｏut）が、第２のシフトレジスタＲ22のデータ入力
部Ｄ（＝in１）に接続される。さらに、第２のシフトレ
ジスタＲ22の非反転出力部Ｑ（＝ｏut）が、第３のシフ
トレジスタＲ23のデータ入力部Ｄ（＝in１）に接続さ
れ、さらに、第３のシフトレジスタＲ23の非反転出力部
Ｑ（＝ｏut）が、第４のシフトレジスタＲ24のデータ入
力部Ｄ（＝in１）とラッチ回路Ｌ２のデータ入力部Ｄ
（＝in１）とに接続される。また、シフトレジスタＲ24
のクロック入力部ＣＫ（＝in２）が第１の２進カウンタ
Ｃ21のクロック入力部ＣＫ（＝ｉｎ）に接続され、第４
のシフトレジスタＲ24の反転出力部Ｑバー（＝ｏut）が
第１のＮＡＮＤ回路Ｎ１の第２の入力部in２に接続され
る。

【００９１】ラッチ回路Ｌ２はラッチ回路１３の一例で
あり、１個のフリップ・フロップ回路から成る。また、
ラッチ回路Ｌ２の反転出力部Ｑバー（＝ｏut）が第１の
ＮＡＮＤ回路Ｎ３の第１の入力部in１に接続される。な
お、ラッチ回路Ｌ２のクロック入力部ＣＫには、第１の
２進カウンタＣ21のクロック入力部ＣＫに入力される入
力クロック信号Ｓinの反転信号を供給する。

【００９２】また、第１のＮＡＮＤ回路Ｎ３は論理回路
１４の一例であり、二入力否定論理積回路から成る。な
お、第１のＮＡＮＤ回路Ｎ３を二入力否定論理和回路か
ら構成しても良い。その他の構成及び接続方法は第１の
実施例と同様であるため、その説明を省略する。

【００９３】このようにして、本発明の第２の実施例に
係る１／９分周回路によれば、図７（ａ）に示すように
３個の２進カウンタＣ21〜Ｃ23と、４個のシフトレジス
タＲ21〜Ｒ24と、１個のラッチ回路Ｌ２及び第１のＮＡ
ＮＤ回路Ｎ３とが具備され、ラッチ回路Ｌ２のクロック
入力部ＣＫに、第１の２進カウンタＣ21のクロック入力
部ＣＫに入力される入力クロック信号Ｓinの反転信号が
供給される。

【００９４】このため、入力クロック信号Ｓinの第１番
目のパルス信号の立ち下がりに同期して立ち下がるラ
ッチ回路Ｌ２のラッチ出力信号ＸＱと、該入力クロック
信号Ｓinの第６番目のパルス信号の立ち上がりに同期
して立ち上がるレジスタＲ24のレジスタ出力信号ＳR4と
に基づいて１／９分周比，デューティ比が５０〔％〕の
出力信号Ｓout ＝Ｓ０９を出力することが可能となる。

【００９５】なお、図８（ａ）は１／11分周回路の構成
図である。図８（ａ）において、１／11分周回路は４個
の２進カウンタＣ21〜Ｃ24が従属接続され、かつ、５個
のシフトレジスタＲ21〜Ｒ25が従属接続される。また、
入力クロック信号Ｓinに基づくラッチ回路Ｌ２のラッチ
出力信号ＸＱとレジスタＲ25のレジスタ出力信号ＳR5と
に基づいて１／11分周比，デューティ比が５０〔％〕の
出力信号Ｓout ＝Ｓ０11を出力することが可能となる
（図10参照）。

【００９６】さらに、図８（ｂ）は１／13分周回路の構
成図である。図８（ｂ）において、１／13分周回路は５
個の２進カウンタＣ21〜Ｃ25が従属接続され、かつ、６
個のシフトレジスタＲ21〜Ｒ26が従属接続される。な
お、入力クロック信号Ｓinに基づくラッチ回路Ｌ２のラ
ッチ出力信号ＸＱとレジスタＲ26のレジスタ出力信号Ｓ
R6とに基づいて１／13分周比，デューティ比が５０
〔％〕の出力信号Ｓout ＝Ｓ０13を出力することが可能
となる（図10参照）。

【００９７】また、図８（ｃ）は１／15分周回路の構成
図である。図８（ｃ）において、１／15分周回路は６個
の２進カウンタＣ21〜Ｃ26が従属接続され、かつ、７個
のシフトレジスタＲ21〜Ｒ27が従属接続される。なお、
入力クロック信号Ｓinに基づくラッチ回路Ｌ２のラッチ
出力信号ＸＱとレジスタＲ27のレジスタ出力信号ＳR7と
に基づいて１／15分周比，デューティ比が５０〔％〕の
出力信号Ｓout ＝Ｓ０15を出力することが可能となる
（図10参照）。

【００９８】さらに、図９（ａ）は１／17分周回路の構
成図である。図９（ａ）において、１／17分周回路は７
個の２進カウンタＣ21〜Ｃ27が従属接続され、かつ、８
個のシフトレジスタＲ21〜Ｒ28が従属接続される。ま
た、入力クロック信号Ｓinに基づくラッチ回路Ｌ２のラ
ッチ出力信号ＸＱとレジスタＲ28のレジスタ出力信号Ｓ
R8とに基づいて１／17分周比，デューティ比が５０
〔％〕の出力信号Ｓout ＝Ｓ０17を出力することが可能
となる（図10参照）。

【００９９】さらに、図９（ｂ）は１／19分周回路の構
成図である。図９（ｂ）において、１／13分周回路は８
個の２進カウンタＣ21〜Ｃ25が従属接続され、かつ、９
個のシフトレジスタＲ21〜Ｒ29が従属接続される。な
お、入力クロック信号Ｓinに基づくラッチ回路Ｌ２のラ
ッチ出力信号ＸＱとレジスタＲ29のレジスタ出力信号Ｓ
R9とに基づいて１／19分周比，デューティ比が５０
〔％〕の出力信号Ｓout ＝Ｓ０19を出力することが可能
となる（図10参照）。

【０１００】これにより、本発明の第１の実施例に係る
分周回路と同様に、ゲート回路や論理回路を駆動する場
合であって、そのデジタル制御信号の「Ｈ」レベル又は
「Ｌ」レベルの期間について、デューティ比＝５０
〔％〕を必要とする場合に、本発明の第2 の実施例に係
る奇数進カウンタの構成により十分対処することが可能
となる。このことで、高速クロック信号に基づいて動作
をするシステム内部回路を設計する場合に、その中に組
み込むラッチ回路や記憶素子を１／９〜１／19の分周比
であって、デューティ比＝５０〔％〕の制御信号により
駆動することが可能となり、その動作の安定化を図るこ
とが可能となる。

【０１０１】（３）第３の実施例の説明 図11は、本発明の第３の実施例に係るプログラマブル分
周回路（選択方式）の構成図であり、図12は、そのプロ
グラム時の入出力信号波形図である。また、図13は、本
発明の第３の実施例に係るプログラマブル分周回路（配
線方式）の構成図であり、図14〜16は、そのプログラム
時の１／３，１／５，１／７分周回路の配線状態図をそ
れぞれ示している。

【０１０２】なお、第１，第２の実施例と異なるのは第
３の実施例では、予め、３個の２進カウンタＣ31〜Ｃ33
や３個のシフトレジスタＲ31〜Ｒ33間の入・出力部ｉ
ｎ，ｏutにスイッチング素子ＳW1，ＳW2を接続し、該ス
イッチング素子ＳW1，ＳW2にスイッチング制御信号Ｓを
供給するのものである（第２の構成方法）。

【０１０３】例えば、スイッチング制御信号Ｓの一例と
なる回路選択用制御信号Ｉ３，Ｉ５，Ｉ７に基づいて１
／３，１／５，１／７の分周比のクロック出力信号Ｓou
t を選択出力するプログラマブル分周回路は、図11にお
いて、３個の２進カウンタＣ31〜Ｃ33，３個のシフトレ
ジスタＲ31〜Ｒ33，ラッチ回路Ｌ３，第１，第２のスイ
ッチ回路ＳW1，ＳW2，第１，第２のＮＡＮＤ回路Ｎ１，
Ｎ２及び第１，第２のインバータＩN1，IN２から成る。

【０１０４】すなわち、第１のスイッチ回路ＳW1はスイ
ッチ素子ＳＷの一例であり、６入力ＡＮＤ−ＯＲインバ
ータ回路Ｎ31とインバータＩN3から成る。６入力ＡＮＤ
−ＯＲインバータ回路Ｎ31の入力部Ａ１，Ｂ１，Ｃ１が
回路選択用制御信号Ｉ３，Ｉ５，Ｉ７の供給部に接続さ
れ、他の入力部Ａ２が２進カウンタＣ31，Ｃ32の非反転
出力部Ｑとクロック入力部ＣＫとの接続点に接続され、
入力部Ｂ２が２進カウンタＣ32，Ｃ33の非反転出力部Ｑ
とクロック入力部ＣＫとの接続点に接続され、入力部Ｃ
２が２進カウンタＣ33の非反転出力部Ｑに接続される。
また、６入力ＡＮＤ−ＯＲインバータ回路Ｎ31の出力部
ｘはインバータＩN3を介して第２のスイッチ回路ＳW2の
入力部Ａ２と第１のレジスタＲ31のデータ入力部Ｄに接
続される。

【０１０５】さらに、第２のスイッチ回路ＳW2はスイッ
チ素子ＳＷの一例であり、６入力ＡＮＤ−ＯＲインバー
タ回路Ｎ32とインバータＩN4から成る。６入力ＡＮＤ−
ＯＲインバータ回路Ｎ32の入力部Ａ１，Ｂ１，Ｃ１が回
路選択用制御信号Ｉ３，Ｉ５，Ｉ７の供給部に接続さ
れ、他の入力部Ｂ２が第１，第２のレジスタンタＲ31，
Ｒ32の非反転出力部Ｑとデータ入力部Ｄとの接続点に接
続され、その入力部Ｃ２が第２のシフトレジスタＲ32の
非反転出力部Ｑに接続される。また、６入力ＡＮＤ−Ｏ
Ｒインバータ回路Ｎ32の出力部ｘはインバータＩN4を介
して第３のシフトレジスタＲ33のデータ入力部Ｄとラッ
チ回路Ｌ３のデータ入力部Ｄに接続される。

【０１０６】なお、ラッチ回路Ｌ３は第１，第２の実施
例と同様に、その反転出力部Ｑバー（＝ｏut）が第１の
ＮＡＮＤ回路Ｎ１の第１の入力部in１に接続され、その
クロック入力部ＣＫには、２進カウンタＣ31のクロック
入力部ＣＫに入力される入力クロック信号Ｓinの反転信
号を供給する。その他の構成及び接続方法は第１，第２
の実施例と同様であるため、その説明を省略する。

【０１０７】このようにして、本発明の第３の実施例に
係るプログラマブル分周回路によれば、図11に示すよう
に、３個の２進カウンタＣ31〜Ｃ33や３個のシフトレジ
スタＲ31〜Ｒ33間に第１，第２のスイッチ回路ＳW1，Ｓ
W2がそれぞれ接続され、該スイッチング回路ＳW1，ＳW2
に、回路選択用制御信号Ｉ３，Ｉ５，Ｉ７が供給され
る。

【０１０８】このため、第１，第２のスイッチ回路ＳW
1，ＳW2の駆動制御をすることにより、３個の２進カウ
ンタＣ31〜Ｃ33や３個のシフトレジスタＲ31〜Ｒ33の中
から有効個数をそれぞれ１個，２個又は３個を選択した
場合の出力論理と等価にすることができる。例えば、図
12（ａ）に示すようなプログラム時の動作タイムチャー
トにおいて、第１，第２のスイッチ回路ＳW1，ＳW2に回
路選択用制御信号Ｉ３＝「Ｈ」（ハイ）レベル，Ｉ５＝
Ｉ７＝「Ｌ」（ロー）レベルを供給すると、２進カウン
タＣ31の非反転出力部Ｑの論理信号ＳQ1と、２進カウン
タＣ32の非反転出力部Ｑの論理信号ＳQ2と、２進カウン
タＣ33の非反転出力部Ｑの論理信号ＳQ3と、回路選択用
制御信号Ｉ３＝「Ｈ」（ハイ）レベル，Ｉ５＝Ｉ７＝
「Ｌ」（ロー）レベルとの６入力ＡＮＤ−ＯＲ論理に基
づく反転信号，すなわち、論理出力信号Ｘ０１がシフト
レジスタＲ31のデータ入力部Ｄと第２のスイッチ回路Ｓ
W2に出力される。

【０１０９】また、論理出力信号Ｘ０１と、第１のレジ
スタＲ31の非反転出力部Ｑの論理信号ＳR1と、第２のレ
ジスタＲ32の非反転出力部Ｑの論理信号ＳR2との６入力
ＡＮＤ−ＯＲ論理に基づく反転信号，すなわち、論理出
力信号Ｘ０２がラッチ回路Ｌ３と第３のシフトレジスタ
Ｒ33のデータ入力部Ｄに出力される。

【０１１０】これにより、１／３分周比であって，デュ
ーティ比が５０〔％〕の出力信号Ｓout ＝Ｓ０３を選択
出力することが可能となる。なお、図12（ｂ）のプログ
ラム時の動作タイムチャートにおいて、第１，第２のス
イッチ回路ＳW1，ＳW2に回路選択用制御信号Ｉ５＝
「Ｈ」（ハイ）レベル，Ｉ３＝Ｉ７＝「Ｌ」（ロー）レ
ベルを供給すると、１／５分周比であって，デューティ
比が５０〔％〕の出力信号Ｓout ＝Ｓ０５を選択出力す
ることが可能となる。

【０１１１】また、図12（ｃ）のプログラム時の動作タ
イムチャートにおいて、第１，第２のスイッチ回路ＳW
1，ＳW2に回路選択用制御信号Ｉ７＝「Ｈ」（ハイ）レ
ベル，Ｉ３＝Ｉ５＝「Ｌ」（ロー）レベルを供給する
と、１／７分周比であって，デューティ比が５０〔％〕
の出力信号Ｓout ＝Ｓ０７を選択出力することが可能と
なる。

【０１１２】これにより、３個の２進カウンタＣ１〜Ｃ
３や３個のシフトレジスタＲ１〜Ｒ３の中から有効個数
をそれぞれ１個，２個又は３個と選択をすることがで
き、１／３分周比，１／５分周比又は１／７分周比であ
って，デューティ比が５０〔％〕の出力信号Ｓout ＝Ｓ
０３〜Ｓ０７を選択出力することが可能となる。

【０１１３】なお、もっと大きい分周比，１／９，１／
11…を得たい場合には、それに適応した２進カウンタＣ
１〜Ｃｍやｍ＋１個のシフトレジスタＲ１〜Ｒｍ＋１の
セル数を配置し、その間にスイッチング素子ＳＷを接続
する。また、スイッチング素子ＳＷには図３（ａ）に示
したスイッチ等価回路を実現するような電界効果トラン
ジスタ（ＭＯＳＦＥＴ）により構成しても良い。かかる
場合には、当該電界効果トランジスタのゲートを回路選
択用制御信号Ｉ３，Ｉ５，Ｉ７により駆動制御すること
により、カウンタＣ１〜Ｃ３やシフトレジスタＲ１〜Ｒ
３間を短絡又は開放状態にすることができる。このこと
から、汎用型の分周回路を構成することが可能となる。

【０１１４】さらに、図13は、本発明の第３の実施例に
係るプログラマブル分周回路（配線方式）の構成図であ
り、図14〜16は、そのプログラム時の１／３，１／５，
１／７分周回路の配線状態図をそれぞれ示している。

【０１１５】なお、第３の実施例（選択方式）と異なる
のは第３の実施例（配線方式）では、予め、ｎ個の２進
カウンタＣ１〜Ｃｎやｎ個のシフトレジスタＲ１〜Ｒｎ
の入・出力部ｉｎ，ｏutが開放された基本セルを配置
し、２進カウンタＣ１〜ＣｎやシフトレジスタＲ１〜Ｒ
ｎ間を配線プログラムに基づいて任意に接続するもので
ある（第１の構成方法）。

【０１１６】例えば、図13において、３個の２進カウン
タＣ31〜Ｃ33間の非反転出力部Ｑ（ｏut），クロック入
力部ＣＫ（ｉｎ）が開放されたカウンタセル２１や、３
個のシフトレジスタＲ31〜Ｒ33の非反転出力部Ｑ（ｏu
t），データ入力部Ｄ（ｉｎ）が開放されたシフトレジ
スタセル２２を半導体チップ上に配置する。

【０１１７】なお、１／３，１／５，１／７分周回路に
共通する回路は予め配線をする。例えば、カウンタセル
２１内の各フリップ・フロップ回路のデータ入力部Ｄと
反転出力部Ｑバー（上線を省略する）とを接続して置
く。また、第３のシフトレジスタＲ33のデータ入力部Ｄ
とラッチ回路Ｌ３のデータ入力部Ｄとの接続点につき、
例えば、プログラムポイントｐを設定する。これによ
り、２進カウンタＣ31〜Ｃ33間及びシフトレジスタＲ31
〜Ｒ33間を，例えば、アルミ配線工程を換えることによ
り任意の分周回路を得る。

【０１１８】このようにして、本発明の第３の実施例に
係るプログラマブル分周回路（配線方式）によれば、予
め、図13に示すように共通部分のみが接続された３個の
２進カウンタＣ31〜Ｃ33間の非反転出力部Ｑ（ｏut），
クロック入力部ＣＫ（ｉｎ）を開放したカウンタセル２
１や、３個のシフトレジスタＲ31〜Ｒ33の非反転出力部
Ｑ（ｏut），データ入力部Ｄ（ｉｎ）を開放したシフト
レジスタセル２２が半導体チップ上に配置され、２進カ
ウンタＣ31〜Ｃ33間及びシフトレジスタＲ31〜Ｒ33間が
配線プログラムに基づいて任意に接続される。

【０１１９】このため、図14において、例えば、設計要
求に応じて２進カウンタＣ31の非反転出力部Ｑと、プロ
グラムポイントｐとの間を，例えば、第１のアルミ配線
ＡL1により選択配線することにより、３個の２進カウン
タＣ31〜Ｃ33や３個のシフトレジスタＲ31〜Ｒ33の中か
ら有効個数として、２進カウンタＣ31，シフトレジスタ
Ｒ33の１個づつを選択をすることが可能となる。これに
より、１／３分周比であって，デューティ比が５０
〔％〕の出力信号Ｓout ＝Ｓ０３を選択出力する分周回
路を構成することが可能となる。

【０１２０】また、図15において、例えば、設計要求に
応じて第１の２進カウンタＣ31の非反転出力部Ｑと第２
の２進カウンタＣ32のクロック入力部ＣＫとを第１のア
ルミ配線ＡL1により配線をし、第２の２進カウンタＣ32
の非反転出力部Ｑと第１のシフトレジスタＲ31のデータ
入力部Ｄとを第２のアルミ配線ＡL2により配線をする。
さらに、第１のシフトレジスタＲ31の非反転出力部Ｑと
プログラムポイントｐとの間を第３のアルミ配線ＡL3に
より配線し、また、第１のシフトレジスタＲ31のクロッ
ク入力部ＣＫを第４のアルミ配線ＡL4を介して第１の２
進カウンタＣ31のクロック入力部ＣＫに延在される配線
に接続する。

【０１２１】なお、第１のシフトレジスタＲ31のクリア
入力部ＣＬを第５のアルミ配線ＡL5を介してラッチ回路
Ｌ３のクリア入力部ＣＬに延在される配線に接続し、第
２の２進カウンタＣ32のクリア入力部ＣＬを第６のアル
ミ配線ＡL6を介して第１の２進カウンタＣ31のクリア入
力部ＣＬに配線する。

【０１２２】これにより、３個の２進カウンタＣ31〜Ｃ
33や３個のシフトレジスタＲ31〜Ｒ33の中から有効個数
として、２個の２進カウンタＣ31，Ｃ32と２個のシフト
レジスタＲ31，Ｒ33を選択をすることが可能となる。こ
れにより、１／５分周比であって，デューティ比が５０
〔％〕の出力信号Ｓout ＝Ｓ０５を選択出力する分周回
路を構成することが可能となる。

【０１２３】さらに、図16において、例えば、設計要求
に応じて第１の２進カウンタＣ31の非反転出力部Ｑと第
２の２進カウンタＣ32のクロック入力部ＣＫとを第１の
アルミ配線ＡL1により配線をし、第２の２進カウンタＣ
32の非反転出力部Ｑと第３の２進カウンタＣ33のクロッ
ク入力部ＣＫとを第２のアルミ配線ＡL2により配線をす
る。

【０１２４】また、第３の２進カウンタＣ33の非反転出
力部Ｑと第１のシフトレジスタＲ31のデータ入力部Ｄと
を第３のアルミ配線ＡL3により配線をし、第１のシフト
レジスタＲ31の非反転出力部Ｑと第２のシフトレジスタ
Ｒ32のデータ入力部Ｄとを第４のアルミ配線ＡL4により
配線する。さらに、第２のシフトレジスタＲ32の非反転
出力部Ｑとプログラムポイントｐとの間を第５のアルミ
配線ＡL5により配線し、第２，第３の２進カウンタＣ3
2，Ｃ33のクリア入力部ＣＬを第６のアルミ配線ＡL6を
介して第１の２進カウンタＣ31のクリア入力部ＣＬに配
線する。

【０１２５】なお、第１, 第２のシフトレジスタＲ31，
Ｒ32のクロック入力部ＣＫを第７，第８のアルミ配線Ａ
L7，ＡL8を介して第１の２進カウンタＣ31のクロック入
力部ＣＫに延在される配線に接続する。また、第１，第
２のシフトレジスタＲ31，Ｒ32のクリア入力部ＣＬを第
９，第10のアルミ配線ＡL9，ＡL10 を介してラッチ回路
Ｌ３のクリア入力部ＣＬに延在される配線に接続する。

【０１２６】これにより、３個の２進カウンタＣ31〜Ｃ
33や３個のシフトレジスタＲ31〜Ｒ33の全てを選択をす
ることが可能となる。これにより、１／７分周比であっ
て，デューティ比が５０〔％〕の出力信号Ｓout ＝Ｓ０
７を選択出力する分周回路を構成することが可能とな
る。このことから、設計要求に対して柔軟性，かつ、即
応性に富む汎用型の分周回路を構成することが可能とな
る。

【０１２７】（４）第４，第５の実施例の説明 図17（ａ），（ｂ）は、本発明の第４の実施例に係る分
周回路の構成図であり、図17（ｃ）は、本発明の第５の
実施例に係る分周回路の構成図をそれぞれ示している。

【０１２８】例えば、図17（ａ）において、本発明の第
１の実施例に係る１／（２ｎ＋１）分周回路や第２の実
施例に係る１／（２ｍ＋１）分周回路２４の前段に、任
意の分周比のカウンタ回路２３が接続される。カウンタ
回路２３は、例えば、高速クロック信号ＳINを分周した
クロック信号Ｓinを本発明の第１の実施例に係る１／
（２ｎ＋１）分周回路や第２の実施例に係る１／（２ｍ
＋１）分周回路２４の第１の２進カウンタＣ11，Ｃ21の
クロック入力部ＣＫに出力するものである。

【０１２９】これにより、当該分周回路２４では、高速
クロック信号ＳINを分周したクロック信号Ｓinに基づい
て、１／（２ｎ＋１）の分周比又は１／（２ｍ＋１）の
分周比であって，デューティ比が５０〔％〕の出力信号
Ｓout が出力される。

【０１３０】また、図17（ｂ）において、本発明の第１
の実施例に係る１／（２ｎ＋１）分周回路や第２の実施
例に係る１／（２ｍ＋１）分周回路２４の後段に、任意
の分周比のカウンタ回路２５が接続される。例えば、本
発明の第１の実施例に係る１／（２ｎ＋１）分周回路や
第２の実施例に係る１／（２ｍ＋１）分周回路２４に任
意の周波数ｆのクロック信号Ｓinが供給されると、１／
（２ｎ＋１）の分周比又は１／（２ｍ＋１）の分周比で
あって，デューティ比を５０〔％〕に波形成形された出
力クロック信号Ｓout が出力される。

【０１３１】これにより、当該カウンタ回路２５では、
デューティ比＝５０〔％〕に波形成形された出力クロッ
ク信号Ｓout を分周した任意のデューティ比の出力クロ
ック信号ＳOUT が出力される。

【０１３２】このようにして、本発明の第４の実施例に
係る分周回路によれば、図17（ａ），（ｂ）に示すよう
に、本発明の第１の実施例に係る１／（２ｎ＋１）分周
回路や第２の実施例に係る１／（２ｍ＋１）分周回路２
４の前段又は後段に、任意進数のカウンタ回路２３や２
５が接続される。

【０１３３】このため、予め任意進数のカウンタ回路２
３により当該分周回路２４に入力される入力クロック信
号Ｓinを任意の分周比に分周することができる。また、
当該分周回路２４から出力される任意分周比，デューテ
ィ比＝５０〔％〕の出力クロック信号Ｓout を任意進数
のカウンタ回路２５により任意の分周比に分周すること
が可能となる。

【０１３４】これにより、高速クロック信号に基づいて
動作をするシステム内部回路を設計する場合であって
も、任意のデューティ比の制御信号により回路素子を駆
動することが可能となり、各種情報処理装置の高性能，
高機能化に寄与するところが大きい。

【０１３５】なお、図17（ｃ）に示すように本発明の第
１の実施例に係る１／（２ｎ＋１）分周回路や第２の実
施例に係る１／（２ｍ＋１）分周回路２４の前段に、任
意の分周比のカウンタ回路２３を接続し、その後段に、
任意の分周比のカウンタ回路２５を接続しても良い（本
発明の第５の実施例に係る分周回路）。

【０１３６】例えば、当該分周回路２４では、高速クロ
ック信号ＳINを分周したクロック信号Ｓinに基づいて、
１／（２ｎ＋１）の分周比又は１／（２ｍ＋１）の分周
比であって，デューティ比が５０〔％〕の出力信号Ｓou
t がカウンタ回路２５に出力される。また、当該カウン
タ回路２５では、デューティ比＝５０〔％〕に波形成形
された出力クロック信号Ｓout を分周した任意のデュー
ティ比の出力クロック信号ＳOUT が出力される。

【０１３７】これにより、第４の実施例に係る分周回路
に比べて高速クロック信号ＳINを広範囲なデューティ比
の出力クロック信号ＳOUT に分周することが可能とな
り、高性能，高機能の情報処理装置を駆動するクロック
発生回路等の提供に寄与するところが大きい。

【０１３８】なお、本発明の第１〜第５の実施例に係る
分周回路を組み合わせること（第３の構成方法）によ
り、回路規模の縮小化を図りつつ、任意の奇数分の１の
分周比の分周回路を構成することが可能となる。これに
より、高速クロック信号ＳOUTを多種多様のデューティ
比の出力クロック信号ＳOUTNに分周することが可能とな
る。

【０１３９】

【発明の効果】以上説明したように、本発明の第１の分
周回路によれば、ｎ〔ｎ＝１〜３〕個のカウンタ回路
と、ｎ個のレジスタ回路と、１個のラッチ回路及び論理
回路とが具備され、初段目のカウンタ回路の入力部に入
力される任意の周波数の入力信号の反転信号がラッチ回
路の第２の入力部に供給される。

【０１４０】このため、ラッチ回路から出力される反転
出力信号と、最終段目のレジスタ回路から出力される反
転出力信号とに基づいて１／３，１／５，１／７分周
比，デューティ比が５０〔％〕の出力信号を出力するこ
とが可能となる。

【０１４１】また、本発明の第２の分周回路によれば、
ｍ〔ｍ＝３〜ｍ〕個のカウンタ回路と、ｍ＋１個のレジ
スタ回路と、１個のラッチ回路及び論理回路とが具備さ
れ、初段目のカウンタ回路の入力部に入力される任意の
周波数の入力信号の反転信号がラッチ回路の第２の入力
部に供給される。

【０１４２】このため、ラッチ回路から出力される反転
出力信号と、最終段目のレジスタ回路から出力される反
転出力信号とに基づいて１／９，１／11，１／13…等の
１／（２ｍ＋１）分周比，デューティ比が５０〔％〕の
出力信号を出力することが可能となる。このことから、
ゲート回路や論理回路を駆動する場合であって、そのデ
ジタル制御信号の「Ｈ」レベル又は「Ｌ」レベルの期間
について、デューティ比＝５０〔％〕を必要とする場合
に、本発明に係る奇数進カウンタ回路の構成により十分
対処することが可能となる。

【０１４３】これにより、第１，第２の分周回路により
高速クロック信号に基づいて動作をするシステム内部回
路を設計する場合に、その中に組み込むラッチ回路や記
憶素子を１／（２ｎ＋１）の分周比又は１／（２ｍ＋
１）分周比であって、デューティ比＝５０〔％〕の制御
信号により駆動することが可能となり、その動作の安定
化を図ることが可能となる。

【０１４４】さらに、本発明の第３の分周回路によれ
ば、ｎ個のカウンタ回路やｍ個のカウンタ回路間の入・
出力部及び、ｎ個のレジスタ回路やｍ＋１個のレジスタ
回路間の入・出力部にスイッチング素子が接続される。

【０１４５】このため、スイッチング素子の駆動制御を
することにより、ｎ個又はｍ個のカウンタ回路やｎ個又
はｍ個のレジスタ回路の中から有効個数をそれぞれ選択
をすることができる。このことで、１／（２ｎ＋１）又
は１／（２ｍ＋１）の分周比であって，デューティ比が
５０〔％〕の出力信号を選択出力することが可能とな
る。

【０１４６】さらに、本発明の第４の分周回路によれ
ば、本発明の第１〜第３の分周回路において、初段目の
カウンタ回路の入力部又はその論理回路の出力部に任意
進数のカウンタ回路が接続される。

【０１４７】このため、予め任意進数のカウンタ回路に
より初段目のカウンタ回路に入力される入力信号を任意
の分周比に分周することができる。また、論理回路から
出力される任意分周比，デューティ比＝５０〔％〕の出
力信号を任意進数のカウンタ回路により任意の分周比に
分周することが可能となる。

【０１４８】また、本発明の第５の分周回路によれば、
本発明の第１〜第４の分周回路において、初段目のカウ
ンタ回路の入力部と論理回路の出力部とに任意進数のカ
ウンタ回路がそれぞれ接続される。

【０１４９】このため、予め任意進数のカウンタ回路に
より任意の分周比に分周された入力信号が本発明の第１
〜第４の分周回路に供給されると、その論理回路から任
意分周比，デューティ比＝５０〔％〕の出力信号が出力
され、該出力信号が任意進数のカウンタ回路により任意
の分周比にすることが可能となる。

【０１５０】さらに、本発明の分周回路の第１の構成方
法によれば、予め、ｎ個のカウンタ回路やｍ個のカウン
タ回路間の入・出力部を開放した基本セルや、ｎ個のレ
ジスタ回路やｍ＋１個のレジスタ回路間の入・出力部を
開放した基本セルが配置され、カウンタ回路間及びレジ
スタ回路間が配線プログラムに基づいて任意に接続され
る。

【０１５１】このため、設計要求に応じてカウンタ回路
の出力部と他のカウンタ回路の入力部との間をアルミ配
線工程により選択配線すること、及び、レジスタ回路の
出力部と他のレジスタ回路の入力部との間を同工程によ
り選択配線することにより、ｎ個又はｍ個のカウンタ回
路やｎ個又はｍ個のレジスタ回路の中から有効個数をそ
れぞれ選択をすることが可能となる。これにより、１／
（２ｎ＋１）又は１／（２ｍ＋１）の分周比であって，
デューティ比が５０〔％〕の出力信号を選択出力する分
周回路を構成することが可能となる。

【０１５２】また、本発明の分周回路の第２の構成方法
によれば、予め、ｎ個のカウンタ回路やｍ個のカウンタ
回路間の入・出力部及び、ｎ個のレジスタ回路やｍ＋１
個のレジスタ回路間の入・出力部にスイッチング素子が
接続され、該スイッチング素子にスイッチング制御信号
が供給される。

【０１５３】このため、スイッチング素子を回路選択用
のスイッチング制御信号に基づいて駆動制御をすると、
カウンタ回路の出力部と他のカウンタ回路の入力部との
間を開放又は短絡すること、及び、レジスタ回路の出力
部と他のレジスタ回路の入力部との間を開放又は短絡す
ることができ、ｎ個又はｍ個のカウンタ回路やｎ個又は
ｍ個のレジスタ回路の中から有効個数を選択をすること
ができ、１／（２ｎ＋１）又は１／（２ｍ＋１）の分周
比であって，デューティ比が５０〔％〕の出力信号を選
択出力する分周回路を構成することが可能となる。

【０１５４】なお、本発明の分周回路の第３の構成方法
によれば、本発明の第１〜第５の分周回路が組み合わさ
れて構成される。このため、回路規模の縮小化を図りつ
つ、任意の奇数分の１の分周比の分周回路を構成するこ
とが可能となる。

【０１５５】これにより、設計要求に対して柔軟性，か
つ、即応性に富む汎用型の分周回路を構成することが可
能となる。また、高速クロック信号を多種多様のデュー
ティ比の出力信号に分周するクロック発生回路等を構成
することができる。このことから、各種情報処理装置の
高性能，高機能化に寄与するところが大きい。

【図面の簡単な説明】

【図１】本発明に係る分周回路の原理図（その１）であ
る。

【図２】本発明に係る分周回路の原理図（その２）であ
る。

【図３】本発明に係る分周回路の原理図（その３）であ
る。

【図４】本発明の第１の実施例に係る１／３分周回路の
説明図である。

【図５】本発明の第１の実施例に係る１／５分周回路の
説明図である。

【図６】本発明の第１の実施例に係る１／７分周回路の
説明図である。

【図７】本発明の第２の実施例に係る１／９分周回路の
説明図である。

【図８】本発明の第２の実施例に係る１／11，１／13，
１／15分周回路の構成図である。

【図９】本発明の第２の実施例に係る１／17，１／19分
周回路の構成図である。

【図10】本発明の第２の実施例に係る１／11〜１／19分
周回路の入・出力信号波形図である。

【図11】本発明の第３の実施例に係るプログラマブル分
周回路（選択方式）の構成図である。

【図12】本発明の第３の実施例に係るプログラム時の入
出力信号の波形図である。

【図13】本発明の第３の実施例に係るプログラマブル分
周回路（配線方式）の構成図である。

【図14】本発明の第３の実施例に係るプログラム時の１
／３分周回路の配線状態図である。

【図15】本発明の第３の実施例に係るプログラム時の１
／５分周回路の配線状態図である。

【図16】本発明の第３の実施例に係るプログラム時の１
／７分周回路の配線状態図である。

【図17】本発明の第４，第５の実施例に係る分周回路の
構成図である。

【図18】従来例に係る第１の分周回路（３進カウンタ）
の説明図である。

【図19】従来例に係る第２の分周回路（５進カウンタ）
の説明図である。

【符号の説明】

１１，１３…ラッチ回路、 １２，１４…論理回路、 ＳＷ…スイッチング素子、 Ｓin…周波数ｆの入力信号、 Ｓout …出力信号、 Ｃｎ〔ｎ＝１〜３〕…ｎ個のカウンタ回路、 Ｒｎ〔ｎ＝１〜３〕…ｎ個のレジスタ回路、 Ｃｍ〔ｎ＝３〜ｍ〕…ｍ個のカウンタ回路、 Ｒｍ〔ｍ＝３〜ｍ＋１〕…ｍ＋１個のレジスタ回路。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭51−67052（ＪＰ，Ａ) 特開 昭57−199337（ＪＰ，Ａ) 特開 昭62−227220（ＪＰ，Ａ) 特開 昭63−76617（ＪＰ，Ａ) 特開 昭63−79420（ＪＰ，Ａ) 特開 昭63−79421（ＪＰ，Ａ) 特開 昭63−227119（ＪＰ，Ａ) 実開 昭62−93834（ＪＰ，Ｕ)

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 初段の回路の入力部に任意の周波数の入
   力信号が入力され、隣合う回路の出力部と入力部が接続
   されるよう縦続接続されたｎ個のカウンタ回路と、 初段の回路の第１の入力部が前記ｎ個のカウンタ回路の
   最終段の回路の出力部に接続されると共に、各段の回路
   の第２の入力部が前記ｎ個のカウンタ回路の初段の回路
   の入力部に接続され、隣合う回路の出力部と第１の入力
   部が接続されるよう縦続接続されたｎ個のレジスタ回路
   と、 第１の入力部が前記ｎ個のレジスタ回路の最終段の回路
   の第１の入力部に接続され、第２の入力部に前記任意の
   周波数の入力信号の反転信号が入力されるラッチ回路
   と、 第１の入力部が前記ラッチ回路の出力部に接続され、第
   ２の入力部が前記ｎ個のレジスタ回路の最終段の回路の
   出力部に接続された論理回路と、 前記ｎ個のカウンタ回路の隣合う回路の入・出力部及び
   前記ｎ個のレジスタ回路の隣合う回路の入・出力部にそ
   れぞれ接続され、スイッチング制御信号に応答して前記
   ｎ個のカウンタ回路及び前記ｎ個のレジスタ回路の中か
   らそれぞれ有効個数を選択するスイッチング素子とを具
   備することを特徴とする分周回路。
2. 【請求項２】 初段の回路の入力部に任意の周波数の入
   力信号が入力され、隣合う回路の出力部と入力部が接続
   されるよう縦続接続されたｍ個のカウンタ回路と、 初段の回路の第１の入力部が前記ｍ個のカウンタ回路の
   最終段の回路の出力部に接続されると共に、各段の回路
   の第２の入力部が前記ｍ個のカウンタ回路の初段の回路
   の入力部に接続され、隣合う回路の出力部と第１の入力
   部が接続されるよう縦続接続されたｍ＋１個のレジスタ
   回路と、 第１の入力部が前記ｍ＋１個のレジスタ回路の最終段の
   回路の第１の入力部に接続され、第２の入力部に前記任
   意の周波数の入力信号の反転信号が入力されるラッチ回
   路と、 第１の入力部が前記ラッチ回路の出力部に接続され、第
   ２の入力部が前記ｍ＋１個のレジスタ回路の最終段の回
   路の出力部に接続された論理回路と、 前記ｍ個のカウンタ回路の隣合う回路の入・出力部及び
   前記ｍ＋１個のレジスタ回路の隣合う回路の入・出力部
   にそれぞれ接続され、スイッチング制御信号に応答して
   前記ｍ個のカウンタ回路及び前記ｍ＋１個のレジスタ回
   路の中からそれぞれ有効個数を選択するスイッチング素
   子とを具備することを特徴とする分周回路。