JPS6010453B2 - デイジタル分周回路 - Google Patents
デイジタル分周回路Info
- Publication number
- JPS6010453B2 JPS6010453B2 JP52011006A JP1100677A JPS6010453B2 JP S6010453 B2 JPS6010453 B2 JP S6010453B2 JP 52011006 A JP52011006 A JP 52011006A JP 1100677 A JP1100677 A JP 1100677A JP S6010453 B2 JPS6010453 B2 JP S6010453B2
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- JP
- Japan
- Prior art keywords
- terminal
- flop
- waveform
- output
- divider circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
- H03K21/08—Output circuits
Description
【発明の詳細な説明】
本発明はディジタル論理素子を用いたディジタル分周回
路に関するものである。
路に関するものである。
従来、原信号を奇数分の１分周して、デューナィ５０％
の出力を得ると、その立上り、立下りの変化点をともに
使用できるとか、基本波が抽出しやすいなどの利点があ
るが、そのためには原信号を奇数分の２分周して（たと
えば特公昭５１−３７８６０号公報参照）その出力を２
分の１分周する方法が考えられる。
の出力を得ると、その立上り、立下りの変化点をともに
使用できるとか、基本波が抽出しやすいなどの利点があ
るが、そのためには原信号を奇数分の２分周して（たと
えば特公昭５１−３７８６０号公報参照）その出力を２
分の１分周する方法が考えられる。
しかしこの方法では奇数分の２という特殊な分周回路を
必要としているため、奇数の数が大きくなるにつれて回
路構成が複雑となり価格のうえや、実装上得策でない。
本発明の目的は上述した従来の欠点を除去するために、
奇数分の２のような特殊な分周回路の代りに通常の奇数
分の１分周回路を用い奇数の数が大きくなっても容易に
対処することができる、出力のデューティが５０％の分
周回路を提供することにある。
必要としているため、奇数の数が大きくなるにつれて回
路構成が複雑となり価格のうえや、実装上得策でない。
本発明の目的は上述した従来の欠点を除去するために、
奇数分の２のような特殊な分周回路の代りに通常の奇数
分の１分周回路を用い奇数の数が大きくなっても容易に
対処することができる、出力のデューティが５０％の分
周回路を提供することにある。
次に本発明の実施例について図面を参照して説明する。
第１図を参照すると、本発明の第一の実施例は、Ｄ形フ
リップフロツプ１，２，３と、２入力アンドゲート５と
、インバータ４と、ークロツクパルス入力聡子６と、出
力端子７より成る。またカウンタ８は通常用いられてい
る１／３分間回路である。第２図で波形ａは、入力端子
６のクロツクパルス波形、波形ｂはィンバータ４の出力
波形、波形ｃは○形フリップフロツプ１のＱ端子信号波
形、波形ｄはＤ形フリツプフロップ２のＱ端子信号波形
、波形ｅは○形フリツプフロツプ３のＱ端子即ち出力端
子７の出力波形を示す。
リップフロツプ１，２，３と、２入力アンドゲート５と
、インバータ４と、ークロツクパルス入力聡子６と、出
力端子７より成る。またカウンタ８は通常用いられてい
る１／３分間回路である。第２図で波形ａは、入力端子
６のクロツクパルス波形、波形ｂはィンバータ４の出力
波形、波形ｃは○形フリップフロツプ１のＱ端子信号波
形、波形ｄはＤ形フリツプフロップ２のＱ端子信号波形
、波形ｅは○形フリツプフロツプ３のＱ端子即ち出力端
子７の出力波形を示す。
入力端子６へ入力されるクロツクパルスは、ィンバータ
４で極怪が反転され１′３分周回路８へ入力される。す
るとＤ形フリッブフロップ１のＱ端子は第２図ｃに示す
ような信号波形となる。第２図ｃと極性が反転している
、Ｄ形フリツブフロップ１のＱ端子の出力が、Ｄ形フリ
ツプフロツプ３のＣＬ端子へ加えられ、ＣＬ端子の入力
が“０”の間Ｑ端子出力を“０”にホールドする。一方
○形フリップフロッブ３のＣＰ端子には第２図ａのクロ
ックパルスが入力されるので、ＣＬ端子へ入力されてい
る“０”が‘‘１”の状態に変化してから、ＣＰ端子へ
入力されているクロツクパルスの最初の立ち上り点で、
Ｄ端子を常時“１”状態にしておいて、それを読み込み
Ｑ端子は“１”へ変化する。従って出力端子７の出力は
第２図ｅに示すようにデューティ５０％の１′３分周波
形になる。第１図のＤ形フリップフロツプ３のＣＰ端子
は正トリガータイプであるが通常のＪ−Ｋフリップフロ
ップのような負トリガータイプのものを使用すればィン
バータ４を省略することができる。
４で極怪が反転され１′３分周回路８へ入力される。す
るとＤ形フリッブフロップ１のＱ端子は第２図ｃに示す
ような信号波形となる。第２図ｃと極性が反転している
、Ｄ形フリツブフロップ１のＱ端子の出力が、Ｄ形フリ
ツプフロツプ３のＣＬ端子へ加えられ、ＣＬ端子の入力
が“０”の間Ｑ端子出力を“０”にホールドする。一方
○形フリップフロッブ３のＣＰ端子には第２図ａのクロ
ックパルスが入力されるので、ＣＬ端子へ入力されてい
る“０”が‘‘１”の状態に変化してから、ＣＰ端子へ
入力されているクロツクパルスの最初の立ち上り点で、
Ｄ端子を常時“１”状態にしておいて、それを読み込み
Ｑ端子は“１”へ変化する。従って出力端子７の出力は
第２図ｅに示すようにデューティ５０％の１′３分周波
形になる。第１図のＤ形フリップフロツプ３のＣＰ端子
は正トリガータイプであるが通常のＪ−Ｋフリップフロ
ップのような負トリガータイプのものを使用すればィン
バータ４を省略することができる。
また第１図のＤ形フリップフ。ップ３のＣＬ端子には、
Ｄ形フリッフ。フロツプ電のＱ端子が接続されているが
第２図ｄの信号波形から明らかのようにＤ形フリップフ
ロッブ３のＣＬ端子にはＤ形フリップフロツプ２のＱ端
子を接続しても出力端子すにはデューティ５０％のり３
分周波形を得ることができる。更に第量図のＤ形フリッ
ブフロップ３のＣＬ端子を使用する代りに「同フリッブ
フロツプのＰＳ端子を用いてＤ端子を“０”に固定して
おいてもＬ出力端子７１こは「デューティ５０％のＩＪ
３分周波形が出てくることは言うまでもない。次に本発
明を１′５分周回路へ適用した場合を第４図に示す。第
３図は「第１図と同一な参照数字１〜７１こ、Ｄ形フリ
ップフロツプ９を付加しアンドゲート５の入力接続を変
更して１′＆分周回路亀０を構成している。第４図で波
形ａは入力端子６のクロックパルス波形〜波形ｂは、イ
ンバータ亀の出力波形「波形ｃ，ｄ，ｅは夫々「虹形フ
リツプフロップ１， ２，９のＱ端子信号波形「波形ｆ
は、Ｄ形フリップフロツプ３のＱ端子即ち、出力端子７
の出力波形を示す。第３図の動作は、第１図の１′３分
周回路８が「１′耳分周回路１０１こ変った点以外は第
１図と同様である。
Ｄ形フリッフ。フロツプ電のＱ端子が接続されているが
第２図ｄの信号波形から明らかのようにＤ形フリップフ
ロッブ３のＣＬ端子にはＤ形フリップフロツプ２のＱ端
子を接続しても出力端子すにはデューティ５０％のり３
分周波形を得ることができる。更に第量図のＤ形フリッ
ブフロップ３のＣＬ端子を使用する代りに「同フリッブ
フロツプのＰＳ端子を用いてＤ端子を“０”に固定して
おいてもＬ出力端子７１こは「デューティ５０％のＩＪ
３分周波形が出てくることは言うまでもない。次に本発
明を１′５分周回路へ適用した場合を第４図に示す。第
３図は「第１図と同一な参照数字１〜７１こ、Ｄ形フリ
ップフロツプ９を付加しアンドゲート５の入力接続を変
更して１′＆分周回路亀０を構成している。第４図で波
形ａは入力端子６のクロックパルス波形〜波形ｂは、イ
ンバータ亀の出力波形「波形ｃ，ｄ，ｅは夫々「虹形フ
リツプフロップ１， ２，９のＱ端子信号波形「波形ｆ
は、Ｄ形フリップフロツプ３のＱ端子即ち、出力端子７
の出力波形を示す。第３図の動作は、第１図の１′３分
周回路８が「１′耳分周回路１０１こ変った点以外は第
１図と同様である。
即ち第４図において、デューティが５０％でないＤ形フ
リップフロップ１のＱ端子信号波形と極性が反転してい
るＱ端子信号波形ｃがも○形フリップフロツプ３のＣＬ
端子へ入力され、ＣＬ端子が“０”の間ＬＱ端子出力を
“０”にホールドする。一方Ｄ形フリップフロップ３の
ＣＰ端子には第亀図ａのクロックパルスが入力されるの
で、ＣＬ端子へ入力されている“０”が“１”の状態に
変化してからＣＰ端子へ入力されているクロックパルス
の最初の立ち上り時点で○端子の“１’’状態を読み込
んでＱ端子は“１”へ変化する。従って第４図ｆに示す
ようなデューティ５０％の１′５分周波形になる。第１
図について述べた各種変形も第３図に適用できることは
明らかである。
リップフロップ１のＱ端子信号波形と極性が反転してい
るＱ端子信号波形ｃがも○形フリップフロツプ３のＣＬ
端子へ入力され、ＣＬ端子が“０”の間ＬＱ端子出力を
“０”にホールドする。一方Ｄ形フリップフロップ３の
ＣＰ端子には第亀図ａのクロックパルスが入力されるの
で、ＣＬ端子へ入力されている“０”が“１”の状態に
変化してからＣＰ端子へ入力されているクロックパルス
の最初の立ち上り時点で○端子の“１’’状態を読み込
んでＱ端子は“１”へ変化する。従って第４図ｆに示す
ようなデューティ５０％の１′５分周波形になる。第１
図について述べた各種変形も第３図に適用できることは
明らかである。
第ａ図と第３図は夫々１〆３１〆５の分周回路であるが
、本発明は更に分周比の大きい奇数分のｉ分周回路へも
適用できることは言うまでもない。本発明は以上説明し
たようにへ通常の奇数分の１分周回路に簡単な回路を付
加することにより、デューティ５０％の出力パルスを得
ることができ「また奇数の数が大きくなっても本質的な
変更なく適用することができるので、回路の原価低減、
小形化を計ることができる効果を有する。
、本発明は更に分周比の大きい奇数分のｉ分周回路へも
適用できることは言うまでもない。本発明は以上説明し
たようにへ通常の奇数分の１分周回路に簡単な回路を付
加することにより、デューティ５０％の出力パルスを得
ることができ「また奇数の数が大きくなっても本質的な
変更なく適用することができるので、回路の原価低減、
小形化を計ることができる効果を有する。
第亀図は本発明の一実施例を示した回路図、第２図は第
１図の動作を示すタイムチャ−ト〜第３図は本発明の他
の実施例を示した回路図、第４図は「第３図の動作を示
すタイムチャートである。 亀〜３，９……Ｄ形フリップフロップ、４……インバー
タ〜 ５……アンドゲート、６・…−・入力端子「 ７
…・・・出力端子。第４函 第１図 第２函 努３欧
１図の動作を示すタイムチャ−ト〜第３図は本発明の他
の実施例を示した回路図、第４図は「第３図の動作を示
すタイムチャートである。 亀〜３，９……Ｄ形フリップフロップ、４……インバー
タ〜 ５……アンドゲート、６・…−・入力端子「 ７
…・・・出力端子。第４函 第１図 第２函 努３欧
Claims (1)
- １ ｎを３以上の奇数とするとき出力のデユーテイ比が
（ｎ＋１）／２対（ｎ−１）／２となるｎ分の１分周回
路と、分周出力が上記デユーテイ比の（ｎ−１）／２に
対応する有意状態の場合にリセツトされかつ分周出力が
前記（ｎ＋１）／２に対応する状態に移行した場合に該
分周回路の入力クロツクパルスの最初の変換点でセツト
されるフリツプフロツプとを有し、分周出力のデユーテ
イ比を１対１とすることを特徴とする奇数分の１分周回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52011006A JPS6010453B2 (ja) | 1977-02-02 | 1977-02-02 | デイジタル分周回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52011006A JPS6010453B2 (ja) | 1977-02-02 | 1977-02-02 | デイジタル分周回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5396657A JPS5396657A (en) | 1978-08-24 |
| JPS6010453B2 true JPS6010453B2 (ja) | 1985-03-18 |
Family
ID=11766023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52011006A Expired JPS6010453B2 (ja) | 1977-02-02 | 1977-02-02 | デイジタル分周回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6010453B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5679039U (ja) * | 1979-11-20 | 1981-06-26 | ||
| JPS57133729A (en) * | 1981-02-12 | 1982-08-18 | Matsushita Electric Ind Co Ltd | Ternary ring counter |
| JP2997139B2 (ja) * | 1992-12-03 | 2000-01-11 | 富士通株式会社 | 分周回路 |
-
1977
- 1977-02-02 JP JP52011006A patent/JPS6010453B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5396657A (en) | 1978-08-24 |
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