JPS59119926A - カウンタ回路 - Google Patents
カウンタ回路Info
- Publication number
- JPS59119926A JPS59119926A JP22661382A JP22661382A JPS59119926A JP S59119926 A JPS59119926 A JP S59119926A JP 22661382 A JP22661382 A JP 22661382A JP 22661382 A JP22661382 A JP 22661382A JP S59119926 A JPS59119926 A JP S59119926A
- Authority
- JP
- Japan
- Prior art keywords
- output
- type
- terminal
- input clock
- inverter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/58—Gating or clocking signals not applied to all stages, i.e. asynchronous counters
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は非同期式カウンタに関する。
（２）従来技術と問題点
従来の非同期式カウンタは、第１図に示すように、Ｄ−
ＦＦＩ 、２・・・が前段のＤ−ＦＦの出力Ｑｔを受け
て入力クロックＣＫとし、かつリセット端子Ｒ８に印加
されているリセット信号が“Ｌ”になるとすべてＤ−Ｆ
ＦのＱ出力がＬ”となるように動作していた。
ＦＦＩ 、２・・・が前段のＤ−ＦＦの出力Ｑｔを受け
て入力クロックＣＫとし、かつリセット端子Ｒ８に印加
されているリセット信号が“Ｌ”になるとすべてＤ−Ｆ
ＦのＱ出力がＬ”となるように動作していた。
即ち、第２図のタイムチャートで動作を説明すると、リ
セット信号（第２図（１））は通常＋ｔ Ｈ″に保たれ
、第１段のＤ−ＦＦＩのクロック端子ＣＫには入力端子
ＩＮからクロック信号が入力される（第２図（２））。
セット信号（第２図（１））は通常＋ｔ Ｈ″に保たれ
、第１段のＤ−ＦＦＩのクロック端子ＣＫには入力端子
ＩＮからクロック信号が入力される（第２図（２））。
Ｄ−ＦＦＩは入力端子ＩＮか、のクロック信号（第２図
（２））よシも、破線で示すように遅れてそのクロック
信号（第２図（２））が′Ｌ”となったときにＱ出力を
生成する。この場合、Ｑ出力は外部端子Ｑｌに接続され
ているので、Ｑ出力は外部端子の影響を受けたＱ１出力
として次段のＤ−ＦＦ２へ入力される（第２図（３））
。
（２））よシも、破線で示すように遅れてそのクロック
信号（第２図（２））が′Ｌ”となったときにＱ出力を
生成する。この場合、Ｑ出力は外部端子Ｑｌに接続され
ているので、Ｑ出力は外部端子の影響を受けたＱ１出力
として次段のＤ−ＦＦ２へ入力される（第２図（３））
。
従って、従来のＤ−ＦＦから成るＴＴＬ論理回路ではリ
セット信号（第２図（１））がｔ Ｌ ｎとなっている
時間ｔ′がリセット信号がＬ＃となった瞬間からＤ−Ｆ
ＦＩのＱ出力であるＱｌ′ 出力がＬ”となるまでの
時間ｔＰＨＬより短かいと、Ｑｌ′ 出力の′Ｈ”→
＋ｔ Ｌ ｎをクロック信号として受け、次段のＤ−Ｆ
Ｆ２の、Ｑ出力たるＱ２出力が破線で示すように（第２
図（４））生成されカウンタとしての動作をしてしまう
。このためリセット“信号の゛Ｌ″継続時間ｔＷは常に
ｔＷ＞ｔＰＨＵ （第２図（１）（３） ）とせねば
ならない。
セット信号（第２図（１））がｔ Ｌ ｎとなっている
時間ｔ′がリセット信号がＬ＃となった瞬間からＤ−Ｆ
ＦＩのＱ出力であるＱｌ′ 出力がＬ”となるまでの
時間ｔＰＨＬより短かいと、Ｑｌ′ 出力の′Ｈ”→
＋ｔ Ｌ ｎをクロック信号として受け、次段のＤ−Ｆ
Ｆ２の、Ｑ出力たるＱ２出力が破線で示すように（第２
図（４））生成されカウンタとしての動作をしてしまう
。このためリセット“信号の゛Ｌ″継続時間ｔＷは常に
ｔＷ＞ｔＰＨＵ （第２図（１）（３） ）とせねば
ならない。
捷たＤ−ＦＦは前段の出力外部端子に接続されたクロッ
ク信号を入力としているのでその外部端子の負荷如何に
よってはｔｐＨＬ（第２図（３））が犬となυｔｗもそ
れに比例して長くしなければならない。
ク信号を入力としているのでその外部端子の負荷如何に
よってはｔｐＨＬ（第２図（３））が犬となυｔｗもそ
れに比例して長くしなければならない。
（３）発明の目的
本発明の目的は、前段のＤ−ＦＦのＱ出力を反転して次
段のＤ−ＦＦＯ入カタカクロックることによシ、入力ク
ロック信号の外部からの影響をなくすと共にリセット信
号継続時間を短縮し、もってカウンタの特性を改善する
ことにある。
段のＤ−ＦＦＯ入カタカクロックることによシ、入力ク
ロック信号の外部からの影響をなくすと共にリセット信
号継続時間を短縮し、もってカウンタの特性を改善する
ことにある。
（４）発明の構成
本発明によれば、複数個のＤ形フリッグ７０ツブを縦続
接続し、上記各７リツプ７０ツブの間にインバータが挿
入され、各インバータの入力側が前段の７リツプフロツ
プのＱ出力端子に接続されていると共に出力側が次段の
７リツプフロツプの入力クロック端子に接続されている
ことを特徴とするカウンタ回路が提供される。
接続し、上記各７リツプ７０ツブの間にインバータが挿
入され、各インバータの入力側が前段の７リツプフロツ
プのＱ出力端子に接続されていると共に出力側が次段の
７リツプフロツプの入力クロック端子に接続されている
ことを特徴とするカウンタ回路が提供される。
（５）発明の実施例
以下、本発明を実施例によシ添付図面を参照して説明す
る。
る。
第３図は本発明に係るＴＴＬ論理回路の構成図である。
従来と異なるのは各Ｄ−ＦＦＩ０．２０ 。
・・・の間にそれぞれインバータ１１．２１・・・が接
続されていることである。各インバータ１１．２１・・
・の入力側は対応するＤ−ＦＦＩｏ 、２０・・・のＱ
出力端子に接続され、出力側は次段のＤ−ＦＦ。
続されていることである。各インバータ１１．２１・・
・の入力側は対応するＤ−ＦＦＩｏ 、２０・・・のＱ
出力端子に接続され、出力側は次段のＤ−ＦＦ。
入力クロック端子ＣＫに接続されている。従って各イン
バータの出力は反転されて逼とな多波形自体は従来と同
様であるが、外部端子Ｑｌ−Ｑ２・・・に接続されてい
ないので、ＴＰＨＬは外部の影響を受けない。
バータの出力は反転されて逼とな多波形自体は従来と同
様であるが、外部端子Ｑｌ−Ｑ２・・・に接続されてい
ないので、ＴＰＨＬは外部の影響を受けない。
上記各Ｄ−ＦＦＩ０，２０・・・とそのインバータ１１
．２１・・・の詳細な回路図は第４図に示されている。
．２１・・・の詳細な回路図は第４図に示されている。
（６）発明の効果
本発明によれば、前段Ｄ−ＦＦのＱ出力を反転して次段
Ｄ−ＦＦの入力クロックとすることによシ、カウンタ回
路の特性を改善できる。
Ｄ−ＦＦの入力クロックとすることによシ、カウンタ回
路の特性を改善できる。
第１図は従来のＴＴＬ論理回路の構成図、第２図はその
タイムチャート、第３図は本発明によるＴＴＬ論理回路
の構成図、第４図は第３図の詳細な回路図例、第５図は
従来と本発明の比較説明図である。 １０．２０・・・Ｄ−１ｉ”Ｆ、 １１ 、２１・・
・インバータ、ＩＮ・・・入力端子、ＣＫ・・・入力ク
ロック端子、Ｒ８・・・リセット端子、Ｑ・・・Ｑ出力
、り・・・回出力、Ｑｌ、Ｑ２・・・出力端子。 （ 特許出願人 富士通株式会社 （ 特許出願代理人 弁理士 青 木 朗 （ 弁理士西舘和之 （ 弁理士 内 １）幸 男 弁理士 山 口 昭 之 第一０ 凹 ｔ （１） 第２図 ７ｊｕｌ＝ １： ：４
タイムチャート、第３図は本発明によるＴＴＬ論理回路
の構成図、第４図は第３図の詳細な回路図例、第５図は
従来と本発明の比較説明図である。 １０．２０・・・Ｄ−１ｉ”Ｆ、 １１ 、２１・・
・インバータ、ＩＮ・・・入力端子、ＣＫ・・・入力ク
ロック端子、Ｒ８・・・リセット端子、Ｑ・・・Ｑ出力
、り・・・回出力、Ｑｌ、Ｑ２・・・出力端子。 （ 特許出願人 富士通株式会社 （ 特許出願代理人 弁理士 青 木 朗 （ 弁理士西舘和之 （ 弁理士 内 １）幸 男 弁理士 山 口 昭 之 第一０ 凹 ｔ （１） 第２図 ７ｊｕｌ＝ １： ：４
Claims (1)
- 複数個のＤ形７リツプフロツプを縦続接続し、上記各７
リツグ７０ツブの間にインバータが挿入され、各インバ
ータの久方側が前段の７リツプフロツグのす出方端子に
接続はれていると共に出方側が次段の７リツグフロツグ
の入力クロック端子に接続されていることを特徴とする
カウンタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22661382A JPS59119926A (ja) | 1982-12-27 | 1982-12-27 | カウンタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22661382A JPS59119926A (ja) | 1982-12-27 | 1982-12-27 | カウンタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59119926A true JPS59119926A (ja) | 1984-07-11 |
Family
ID=16847939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22661382A Pending JPS59119926A (ja) | 1982-12-27 | 1982-12-27 | カウンタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59119926A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6409558B1 (en) | 1999-11-19 | 2002-06-25 | Honda Giken Kogyo Kabushiki Kaisha | Turbocharged engine structure for small-sized boat |
| US6676464B2 (en) * | 2001-07-19 | 2004-01-13 | Honda Giken Kogyo Kabushiki Kaisha | Supercharger cooling structure for small watercraft |
-
1982
- 1982-12-27 JP JP22661382A patent/JPS59119926A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6409558B1 (en) | 1999-11-19 | 2002-06-25 | Honda Giken Kogyo Kabushiki Kaisha | Turbocharged engine structure for small-sized boat |
| US6676464B2 (en) * | 2001-07-19 | 2004-01-13 | Honda Giken Kogyo Kabushiki Kaisha | Supercharger cooling structure for small watercraft |
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