JPH0445306Y2 - - Google Patents

Description

【考案の詳細な説明】 〔産業上の利用分野〕 本考案は、セレクト信号に応じて入力クロツク
パルスをそのまま出力するか、入力クロツクパル
スの分周信号を出力するか選択可能な分周回路に
関する。

〔従来の技術〕

第６図は従来の分周回路を示す回路図である。
同図において、Ｑ１，Ｑ３はNOT演算素子、Ｑ
２はカウンタ、Ｑ４は２入力NAND演算素子、
Ｑ５は３入力NAND演算素子、Ｑ６はAND演算
素子である。Ｓ，CLKはこの分周回路の入力信
号で、Ｓはセレクト信号と称され、出力信号を選
択するための信号、CLKはクロツクパルスであ
る。CLK′はこの分周回路の出力信号である。ま
た、Ａ，Ｂ，Ｃ，Ｄ，Ｅはそれぞれの演算素子の
出力信号を示す。なお、カウンタは２進、３進…
…といろいろあるがここでは２進カウンタの場合
を説明する。

第７図および第８図は第６図に示す回路の動作
を説明するための各部波形図であり、それぞれの
信号は第６図中の信号記号に対応している。

以下第６図、第７図、第８図を参照してその動
作を説明する。第７図はセレクト信号Ｓを第７図
Ｓの如くローレベルに選択した場合である。第７
図CLKの如き入力クロツクパルスCLKはNOT演
算素子Ｑ１により反転され、第７図Ａの如くな
る。一方、２進カウンタＱ２を経たクロツクパル
スCLKは第２図Ｂの如く２クロツクごとに加算
された信号波形となる。ここで両者共に演算前の
波形つまりCLKよりt1時間の位相遅れが生じる。
これは、演算素子Ｑ１，Ｑ２にて入力信号が演算
され出力端子に出力されるまでの時間であり、厳
密に言えばＱ１，Ｑ２による遅れ時間は若干異な
るが、ここでは特に問題とならないので同一と考
えt1としている。上述の２信号Ａ，Ｂと、セレク
ト信号ＳがNOT演算素子Ｑ３により反転された
信号Ｃは、３入力NAND演算素子Ｑ５の入力信
号となり、演算の結果第７図Ｅの如く出力される
が、ここでも演算素子の時間遅れにより入力信号
に対してt2時間の位相差が生じる。この信号Ｅと
一方でセレクト信号Ｓと第７図Ａ如き信号Ａが
NAND演算素子Ｑ４により演算された第７図Ｄ
如き信号Ｄとが、AND演算素子Ｑ６により演算
された結果、第７図CLK′の如く、入力クロツク
パルスCLKの立ち上がり周期を２倍した信号波
形、つまり1/2に分周した信号波形が得られ、こ
の回路の出力信号CLK′となる。ここでもAND演
算素子Ｑ６による時間遅れt3が生じる。従つて、
この回路の入力信号であるクロツクパルスCLK
に対し、出力信号CLK′は、パルスの立ち上がり
を基準として、上述の各演算素子部の遅延時間に
より、Ｔ＝t1＋t2＋t3時間の遅延を生じることが
第７図より明らかである。

第８図はセレクト信号Ｓを第８図Ｓの如くハイ
レベルに選択した場合である。第８図CLKの如
き入力クロツクパルスCLKはNOT演算素子Ｑ１
により反転され、第８図Ａの如くなる。一方、２
進カウンタＱ２を経たクロツクパルスCLKは第
８図Ｂの如く２クロツクごとに加算された波形と
なるが、Ｑ１，Ｑ２の入力信号に対し出力信号は
t1時間の遅延が生じる。この２つの信号Ａ，Ｂ
と、セレクト信号がNOT演算素子Ｑ３により反
転された第８図Ｃ如き信号Ｃとは３入力NAND
演算素子Ｑ５に入力され、演算の結果第８図Ｅの
如くハイレベルとなる。一方、セレクト信号Ｓと
第８図Ａ如き信号ＡとがNAND演算素子Ｑ４に
より演算され、第８図Ｄの如き信号Ｄが出力され
るが、ここでもＱ４の入力信号に対しt2時間の遅
延が生じる。この信号Ｄと上述の第８図Ｅ如き信
号ＥとがAND演算素子Ｑ６により演算された第
８図CLK′の如き信号がこの回路の出力信号
CLK′であるが、これは入力クロツクパルスCLK
と全く同様な信号波形を得ることができる。ここ
でもAND演算素子Ｑ６による遅延t3が生じ、第
７図の場合と同様にこの回路の入力信号であるク
ロツクパルスCLKの立ち上がりと出力信号
CLK′の立ち上がりとの位相差がＴ＝t1＋t2＋t3
となる。

〔考案が解決しようとする問題点〕

上述のように、従来の分周回路は、演算素子を
多く使用しているため、入力信号に対し出力信号
の遅延が大きく、クロツクパルスの周波数が高く
なるほど分周回路を応用した同期回路の形成が困
難であるという欠点があつた。

本考案は上述のような従来回路の欠点を除去す
るためになされ、演算素子の個数を減らして演算
素子の遅延時間による入力信号と出力信号との位
相差を小さくした分周回路を提供することを目的
とする。

〔問題点を解決するための手段〕

このような目的を達成するために、本考案は、
最終演算素子の２入力のうち一方を入力クロツク
パルスそのものとし、もう一方を入力クロツクパ
ルスをカウンタにより分周した信号をセレクト信
号に応じて変換した信号とする。

〔考案の実施例〕

次に図を参照して本考案の実施例を説明する。

第１図は、本考案の一実施例を示す回路図であ
る。同図において、Ｑ１１は２進カウンタ、Ｑ１
２はNOR演算素子、Ｑ１３はOR素子である。
Ｓ，CLKはこの分周回路の入力信号で、それぞ
れ出力信号を選択する為のセレクト信号、クロツ
クパルスである。CLK′はこの分周回路の出力信
号である。また、Ａ，Ｂはそれぞれの演算素子の
出力信号を示す。

第２図および第３図は第１図に示した分周回路
の動作を説明するための各部波形図であり、それ
ぞれの信号は第１図中の信号記号に対応してい
る。

以下、第１図、第２図および第３図を参照して
その動作を説明する。

第２図はセレクト信号Ｓを第２図Ｓの如くロー
レベルに選択した場合である。第２図CLKの如
き入力クロツクパルスCLKは２進カウンタＱ１
１とこの分周回路の最終演算素子であるOR演算
素子Ｑ１３の入力端子に接続される。２進カウン
タＱ１１を経た入力クロツクパルスCLKは、第
２図Ａの如く２クロツクごとに加算され1/2に分
周された信号波形となる。ここでカウンタＱ１１
による時間遅れt1が生じる。この1/2分周信号Ａ
はNOR演算素子Ｑ１２によりセレクト信号Ｓと
NOR演算されるが、この場合セレクト信号Ｓは
ローレベルに選択してあるため、第２図Ｂの如
く、分周波形を反転した波形となる。ここでも
NOR演算素子Ｑ１２による時間遅れt2が生じる。
この第２図Ｂ如き信号Ｂは、OR演算素子Ｑ１３
により入力クロツクパルスCLKとOR演算され、
第２図CLK′の如く入力クロツクパルスCLKの立
ち上がり周期を２倍した波形つまり1/2分周信号
がこの分周回路の出力信号CLK′として得られる。
これは従来回路での出力波形第７図CLK′と全く
同等な波形である。この演算においても、OR演
算素子Ｑ１３により時間t3の遅延が生じ、入力ク
ロツクパルスCLKと出力信号CLK′との位相関係
は、パルスの立ち上がりを基準として、CLK′が
Ｔ＝t3時間の遅延を生じていることが第２図より
明らかである。これは最終演算素子Ｑ１３の１入
力を入力クロツクパルスCLKそのものとしたこ
とにより、入力クロツクパルスCLKに対し出力
信号CLK′の遅延をＱ１３による遅延のみにおさ
えることができたことを示している。

第３図はセレクト信号Ｓを第３図Ｓの如くハイ
レベルに選択した場合である。第２図Ｓの場合と
同様に第３図CLKの如き入力クロツクパルス
CLKは２進カウンタＱ１１とこの分周回路の最
終演算素子Ｑ１３の入力端子に接続される。２進
カウンタＱ１１を経た入力クロツクパルスCLK
は第３図Ａの如く1/2に分周された波形に変換さ
れ、その際カウンタＱ１１による時間遅れt1が生
じる。この信号ＡはNOR演算素子Ｑ１２により
セレクト信号とNOR演算されるが、この場合セ
レクト信号がハイレベルに選択してあるため第３
図Ｂの如くローレベルとなり、最終演算素子であ
るOR演算素子Ｑ１３に接続され、入力クロツク
パルスCLKとOR演算されて第３図CLK′の如く、
入力クロツクパルスCLKと同様な波形を出力信
号CLK′として得ることができる。これは従来回
路での出力波形を示す第８図CLK′と全く同等な
波形である。この最終演算においてOR演算素子
Ｑ１３による遅延t2が生じ、入力クロツクパルス
CLKに対する出力信号CLK′の遅れは第２図の場
合と同様に最終演算素子Ｑ１３による遅延t2のみ
であることが明らかである。

次にこのような分周回路を用いた応用例につい
て説明する。

第４図はその応用例を示す同期回路の回路図で
あり、同図においてＢ１は分周回路、Ｑ２１，Ｑ
２２，Ｑ２３はフリツプフロツプ、CLKはクロ
ツクパルス、Ａ，Ｃはこの同期回路の入力信号、
Ｂ，ＤはそれぞれＱ２１，Ｑ２２の出力信号であ
る。

第５図は第４図に示す回路の動作を説明する為
の各部波形図であり、それぞれの信号は第４図中
に記す信号記号に対応している。なお、第５図
CLK′，Ｄ，Ｆ中の実線で示す波形は分周回路Ｂ
１として従来の分周回路を使用した場合の波形で
あり、点線で示す波形は本考案による分周回路を
使用した場合の波形である。

以下、第４図、第５図を参照してその動作を説
明する。入力信号Ａ，Ｃが第５図Ａ，Ｃで示さ
れ、分周回路Ｂ１の出力信号CLK′が第５図
CLK′の如くクロツクパルスの1/2分周波形である
ことから、この同期回路の出力信号Ｅは第５図Ｅ
の如くクロツクパルスの１周期間ハイレベルを保
持し、Ｆは第５図Ｆの点線で示される波形の如く
Ｅと同位相でクロツクパルスの２周期間ハイレベ
ルを保持することを理想とする同期回路である
が、分周回路Ｂ１として従来の分周回路を使用し
た場合この分周回路Ｂ１の出力信号はCLK′は第
５図CLK′の実線の如くクロツクパルスCLKに対
し位相遅れが大きいためフリツプフロツプＱ２３
の入力信号Ｄは第５図Ｄの実線の如くなり、Ｑ２
３のセツトアツプタイムt₃内で変化する。なお、
セツトアツプタイムとは、クロツクパルスの立上
がりで入力信号をラツチ（記憶）するようなフリ
ツプフロツプ等においてクロツクパルスが立上が
る、ある一定時間前に入力信号が安定していなけ
れば出力信号は保障されず、この一定時間のこと
をいう。上述のようにフリツプフロツプＱ２３の
セツトアツプタイム内で入力信号Ｄが変化した場
合、出力信号Ｆは第５図Ｆの点線の如き理想的な
出力信号を出力するかまたは実線で示される出力
信号を出力するかは不定である。しかし、分周回
路Ｂ１として本考案による分周回路を使用した場
合は、クロツクパルスCLKに対しこの分周回路
Ｂ１の出力信号CLK′の位相遅れが小さいために
理想的な出力信号を確実に得ることができる。こ
のことは第６図から明らかであり、クロツクパル
スの周波数が高い同期回路においても本考案によ
る分周回路の利用が可能である。

〔本考案の効果〕

本考案によれば、入力クロツクパルスに対する
出力信号の遅延時間を従来の約1/3と小さくする
ことができる。それゆえ、クロツクパルスの周波
数が高い同期回路に好適に使用可能な分周回路を
提供できるという利点がある。

【図面の簡単な説明】

第１図は本考案の一実施例の回路図、第２図お
よび第３図は第１図における各部の出力信号波形
図である。第４図は分周回路の応用例を示す回路
図、第５図は第４図における各部の出力信号波形
図である。第６図は従来の分周回路を示す回路
図、第７図および第８図は第６図における各部の
出力信号波形図である。 Ｑ１１……カウンタ、Ｑ１２……NOR演算素
子、Ｑ１３……OR演算素子、Ｓ……セレクト信
号、CLK……入力クロツクパルス。

Claims (1)

【実用新案登録請求の範囲】
1. クロツクパルスを入力とし、該クロツクパルス
   の分周信号を出力するカウンタと、出力信号を選
   択するためのセレクト信号と前記カウンタの分周
   信号との２つの信号を入力するNOR演算素子と、
   前記クロツクパルスと前記NOR演算素子の出力
   信号との２つの信号を入力するOR演算素子とか
   ら構成され、前記セレクト信号をハイレベル、ロ
   ーレベルのいずれかに選択することにより、前記
   OR演算素子からの出力信号として前記クロツク
   パルスをそのまま出力するか、もしくは前記分周
   信号を出力するかを選択することを特徴とする分
   周回路。