JPS639768B2 - - Google Patents
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- Publication number
- JPS639768B2 JPS639768B2 JP12997381A JP12997381A JPS639768B2 JP S639768 B2 JPS639768 B2 JP S639768B2 JP 12997381 A JP12997381 A JP 12997381A JP 12997381 A JP12997381 A JP 12997381A JP S639768 B2 JPS639768 B2 JP S639768B2
- Authority
- JP
- Japan
- Prior art keywords
- flip
- circuit
- output terminal
- flop
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
- H03K23/50—Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits
- H03K23/54—Ring counters, i.e. feedback shift register counters
- H03K23/544—Ring counters, i.e. feedback shift register counters with a base which is an odd number
Landscapes
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
本発明は従来よりも少ない部品点数あるいは回
路素子数で構成しうる３進リングカウンタを提供
するものである。
路素子数で構成しうる３進リングカウンタを提供
するものである。
第１図は従来よりよく知られた３進リングカウ
ンタの論理構成図を示したもので、３個のセツト
端子あるいは、リセツト端子付のＤフリツプフロ
ツプ回路の相互接続によつて構成されている。
ンタの論理構成図を示したもので、３個のセツト
端子あるいは、リセツト端子付のＤフリツプフロ
ツプ回路の相互接続によつて構成されている。
端子Ｃがクロツクパルス入力端子であり、端子
Ｐは動作スタート時にＤフリツプフロツプ回路１
をセツト状態、Ｄフリツプフロツプ回路２および
３をリセツト状態にしておいて、回路が誤動作す
るのを防止するためのプリセツトパルス入力端子
であり、端子Ｘ，Ｙ，Ｚはそれぞれ第１、第２、
第３の信号出力端子である。
Ｐは動作スタート時にＤフリツプフロツプ回路１
をセツト状態、Ｄフリツプフロツプ回路２および
３をリセツト状態にしておいて、回路が誤動作す
るのを防止するためのプリセツトパルス入力端子
であり、端子Ｘ，Ｙ，Ｚはそれぞれ第１、第２、
第３の信号出力端子である。
第１図のクロツクパルス入力端子Ｃ、プリセツ
トパルス入力端子Ｐにそれぞれ第２図にＣおよび
Ｐで示す様な信号が印加されたとき、前記Ｄフリ
ツプフロツプ回路１，２，３の出力信号波形はそ
れぞれ第２図にQ1，Q2，Q3で示す様になる。
トパルス入力端子Ｐにそれぞれ第２図にＣおよび
Ｐで示す様な信号が印加されたとき、前記Ｄフリ
ツプフロツプ回路１，２，３の出力信号波形はそ
れぞれ第２図にQ1，Q2，Q3で示す様になる。
ところで、この回路ではクロツクパルスを３個
計数するのに３個のフリツプフロツプ回路を必要
とし、通常のカウンタに比べるとフリツプフロツ
プ回路の利用効率がきわめて悪いという問題があ
る。
計数するのに３個のフリツプフロツプ回路を必要
とし、通常のカウンタに比べるとフリツプフロツ
プ回路の利用効率がきわめて悪いという問題があ
る。
ちなみに、セツトあるいはリセツト端子付のＤ
フリツプフロツプ回路を構成するには、通常、２
入力NANDゲート換算で６〜８ゲート必要（正
確なゲート数はICプロセスとしてＣ−MOSを用
いるか、あるいはTTL、I2Lを用いるかによつて
異なる。）とする。また、例えばRCA社のCD−
4013に代表される様なデイスクリートICでは１
パツケージあたり２個のＤフリツプフロツプ回路
が収納されており、３進のリングカウンタを前記
ICで構成する場合、前記ICを２個使用して４個
のフリツプフロツプ回路のうち１個は使用されな
いことになり、はなはだ不経済な結果となる。
フリツプフロツプ回路を構成するには、通常、２
入力NANDゲート換算で６〜８ゲート必要（正
確なゲート数はICプロセスとしてＣ−MOSを用
いるか、あるいはTTL、I2Lを用いるかによつて
異なる。）とする。また、例えばRCA社のCD−
4013に代表される様なデイスクリートICでは１
パツケージあたり２個のＤフリツプフロツプ回路
が収納されており、３進のリングカウンタを前記
ICで構成する場合、前記ICを２個使用して４個
のフリツプフロツプ回路のうち１個は使用されな
いことになり、はなはだ不経済な結果となる。
さらには、プリセツトパルスを外部から供給す
る必要があり、外部回路が複雑になると言う問題
もある。
る必要があり、外部回路が複雑になると言う問題
もある。
本発明は２個のＤフリツプフロツプ回路と排他
的論理和ゲート回路によつて３進リングカウンタ
を実現し、以上の様な問題を解消するものであ
る。
的論理和ゲート回路によつて３進リングカウンタ
を実現し、以上の様な問題を解消するものであ
る。
第３図は本発明の一実施例に係る３進リングカ
ウンタの論理構成図を示したもので、第１のＤフ
リツプフロツプ回路１の反転出力端子1は第２
のＤフリツプフロツプ回路２のデイレイ端子D2
に接続され、前記第１のＤフリツプフロツプ回路
１の反転出力端子1と前記第２のＤフリツプフ
ロツプ回路２の出力端子Q2にはEX−NORゲー
ト回路４の入力端子がそれぞれ接続され、前記
EX−NORゲート回路４の出力端子は前記第１の
Ｄフリツプフロツプ回路１のデイレイ端子D1に
接続されている。前記第１および第２のＤフリツ
プフロツプ回路１および２のクロツク端子C1，
C2は共通接続されてクロツクパルス入力端子Ｃ
に接続され、さらに前記EX−NORゲート回路４
の出力端子は第１の信号出力端子Ｘに接続され、
前記Ｄフリツプフロツプ回路１の出力端子Q1は
第２の信号出力端子Ｙに接続され、前記Ｄフリツ
プフロツプ回路２の反転出力端子2は第３の信
号出力端子Ｚに接続されている。
ウンタの論理構成図を示したもので、第１のＤフ
リツプフロツプ回路１の反転出力端子1は第２
のＤフリツプフロツプ回路２のデイレイ端子D2
に接続され、前記第１のＤフリツプフロツプ回路
１の反転出力端子1と前記第２のＤフリツプフ
ロツプ回路２の出力端子Q2にはEX−NORゲー
ト回路４の入力端子がそれぞれ接続され、前記
EX−NORゲート回路４の出力端子は前記第１の
Ｄフリツプフロツプ回路１のデイレイ端子D1に
接続されている。前記第１および第２のＤフリツ
プフロツプ回路１および２のクロツク端子C1，
C2は共通接続されてクロツクパルス入力端子Ｃ
に接続され、さらに前記EX−NORゲート回路４
の出力端子は第１の信号出力端子Ｘに接続され、
前記Ｄフリツプフロツプ回路１の出力端子Q1は
第２の信号出力端子Ｙに接続され、前記Ｄフリツ
プフロツプ回路２の反転出力端子2は第３の信
号出力端子Ｚに接続されている。
さて第３図の回路において、クロツクパルスが
印加される直前までのＤフリツプフロツプ回路
２，１の出力〔Q2、Q1〕が〔０、０〕であつた
とすると、出力端子Ｘ，Ｙ，Ｚのレベルはそれぞ
れ“０”、“０”、“１”になつており、クロツクパ
ルスのリーデイングエツジにおいて前記出力
〔Q2、Q1〕は〔０、１〕に移行し、前記出力端子
Ｘ，Ｙ，Ｚのレベルはそれぞれ“１”、“０”、
“０”となる。
印加される直前までのＤフリツプフロツプ回路
２，１の出力〔Q2、Q1〕が〔０、０〕であつた
とすると、出力端子Ｘ，Ｙ，Ｚのレベルはそれぞ
れ“０”、“０”、“１”になつており、クロツクパ
ルスのリーデイングエツジにおいて前記出力
〔Q2、Q1〕は〔０、１〕に移行し、前記出力端子
Ｘ，Ｙ，Ｚのレベルはそれぞれ“１”、“０”、
“０”となる。
２発目のクロツクパルスのリーデイングエツジ
において、前記出力〔Q2、Q1〕は〔１、０〕に
移行し、前記出力端子Ｘ，Ｙ，Ｚのレベルはそれ
ぞれ“０”、“１”、“０”となり、３発目のクロツ
クパルスのリーデイングエツジにおいて、前記出
力〔Q2、Q1〕は〔０、０〕に移行し、前記出力
端子Ｘ，Ｙ，Ｚのレベルはそれぞれ“０”、“０”、
“１”となり、以後同様の状態遷移を繰り返し、
前記信号出力端子Ｘ，Ｙ，Ｚに現われる信号波形
は第４図にＸ，Ｙ，Ｚで示す如くとなる。
において、前記出力〔Q2、Q1〕は〔１、０〕に
移行し、前記出力端子Ｘ，Ｙ，Ｚのレベルはそれ
ぞれ“０”、“１”、“０”となり、３発目のクロツ
クパルスのリーデイングエツジにおいて、前記出
力〔Q2、Q1〕は〔０、０〕に移行し、前記出力
端子Ｘ，Ｙ，Ｚのレベルはそれぞれ“０”、“０”、
“１”となり、以後同様の状態遷移を繰り返し、
前記信号出力端子Ｘ，Ｙ，Ｚに現われる信号波形
は第４図にＸ，Ｙ，Ｚで示す如くとなる。
第４図の信号波形と第２図の信号波形を比較す
れば明らかな様に、第３図の３進リングカウンタ
では２個のＤフリツプフロツプ回路と１個のEX
−NORゲート回路によつて第１図の３進リング
カウンタと同等の機能を発揮させることが出来、
しかもプリセツトパルスを印加しなくとも誤動作
の恐れは全くない。
れば明らかな様に、第３図の３進リングカウンタ
では２個のＤフリツプフロツプ回路と１個のEX
−NORゲート回路によつて第１図の３進リング
カウンタと同等の機能を発揮させることが出来、
しかもプリセツトパルスを印加しなくとも誤動作
の恐れは全くない。
なお、第３図の実施例ではEX−NORゲート回
路を用いたが、他の排他的論理和ゲート、すなわ
ちEX−ORゲート回路を用いることも出来る。
路を用いたが、他の排他的論理和ゲート、すなわ
ちEX−ORゲート回路を用いることも出来る。
この様に本発明の３進リングカウンタは、第１
のＤフリツプフロツプ回路（第３図における１に
相当）の反転出力端子1を第２のＤフリツプフ
ロツプ回路（同２に相当）のデイレイ端子D2に
接続し、前記第１および第２のＤフリツプフロツ
プ回路の一方の出力端子Q1またはQ2と他方の反
転出力端子2または1に排他的論理和ゲート回
路（同４に相当）の入力端子をそれぞれ接続し、
前記排他的論理和ゲートの出力を前記第１のＤフ
リツプフロツプ回路路のデイレイ端子D1に接続
し、前記第１および第２のＤフリツプフロツプ回
路のクロツク端子C1，C2を共通接続してクロツ
クパルス入力端子Ｃに接続し、前記排他的論理和
ゲート、前記第１および第２のＤフリツプフロツ
プ回路の出力信号から、それぞれ第１、第２、第
３の出力信号を取り出すように構成したものであ
る。
のＤフリツプフロツプ回路（第３図における１に
相当）の反転出力端子1を第２のＤフリツプフ
ロツプ回路（同２に相当）のデイレイ端子D2に
接続し、前記第１および第２のＤフリツプフロツ
プ回路の一方の出力端子Q1またはQ2と他方の反
転出力端子2または1に排他的論理和ゲート回
路（同４に相当）の入力端子をそれぞれ接続し、
前記排他的論理和ゲートの出力を前記第１のＤフ
リツプフロツプ回路路のデイレイ端子D1に接続
し、前記第１および第２のＤフリツプフロツプ回
路のクロツク端子C1，C2を共通接続してクロツ
クパルス入力端子Ｃに接続し、前記排他的論理和
ゲート、前記第１および第２のＤフリツプフロツ
プ回路の出力信号から、それぞれ第１、第２、第
３の出力信号を取り出すように構成したものであ
る。
以上の様に本発明は、２個のＤフリツプフロツ
プ回路と１個の排他的論理和ゲート回路によつて
実現出来るため、従来回路に比べるときめわて回
路構成が簡単になり、使用電力の節減や信頼性の
向上、トータルコストの低下などの点で多大の効
果を奏するものである。
プ回路と１個の排他的論理和ゲート回路によつて
実現出来るため、従来回路に比べるときめわて回
路構成が簡単になり、使用電力の節減や信頼性の
向上、トータルコストの低下などの点で多大の効
果を奏するものである。
第１図は従来例を示す論理構成図、第２図は第
１図の各部の信号波形図、第３図は本発明の一実
施例の論理構成図、第４図は第３図の各部の信号
波形図である。 １，２……Ｄフリツプフロツプ回路、４……
EX−NORゲート回路。
１図の各部の信号波形図、第３図は本発明の一実
施例の論理構成図、第４図は第３図の各部の信号
波形図である。 １，２……Ｄフリツプフロツプ回路、４……
EX−NORゲート回路。
Claims (1)
- １ 第１のＤフリツプフロツプ回路の反転出力端
子を第２のＤフリツプフロツプ回路のデイレイ端
子に接続し、前記第１および第２のＤフリツプフ
ロツプ回路の一方の出力端子と他方の反転出力端
子に排他的論理和ゲート回路の入力端子をそれぞ
れ接続し、前記排他的論理和ゲート回路の出力を
前記第１のＤフリツプフロツプ回路のデイレイ端
子に供給し、前記第１および第２のＤフリツプフ
ロツプ回路のクロツク端子を共通接続してクロツ
クパルス入力端子に接続し、前記排他的論理和ゲ
ート回路の出力端子、前記第１のＤフリツプフロ
ツプ回路の出力端子、前記第２のＤフリツプフロ
ツプ回路の出力端子から、それぞれ第１、第２、
第３の出力信号を取り出すように構成したことを
特徴とする３進リングカウンタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12997381A JPS5831620A (ja) | 1981-08-19 | 1981-08-19 | ３進リングカウンタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12997381A JPS5831620A (ja) | 1981-08-19 | 1981-08-19 | ３進リングカウンタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5831620A JPS5831620A (ja) | 1983-02-24 |
| JPS639768B2 true JPS639768B2 (ja) | 1988-03-02 |
Family
ID=15023010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12997381A Granted JPS5831620A (ja) | 1981-08-19 | 1981-08-19 | ３進リングカウンタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5831620A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62107359A (ja) * | 1985-11-06 | 1987-05-18 | Casio Comput Co Ltd | 小型電子式計算機 |
-
1981
- 1981-08-19 JP JP12997381A patent/JPS5831620A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5831620A (ja) | 1983-02-24 |
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