JPS5923136B2 - カウンタ回路 - Google Patents
カウンタ回路Info
- Publication number
- JPS5923136B2 JPS5923136B2 JP51069783A JP6978376A JPS5923136B2 JP S5923136 B2 JPS5923136 B2 JP S5923136B2 JP 51069783 A JP51069783 A JP 51069783A JP 6978376 A JP6978376 A JP 6978376A JP S5923136 B2 JPS5923136 B2 JP S5923136B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- flip
- output
- flop
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
- H03K21/40—Monitoring; Error detection; Preventing or correcting improper counter operation
Landscapes
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
本発明はカウンタ回路に関し、主としてダウンカウンタ
と称されているものの改良に関する。
と称されているものの改良に関する。
ダウンカウンタ回路として従来より第４図のような回路
が考えられている。
が考えられている。
すなわち、３個のフリップフロップ回路ＦＦ１〜ＦＦ３
を設け、そのクロック端子Ｔ１〜Ｔ３のうち、第１のフ
リップフロップ回路ＦＦ１のクロック端子Ｔ１には基準
クロックパルスφ２を印加し、このフリップフロップ回
路ＦＦ、 の出力点Ｑ、と第２のフリップフロップ回
路ＦＦ２の入力端子Ｔ２とを接続し、このフリップフロ
ップ回路ＦＦ２の出力点Ｑ２と第３のフリップフロップ
回路ＦＦの入力端子Ｔ３ とを接続し、この各ノリツブ
フロップ回路の出力Ｑ１〜Ｑ３はＡＮＤ論理回路Ｌ６０
入力とする。
を設け、そのクロック端子Ｔ１〜Ｔ３のうち、第１のフ
リップフロップ回路ＦＦ１のクロック端子Ｔ１には基準
クロックパルスφ２を印加し、このフリップフロップ回
路ＦＦ、 の出力点Ｑ、と第２のフリップフロップ回
路ＦＦ２の入力端子Ｔ２とを接続し、このフリップフロ
ップ回路ＦＦ２の出力点Ｑ２と第３のフリップフロップ
回路ＦＦの入力端子Ｔ３ とを接続し、この各ノリツブ
フロップ回路の出力Ｑ１〜Ｑ３はＡＮＤ論理回路Ｌ６０
入力とする。
また、各フリップフロップ回路はセット端子８１〜Ｓ３
とリセット端子Ｒ，〜Ｒ３を有し、それぞれ以下に示す
信号が印加される。
とリセット端子Ｒ，〜Ｒ３を有し、それぞれ以下に示す
信号が印加される。
計数すべき２進の信号Ｄ１〜Ｄ３と上記ＡＮＤ論理回路
Ｌ６の出力を２人力とするＮＡＮＤ論理回路Ｌ７＋しｇ
、Ｌｌｌを設け、この出力信号を上記それぞれのセット
端子８１〜Ｓ３に印加するとともに、このセント端子に
印加される信号と上記ＡＮＤ論理回路Ｌ６の出力信号を
２人力とするＮＡＮＤ論理回路Ｌ３ ） Ｌｌｏ ｔ
Ｌ１２を設け、その出力をそれぞれのリセット端子Ｒ１
〜Ｒ３に印加する。
Ｌ６の出力を２人力とするＮＡＮＤ論理回路Ｌ７＋しｇ
、Ｌｌｌを設け、この出力信号を上記それぞれのセット
端子８１〜Ｓ３に印加するとともに、このセント端子に
印加される信号と上記ＡＮＤ論理回路Ｌ６の出力信号を
２人力とするＮＡＮＤ論理回路Ｌ３ ） Ｌｌｏ ｔ
Ｌ１２を設け、その出力をそれぞれのリセット端子Ｒ１
〜Ｒ３に印加する。
このように構成すれば、それぞれのフリップフロップ回
路ＦＦ１〜ＦＦ３は、必ず一方（セット又はリセット）
の制御信号が印加されていることになる。
路ＦＦ１〜ＦＦ３は、必ず一方（セット又はリセット）
の制御信号が印加されていることになる。
そして、上記論理回路Ｌ６の出力信号をカウンタ出力Ｖ
。
。
とすれば、所定のカウントができる。なお、上記回路で
は数値４から徐々にダウンさせる場合の構成を示したも
のであり、それ以上の数値からダウンさせるためにはそ
れに応じてフリップフロップ回路を追加すればよいこと
はいうまでもない。
は数値４から徐々にダウンさせる場合の構成を示したも
のであり、それ以上の数値からダウンさせるためにはそ
れに応じてフリップフロップ回路を追加すればよいこと
はいうまでもない。
上記のような構成のダウンカウンタ回路の動作は次の通
りである。
りである。
第５図は、このカウンタ回路の動作を説明するためのタ
イミングチャートである。
イミングチャートである。
以下の説明では、各フリップフロップＦＦ１〜ＦＦ３の
出力が全て同一（例えば１′”）となったときにＡＮＤ
論理回路Ｌ６の出力が１”となり、この出力信号を各ノ
リツブフロップ回路の制御端子側に設けられた論理回路
の制御信号とする。
出力が全て同一（例えば１′”）となったときにＡＮＤ
論理回路Ｌ６の出力が１”となり、この出力信号を各ノ
リツブフロップ回路の制御端子側に設けられた論理回路
の制御信号とする。
したがって、実際にそのフリップフロップ回路がどのよ
うに制御されるかは、計数すべき信号Ｄ１〜Ｄ８の状態
との関係によって定まる。
うに制御されるかは、計数すべき信号Ｄ１〜Ｄ８の状態
との関係によって定まる。
このことより、この回路によって、４から徐々にダウン
させるカウンタ出力（ゲート制御信号）を得るために、
計数すべき信号はＤｌ−”０″”、Ｄ２−０″”、Ｄ３
−”１’″の信号をプログラムしておくものとする。
させるカウンタ出力（ゲート制御信号）を得るために、
計数すべき信号はＤｌ−”０″”、Ｄ２−０″”、Ｄ３
−”１’″の信号をプログラムしておくものとする。
先ず、このカウンタ回路を動作させるための電源を供給
することにより、各フリップフロップ回路の出力が全部
゛１゛となるタイミングが存在し、このときにＡＮＤ論
理回路Ｌ６の出力が１′”となり、これによりＮＡＮＤ
論理回路Ｌ７＋ Ｌ９）Ｌｌｌのゲートが開く。
することにより、各フリップフロップ回路の出力が全部
゛１゛となるタイミングが存在し、このときにＡＮＤ論
理回路Ｌ６の出力が１′”となり、これによりＮＡＮＤ
論理回路Ｌ７＋ Ｌ９）Ｌｌｌのゲートが開く。
このため、計数すべき信号Ｄ１〜Ｄ３０反転出力が上記
ＮＡＮＤ回路Ｌ７．Ｌ９゜Ｉ−’１１から得られ、第１
のフリップフロップ回路ＦＦ、のセット端子Ｓ、には１
′”が印加され、この信号と上記ＡＮＤ論理回路Ｌ６の
出力信号とを２人力とするＮＡＮＤ論理回論理回路量８
は”０”となり、フリップフロップはセット状態となる
ため、その出力端子Ｑ１の出力φ２は１′となる。
ＮＡＮＤ回路Ｌ７．Ｌ９゜Ｉ−’１１から得られ、第１
のフリップフロップ回路ＦＦ、のセット端子Ｓ、には１
′”が印加され、この信号と上記ＡＮＤ論理回路Ｌ６の
出力信号とを２人力とするＮＡＮＤ論理回論理回路量８
は”０”となり、フリップフロップはセット状態となる
ため、その出力端子Ｑ１の出力φ２は１′となる。
以下同様にして、第２のフリップフロップ回路ＦＦ２の
セット端子Ｓ２には１″″が印加され、リセット端子Ｒ
２には′０′”が印加されるからこのフリップフロップ
回路の出力点Ｑ２の出力φ３も１”となり、第３のフリ
ップフロップ回路ＦＦ３のセット端子Ｓ３には０′”が
、リセット端子Ｒ２には１”″が印加されるため、この
フリップフロップ回路ＦＦ３の出力点Ｑ３の出力φ４は
０”″となる。
セット端子Ｓ２には１″″が印加され、リセット端子Ｒ
２には′０′”が印加されるからこのフリップフロップ
回路の出力点Ｑ２の出力φ３も１”となり、第３のフリ
ップフロップ回路ＦＦ３のセット端子Ｓ３には０′”が
、リセット端子Ｒ２には１”″が印加されるため、この
フリップフロップ回路ＦＦ３の出力点Ｑ３の出力φ４は
０”″となる。
以上のように、各フリップフロップ回路の出力が、φ＝
＝ ＩＩ １”、φ ：＝＝ ＩＩ １”、φ ＝ Ｔ
１０１“どなっていることより、ＡＮＤ論理回路Ｌ６の
出力ｖ９は０″となる（第５図ではこのような状態を出
発点として説明するものである）。
＝ ＩＩ １”、φ ：＝＝ ＩＩ １”、φ ＝ Ｔ
１０１“どなっていることより、ＡＮＤ論理回路Ｌ６の
出力ｖ９は０″となる（第５図ではこのような状態を出
発点として説明するものである）。
そして、上記制御信号となる出力ｖ６のレベルが０”と
なっていることより、制御端子側に設けられた論理回路
のゲートは開かず、したがって計数すべき信号に関係な
く各ノリツブフロップ回路は各クロック端子Ｔ１〜Ｔ３
に印加される信号に基ツいて出力を変化させる（カウン
トする）。
なっていることより、制御端子側に設けられた論理回路
のゲートは開かず、したがって計数すべき信号に関係な
く各ノリツブフロップ回路は各クロック端子Ｔ１〜Ｔ３
に印加される信号に基ツいて出力を変化させる（カウン
トする）。
すなわち、第１のフリップフロップ回路ＦＦ１は基準ク
ロックパルスφ１の立下り（１”から′０″”となると
き）に同期して出力が反転し図中φ２のようになり、ま
た、第２のフリップフロップ回路ＦＦ２は、上記出力φ
２の立下りに同期してその出力が反転し図中φ３のよう
になり、第３のフリップフロップＦＦ３は、上記出力φ
３の立下りに同期して出力が反転し、図中φ４のように
なる。
ロックパルスφ１の立下り（１”から′０″”となると
き）に同期して出力が反転し図中φ２のようになり、ま
た、第２のフリップフロップ回路ＦＦ２は、上記出力φ
２の立下りに同期してその出力が反転し図中φ３のよう
になり、第３のフリップフロップＦＦ３は、上記出力φ
３の立下りに同期して出力が反転し、図中φ４のように
なる。
これらのカウント動作は、そのフリップフロップ回路の
制御端子側に設けられた論理回路のゲートが開くような
信号（Ｖｏ−”１”の信号）が印加されるまで続行され
る。
制御端子側に設けられた論理回路のゲートが開くような
信号（Ｖｏ−”１”の信号）が印加されるまで続行され
る。
すなわち、各フリップフロップ回路の出力が全て′１゛
″になったときにゲ−ｌ−回路を開（信号（Ｖｏ−”１
″゛）が出力され、このとき（図中１． ）から次の
Ｖ。
″になったときにゲ−ｌ−回路を開（信号（Ｖｏ−”１
″゛）が出力され、このとき（図中１． ）から次の
Ｖ。
−１”までの間（図中ｔ２）ダウンカウントを行うこと
になる。
になる。
ところで、上記のようなカウンタ回路では、カウントす
べき正規の期間以外にも不良カウント信号が生じてしま
うという問題を有する。
べき正規の期間以外にも不良カウント信号が生じてしま
うという問題を有する。
この理由は以下のように考えられる。
すなわち、第４図に示したカウンタ回路に注目すれば、
この回路では、ＡＮＤ論理回路Ｌ６ の出力が１′”（
各フリップフロップ回路の出力が全て１″′のとき）と
なったときにカランＩ・開始の信号Ｖ。
この回路では、ＡＮＤ論理回路Ｌ６ の出力が１′”（
各フリップフロップ回路の出力が全て１″′のとき）と
なったときにカランＩ・開始の信号Ｖ。
−１″が得られることになるのであるが、上記カウンタ
回路を半導体集積回路（ＩＣ）に構成する場合、各フリ
ップフロップ回路の出力端子からＡＮＤ論理回路Ｌ６の
入力端子への接続は配線によって行われ、そして、各配
線の長さが異なり、例えば、第１のフリップフロップ回
路ＦＦ、の出力端子Ｑ１から伸びる配線の長さ１１と、
第２のフリップフロップ回路ＦＦ２の出力端子Ｑ２のそ
れの長さ１２、及び第３のフリップフロップ回路ＦＦ３
の出力端子Ｑ３のそれの長さ１３ との関係は次のよう
になる。
回路を半導体集積回路（ＩＣ）に構成する場合、各フリ
ップフロップ回路の出力端子からＡＮＤ論理回路Ｌ６の
入力端子への接続は配線によって行われ、そして、各配
線の長さが異なり、例えば、第１のフリップフロップ回
路ＦＦ、の出力端子Ｑ１から伸びる配線の長さ１１と、
第２のフリップフロップ回路ＦＦ２の出力端子Ｑ２のそ
れの長さ１２、及び第３のフリップフロップ回路ＦＦ３
の出力端子Ｑ３のそれの長さ１３ との関係は次のよう
になる。
１１〉１２〉１３
そして、この配線は容量を有しており、このため、それ
ぞれのフリップフロップ回路の出力の立ち下りが上記容
量を有することにより遅延することとなる。
ぞれのフリップフロップ回路の出力の立ち下りが上記容
量を有することにより遅延することとなる。
この遅延の程度は、配線容量が最も大きなフリップフロ
ップ回路ＦＦ、の出力φ２が一番犬きく（第５図におけ
るφ２の点線で示した部分Ａ１〜Ａａ）、次にφ２ （
第５図のφ２の点線部分Ｂ１〜Ｂ３）、そしてφ４とい
うような順になっている。
ップ回路ＦＦ、の出力φ２が一番犬きく（第５図におけ
るφ２の点線で示した部分Ａ１〜Ａａ）、次にφ２ （
第５図のφ２の点線部分Ｂ１〜Ｂ３）、そしてφ４とい
うような順になっている。
このため、第５図に示すように正規期間ｔ１゜ｔ２以外
にもカウント信号Ｘ１〜Ｘ６が生じてしまい、誤動作が
生ずることとなる。
にもカウント信号Ｘ１〜Ｘ６が生じてしまい、誤動作が
生ずることとなる。
このことは、配線の長さが上記の条件と逆になっている
場合（１３〉１２〉１１）にも全く同様に当てはまるこ
とを示している。
場合（１３〉１２〉１１）にも全く同様に当てはまるこ
とを示している。
本発明は上記問題点を解決するためになされたものであ
り、その目的とするところは、半導体集積回路内に構成
されたものであって誤動作の生じないカウンタ回路を提
供することにある。
り、その目的とするところは、半導体集積回路内に構成
されたものであって誤動作の生じないカウンタ回路を提
供することにある。
上記目的を達成するための本発明の基本的な構成は、半
導体集積回路内に構成され、少なくともクロック端子と
制御端子とを有する複数のフリップフロップ回路を縦続
接続し、計数すべき２進の信号をゲート回路を介して上
記各フリップフロップ回路の制御端子に印加し、上記ゲ
ート回路の制御信号は上記各フリップフロップ回路の出
力が全て同じになったことを検出する回路によって形成
するものとしだカウンタ回路において、上記初段のフリ
ップフロップ回路の出力に対して位相をずらせた信号を
形成する手段を設け、この出力と上記検出回路の出力と
を論理的に処理することによって」−記ゲート回路が動
作すべき正規の期間内にのみゲート制御信号を得ること
を特徴とする。
導体集積回路内に構成され、少なくともクロック端子と
制御端子とを有する複数のフリップフロップ回路を縦続
接続し、計数すべき２進の信号をゲート回路を介して上
記各フリップフロップ回路の制御端子に印加し、上記ゲ
ート回路の制御信号は上記各フリップフロップ回路の出
力が全て同じになったことを検出する回路によって形成
するものとしだカウンタ回路において、上記初段のフリ
ップフロップ回路の出力に対して位相をずらせた信号を
形成する手段を設け、この出力と上記検出回路の出力と
を論理的に処理することによって」−記ゲート回路が動
作すべき正規の期間内にのみゲート制御信号を得ること
を特徴とする。
以下実施例にそって図を参照し本発明を具体的に説明す
る。
る。
第１図は本発明のカウンタ回路の一例を示す回路図であ
る。
る。
同図においては、第５図に示した回路図におげろものと
同一のものは同一の符号を用て示す。
同一のものは同一の符号を用て示す。
３個のクリップフロップ回路ＦＦ、〜ＦＦ３を縦続接続
し、それぞれのフリップフロップ回路の側割端子Ｓ１〜
Ｓ３．Ｒ１〜Ｒ３にはゲート制御信号ｖ６ と計数すべ
き信号Ｄ１〜Ｄ３を論理回路Ｌ７〜Ｌ＋２を介して印加
するものとする。
し、それぞれのフリップフロップ回路の側割端子Ｓ１〜
Ｓ３．Ｒ１〜Ｒ３にはゲート制御信号ｖ６ と計数すべ
き信号Ｄ１〜Ｄ３を論理回路Ｌ７〜Ｌ＋２を介して印加
するものとする。
これらの構成は第５図に示したカウンタ回路と全く同じ
である。
である。
本発明の着想点は、第５図に示したタイミングチャート
において、正規のカウント信号の期間１、 、１２は、
第１のノリツブフロップ回路の出力φ２の立上り時に得
られるものであることを主眼とするものであり、かかる
条件時以外はカウント信号を生じさせないこととするも
のである。
において、正規のカウント信号の期間１、 、１２は、
第１のノリツブフロップ回路の出力φ２の立上り時に得
られるものであることを主眼とするものであり、かかる
条件時以外はカウント信号を生じさせないこととするも
のである。
したがって、本発明の特徴部分は、基準クロックパルス
φ１ と第１のフリップフロップ回路ＦＦ１の出力φ２
を２人力とするフリップフロップ回路ＦＦｏ及びこのフ
リップフロップ回路ＦＦｏの出力φ９とＡＮＤ論理回路
Ｌ５の出力ｖＬとを２人力とするＮＡＮＤ論理回路り。
φ１ と第１のフリップフロップ回路ＦＦ１の出力φ２
を２人力とするフリップフロップ回路ＦＦｏ及びこのフ
リップフロップ回路ＦＦｏの出力φ９とＡＮＤ論理回路
Ｌ５の出力ｖＬとを２人力とするＮＡＮＤ論理回路り。
を新たに設け、このＮＡＮＤ論理回路り。
の出力をゲート制御信号とするとともにカウンタ出力Ｖ
。
。
としたことにある。
上記新設のフリップフロップ回路ＦＦ９は第１のフリッ
プフロップ回路ＦＦ、 に対して位相が９０°遅れた出
力を得るためのものであり、この出力と、ＡＮＤ論理回
路Ｌ６の出力とのＮＡＮＤ出力によって不良カウント信
号を除去しようとするものである。
プフロップ回路ＦＦ、 に対して位相が９０°遅れた出
力を得るためのものであり、この出力と、ＡＮＤ論理回
路Ｌ６の出力とのＮＡＮＤ出力によって不良カウント信
号を除去しようとするものである。
第２図は、上記位相を遅らせたフリップフロップ回路の
構成の一例を示す回路図であり、３個のＮＡＮＤ論理回
路Ｌ１． Ｌ３． Ｌ４．２個のインバータＬ、、Ｌ５
より成る。
構成の一例を示す回路図であり、３個のＮＡＮＤ論理回
路Ｌ１． Ｌ３． Ｌ４．２個のインバータＬ、、Ｌ５
より成る。
そして、ＮＡＮＤ論理回路Ｌ１ の一方の入力端子をＴ
。
。
とじ、ここに基準クロックパルスφ１を印加し、インバ
ータＬ２．Ｌ５の入力端子なＴ、とし、ここに第１のフ
リップフロップ回路の出力φ２を印加する。
ータＬ２．Ｌ５の入力端子なＴ、とし、ここに第１のフ
リップフロップ回路の出力φ２を印加する。
以上構成の本発明によれば以下に示す動作説明によりそ
の目的が達成できる理由が明らかとなるであろう。
の目的が達成できる理由が明らかとなるであろう。
第３図は上記カウンタ回路の動作説明のためのタイミン
グチャートである。
グチャートである。
以下の説明では、重複を避けるため、本発明の特徴部分
の動作のみを重点的に説明する。
の動作のみを重点的に説明する。
配線１１〜１３の長さの相違に基づく容量の相違がある
ため、正規の期間１１．１２以外にも、各フリップフロ
ップ回路の出力が全て１”となる期間ｔＸ］〜ｔＸａが
存する。
ため、正規の期間１１．１２以外にも、各フリップフロ
ップ回路の出力が全て１”となる期間ｔＸ］〜ｔＸａが
存する。
すなわち、第１のフリップフロップ回路の出力φ２の立
下り（” １ ’″から０′”に移るとき）時にもカウ
ント信号（■。
下り（” １ ’″から０′”に移るとき）時にもカウ
ント信号（■。
−１″”）が生じ得る余地が生ずることになる。
しかし、本発明では、位相を遅らせたフリップフロップ
回路ＦＦ８を設けることによって上記期間（φ２の立下
り時）には、１°”が出力されるようにした。
回路ＦＦ８を設けることによって上記期間（φ２の立下
り時）には、１°”が出力されるようにした。
このため、この出力φ （ｔ＋ １． ＩＩ ）と、Ａ
ＮＤ論理回路Ｌ６の出力ＶＬ（” １ ’“）とによっ
て新設のＮＡＮＤ論理回論理回路量６が０′。
ＮＤ論理回路Ｌ６の出力ＶＬ（” １ ’“）とによっ
て新設のＮＡＮＤ論理回論理回路量６が０′。
となり、したがって、カウンタ出力Ｖ。
には１”。が表われない。
そして、正規の期間１． 、１２（φ２の立上り時）に
は、上記フリツプフ口ツプ回路ＦＦｏの出力φ、は０”
′となり、これによりＮＡＮＤ論理回路Ｌ６ の出力は
１゛となる。
は、上記フリツプフ口ツプ回路ＦＦｏの出力φ、は０”
′となり、これによりＮＡＮＤ論理回路Ｌ６ の出力は
１゛となる。
これがカウント信号Ｖ。
（” １ ” ）となるのである。
以上のような本発明によれば、誤動作の生じないカウン
タ回路が構成できる。
タ回路が構成できる。
本発明は上記実施例に限定されず種々の形態を用いるこ
とができる。
とができる。
例えば、上記実施例で説明した位相を遅らせるためのフ
リップフロップ回路ＦＦｏの構成は他の構成を用いても
よいし、また、その位相差は必ずしも９０°でなくても
よ（、第１のフリップフロップ回路ＦＦ、の出力の立下
り時に゛１″レベルを、立上り時に゛０′°レベルを保
つようにするタイミングであれば僅かの遅れであっても
よい。
リップフロップ回路ＦＦｏの構成は他の構成を用いても
よいし、また、その位相差は必ずしも９０°でなくても
よ（、第１のフリップフロップ回路ＦＦ、の出力の立下
り時に゛１″レベルを、立上り時に゛０′°レベルを保
つようにするタイミングであれば僅かの遅れであっても
よい。
また、上記位相を遅らせるための手段はフリップフロッ
グ回路に限らず、単位論理回路の組み合わせによって構
成してもよいし、遅延回路を用いてもよい。
グ回路に限らず、単位論理回路の組み合わせによって構
成してもよいし、遅延回路を用いてもよい。
さらに、上記実施例では、カウンタ回路の出力ｖｏが゛
１゛レベルのときをカウント信号として用いるものとし
たが、これに限らす゛０°°レベルをカウント信号とす
るようにしてもよい。
１゛レベルのときをカウント信号として用いるものとし
たが、これに限らす゛０°°レベルをカウント信号とす
るようにしてもよい。
かかる場合には、論理回路Ｌ６はＯＲ回路とし、各フリ
ップフロップ回路の出力が全てＯ″″のときに″０゛レ
ベルを出力するものとし、新設の論理回路り。
ップフロップ回路の出力が全てＯ″″のときに″０゛レ
ベルを出力するものとし、新設の論理回路り。
はＮＯＲ回路とするとともに、計数すべき信号はＤｌ−
”１″”、Ｄ２−”１’”、Ｉ）３＝ＩＩ ｏ ＃”と
しなければならない。
”１″”、Ｄ２−”１’”、Ｉ）３＝ＩＩ ｏ ＃”と
しなければならない。
上記実施例では、数値４から徐々にカウントダウンする
回路について示したが、それ以下又はそれ以上のカウン
トを行うためにはそれに応じてフリップフロップ回路を
減少又は増加させればよいことはいうまでもない。
回路について示したが、それ以下又はそれ以上のカウン
トを行うためにはそれに応じてフリップフロップ回路を
減少又は増加させればよいことはいうまでもない。
かかる場合にも不良カウント信号を除去するための手段
はフリップフロラップ回路ＦＦ９と、論理回路り。
はフリップフロラップ回路ＦＦ９と、論理回路り。
を１つ設けるのみで足りる。
第１図は本発明のカウンタ回路の一例を示す回路図、第
２図は位相を遅らせるためのフリップフロッグ回路の構
成の一例を示す回路図、第３図は動作説明のためのタイ
ミングチャート、第４図は従来のカウンタ回路の一例を
示す回路図、第５図はその動作説明のためのタイミング
チャートである。 ＦＦ１〜ＦＦ２．ＦＦｏ・・・・・・フリップフロップ
回路、Ｌ１〜Ｌ１□・・・・・・論理回路、１１〜１３
・・・・・・配線。
２図は位相を遅らせるためのフリップフロッグ回路の構
成の一例を示す回路図、第３図は動作説明のためのタイ
ミングチャート、第４図は従来のカウンタ回路の一例を
示す回路図、第５図はその動作説明のためのタイミング
チャートである。 ＦＦ１〜ＦＦ２．ＦＦｏ・・・・・・フリップフロップ
回路、Ｌ１〜Ｌ１□・・・・・・論理回路、１１〜１３
・・・・・・配線。
Claims (1)
- １ 半導体集積回路内に構成され、少なくともクロック
端子と制御端子とを有する複数のクリップフロップ回路
を縦続接続し、計数すべき２進の信号をゲート回路を介
して上記各フリップフロップ回路の制御端子に印加し、
上記ゲート回路の制御信号は上記各フリップフロップ回
路の出力が全て同じになったことを検出する回路によっ
て形成するものとしたカウンタ回路において、上記初段
のフリップフロップ回路の出力に対して位相をずらせた
信号を形成する手段を設け、この出力と上記検出回路の
出力とを論理的に処理することによって、上記ゲート回
路が動作すべき正規の期間内にのみゲート制御信号を得
ることを特徴とするカウンタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51069783A JPS5923136B2 (ja) | 1976-06-16 | 1976-06-16 | カウンタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51069783A JPS5923136B2 (ja) | 1976-06-16 | 1976-06-16 | カウンタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS52153658A JPS52153658A (en) | 1977-12-20 |
| JPS5923136B2 true JPS5923136B2 (ja) | 1984-05-31 |
Family
ID=13412692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51069783A Expired JPS5923136B2 (ja) | 1976-06-16 | 1976-06-16 | カウンタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5923136B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01253137A (ja) * | 1988-04-01 | 1989-10-09 | Yamatake Honeywell Co Ltd | 磁気センサー |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07114361B2 (ja) * | 1988-04-26 | 1995-12-06 | 富士電機株式会社 | Ｎ進カウンタ回路 |
| JP2009210219A (ja) * | 2008-03-05 | 2009-09-17 | Osaka Prefecture | 空調設備 |
-
1976
- 1976-06-16 JP JP51069783A patent/JPS5923136B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01253137A (ja) * | 1988-04-01 | 1989-10-09 | Yamatake Honeywell Co Ltd | 磁気センサー |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS52153658A (en) | 1977-12-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100249415B1 (ko) | 동기화 반도체 메모리에 사용하기 위한 제어된 지연 회로 | |
| JPH04319693A (ja) | タイマ入力制御回路及びカウンタ制御回路 | |
| US4341950A (en) | Method and circuitry for synchronizing the read and update functions of a timer/counter circuit | |
| US4544851A (en) | Synchronizer circuit with dual input | |
| JPS5923136B2 (ja) | カウンタ回路 | |
| US4085341A (en) | Integrated injection logic circuit having reduced delay | |
| EP0328339A2 (en) | Frequency-dividing circuit | |
| US4181861A (en) | Noise-inhibiting circuit responsive to a signal supplied only to the first stage of the circuit | |
| US4741005A (en) | Counter circuit having flip-flops for synchronizing carry signals between stages | |
| JPH0763135B2 (ja) | 半導体集積論理回路 | |
| JPS61264817A (ja) | クロツク信号発生回路 | |
| JP2690516B2 (ja) | リングカウンタ | |
| JPH03204222A (ja) | クロックドライバー回路 | |
| JPS639768B2 (ja) | ||
| JP2937655B2 (ja) | 半導体集積回路 | |
| JPS5963821A (ja) | トランジシヨンデイテクタ回路 | |
| JPH05152904A (ja) | 半導体装置 | |
| JPH0273713A (ja) | 半導体集積回路のクロックラインバッフア回路 | |
| JPH0632049B2 (ja) | マイクロコンピュータ装置 | |
| KR930010940B1 (ko) | 입력인지 회로 | |
| JPH04183017A (ja) | フリップフロップ回路 | |
| JPH0691441B2 (ja) | 入力同期化回路 | |
| JPS6367785B2 (ja) | ||
| JPH05327484A (ja) | 可変分周器 | |
| JPS5816279B2 (ja) | シユウセキカイロ |