JPH05327484A

JPH05327484A - 可変分周器

Info

Publication number: JPH05327484A
Application number: JP15751092A
Authority: JP
Inventors: Yoshinori Yamauchi; 佳紀山内
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1992-05-25
Filing date: 1992-05-25
Publication date: 1993-12-10

Abstract

(57)【要約】【目的】動作速度、経済性、安定性を高めた可変分
周器を実現することである。【構成】ＤＦＦ１の非反転、反転の出力端子をＤＦ
Ｆ２の反転、非反転の入力端子に接続し、ＤＦＦ２の非
反転、反転の出力端子をＤＦＦ３の反転、非反転に入力
端子に接続し、ＤＦＦ２とＤＦＦ３の非反転出力端子を
ノアゲート機能をもつＤＦＦ１の入力端子に接続し、Ｄ
ＦＦ１〜ＤＦＦ３のＣＰ端子に入力信号を印加し、ＤＦ
Ｆ１の非反転、反転の出力端子から出力を得る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、高速動作性、安定動作
性、経済性等を図った可変分周器に関するものである。

【０００２】

【従来の技術】従来の可変分周器の構成を図７に示す。
この可変分周器は、データ・ラッチフリップフロップ
（以下、ＤＦＦという。）２１〜２３、アンドゲート２
４、オアゲート２５を使用するものである。

【０００３】ここでは、ＤＦＦ２１の反転Ｑ２１出力端
子の信号がＤＦＦ２２のＤ２２入力端子に、そのＤＦＦ
２２の非反転Ｑ２２出力端子の信号がＤＦＦ２３のＤ２
３入力端子に各々入力し、入力端子２６に印加する入力
クロック信号Ｖｉｎの立ち下がりに同期して、Ｄ２１入
力端子に印加する入力データを反転Ｑ２１出力端子に反
転して出力し、Ｄ２２入力端子、Ｄ２３入力端子に印加
する入力データを非反転Ｑ２２出力端子、非反転Ｑ２３
出力端子にそのまま出力する。

【０００４】そして、アンドゲート２４はモード入力端
子２７のモード制御信号ＭとＤＦＦ２３の非反転Ｑ２３
出力端子の信号との論理積をとり、オアゲート２５はＤ
ＦＦ２２の非反転Ｑ２２出力端子の信号とアンドゲート
２４の出力信号との論理和をとる。２８は出力端子であ
る。

【０００５】よって、ＤＦＦ２１〜２３のクロック入力
端子ＣＰに共通に入力クロック信号Ｖｉｎを入力すれ
ば、その信号Ｖｉｎの立ち下がりに同期して、モード入
力端子２７のモード制御信号Ｍが「Ｈ」（High、以下同
じ）のとき、その信号Ｖｉｎの周波数を１／５に分周し
た信号を、「Ｌ」（Low 、以下同じ）のとき、１／４に
分周した信号を、ＤＦＦ２３の非反転Ｑ２３出力から得
ることができる。

【０００６】図８はこの動作説明用のタイミングチャー
トである。まず時間Ｔ１において、入力クロック信号Ｖ
ｉｎが立ち下がった時は、モード信号Ｍが「Ｌ」である
ため、アンドゲート２４の出力信号は「Ｌ」、またＤＦ
Ｆ２２の非反転Ｑ２２出力端子の信号も「Ｌ」であるの
で、ＤＦＦ２１のＤ２１入力端子の信号は「Ｌ」とな
り、その反転Ｑ２１出力端子の信号が「Ｈ」に変化す
る。

【０００７】次の時間Ｔ２では、ＤＦＦ２２のＤ２２入
力端子の信号が「Ｈ」であるので、信号Ｖｉｎが立ち下
がるとき、非反転Ｑ２２出力端子の信号が「Ｈ」に変化
する。この立下がり時、ＤＦＦ２１に関しては、Ｄ２１
入力端子の信号が変化しないので反転Ｑ２１出力端子は
「Ｈ」から変化しない。また、ＤＦＦ２３に関しても、
Ｄ２３入力端子の信号が変化しないので非反転Ｑ２３出
力端子の信号は「Ｌ」から変化しない。

【０００８】次の時間Ｔ３では、ＤＦＦ２３のＤ２３入
力端子の信号が「Ｈ」であるので、信号Ｖｉｎが立ち下
がるとき、非反転Ｑ２３出力端子の信号が「Ｈ」に変化
する。この立下がり時、ＤＦＦ２１に関しては、Ｄ２１
入力端子の信号が「Ｈ」であるので反転Ｑ２１出力端子
は「Ｌ」に変化する。また、ＤＦＦ２２に関しては、Ｄ
２２入力端子の信号が変化しないので非反転Ｑ２２出力
端子の信号は「Ｈ」から変化しない。

【０００９】次の時間Ｔ４では、ＤＦＦ２２のＤ２２入
力端子の信号が「Ｌ」であるので、信号Ｖｉｎが立ち下
がるとき、非反転Ｑ２２出力端子の信号が「Ｌ」に変化
する。この立下がり時、ＤＦＦ２１に関しては、Ｄ２１
入力端子の信号が「Ｈ」であるので反転Ｑ２１出力端子
は「Ｌ」を継続する。また、ＤＦＦ２３に関しては、Ｄ
２３入力端子の信号が「Ｈ」であるので非反転Ｑ２２出
力端子の信号は「Ｈ」を継続する。

【００１０】次の時間Ｔ５では、ＤＦＦ２３のＤ２３入
力端子の信号が「Ｌ」であるので、信号Ｖｉｎが立ち下
がるとき、非反転Ｑ２３出力端子の信号が「Ｌ」に変化
する。この立下がり時、ＤＦＦ２１に関しては、Ｄ２１
入力端子の信号が「Ｌ」であるので反転Ｑ２１出力端子
は「Ｈ」に変化する。また、ＤＦＦ２２に関しては、Ｄ
２２入力端子の信号が「Ｌ」であるので非反転Ｑ２２出
力端子の信号は「Ｌ」を継続する。

【００１１】次の時間Ｔ６以降では、上記時間Ｔ２以降
の動作が繰り返される。このようにして、時間Ｔ８まで
は、非反転Ｑ２３出力端子の信号の１周期が入力クロッ
ク信号Ｖｉｎの４周期に相当し、１／４動作（４分周）
が行われたことになる。

【００１２】時間Ｔ９では、モード制御信号Ｍが「Ｈ」
であり、非反転Ｑ２３出力も「Ｈ」であるので、アンド
ゲート２４の出力が「Ｈ」となり、これがオアゲート２
５を経由してＤ２１入力端子の信号となって、入力クロ
ック信号Ｖｉｎの立ち下がりのとき、反転Ｑ２１出力端
子の信号は「Ｌ」を継続する。この立下がり時、ＤＦＦ
２２に関しては、Ｄ２２入力端子が「Ｌ」であるので非
反転Ｑ２２出力端子の信号は「Ｌ」を継続する。またＤ
ＦＦ２３に関しては、Ｄ２３入力端子が「Ｌ」であるの
で、非反転Ｑ２３出力端子の信号が「Ｌ」に変化する。

【００１３】次の時間Ｔ１０では、ＤＦＦ２２の非反転
Ｑ２２出力端子の信号が「Ｌ」で、ＤＦＦ２３の非反転
Ｑ２３出力端子の信号も「Ｌ」であるので、ＤＦＦ２１
のＤ２１入力端子の信号が「Ｌ」であり、信号Ｖｉｎが
立ち下がるとき、非反転Ｑ２３出力端子の信号が「Ｈ」
に変化する。

【００１４】この後、ＤＦＦ２２の非反転Ｑ２２出力端
子は、ＤＦＦ２１の反転Ｑ２１出力端子の信号から入力
クロック信号Ｖｉｎの１クロック分だけ遅れて、反転Ｑ
２１出力端子の信号と同一のパルスの信号を出力する。
また、ＤＦＦ２３の非反転Ｑ２３出力端子は、ＤＦＦ２
２の非反転Ｑ２２出力端子の信号から同様に１クロック
分だけ遅れて、その非反転Ｑ２２出力端子の信号と同一
のパルスの信号を出力する。

【００１５】以上の動作は、モード制御信号Ｍが「Ｈ」
である間繰り返される。このときの非反転Ｑ２３出力端
子の信号の１周期は入力クロック信号Ｖｉｎの５周期に
相当する。つまり、１／５動作（５分周）が行われたこ
とになる。図８の斜線部分は、モード制御信号Ｍを
「Ｌ」又は「Ｈ」に切り替えることが必要なとき、その
切り替えが可能な時間帯である。

【００１６】

【発明が解決しようとする課題】ところが、この可変分
周器では、ＤＦＦ２２の非反転Ｑ２２出力端子の信号
が、ＤＦＦ２３のＤ２３入力端子とオアゲート２５の一
方の入力端子の２つを駆動する必要がある。また、ＤＦ
Ｆ２３の非反転Ｑ２３出力端子の信号が、アンドゲート
２４の一方の入力端子と出力端子２８に接続される回路
とを駆動する必要がある。この結果、ＤＦＦ２２とＤＦ
Ｆ２３の動作が、単一の回路を駆動する場合に比較して
著しく低下する。

【００１７】また、ＤＦＦ２３とＤＦＦ２１との間にア
ンドゲート２４を介挿しているために、このアンドゲー
ト２４の信号遅延時間分に対応して回路の動作速度が低
下する。

【００１８】更に、１個のＤＦＦでは反転出力、非反転
出力のみを使用する回路構成であるため、安定な動作を
得るためには信号振幅をある程度必要とし、このことか
らも高速なＤＦＦを得ることは困難である。

【００１９】このように従来の回路構成では、論理ゲー
トの遅延時間や複数の必要駆動回路数等により、ＤＦＦ
の動作を高速にすることが困難であり、当該ＤＦＦが有
している動作速度性能を充分に活用できていなかった。

【００２０】本発明の目的は、動作の高速化を図って、
安定性を得ると共に動作可能な入力周波数の上限を上げ
ることである。

【００２１】

【課題を解決するための手段】このために本発明は、第
１のＤＦＦの非反転出力端子と反転出力端子を各々第２
のＤＦＦの非反転データ入力端子と反転データ入力端子
に接続し、第２のＤＦＦの非反転出力端子と反転出力端
子を各々第３のＤＦＦの非反転データ入力端子と反転デ
ータ入力端子に接続し、第２のＤＦＦの非反転出力端子
と第３のＤＦＦの非反転出力端子をノアゲート機能を有
する上記第１のＤＦＦの第１、第２の非反転データ入力
端子に接続し、上記第３のＤＦＦのリセット端子にモー
ド制御信号を印加すると共に、上記第１〜第３ＤＦＦの
クロック入力端子に入力信号を共通に入力させ、上記第
１のＤＦＦの上記非反転出力端子又は反転出力端子から
出力信号を取り出すように構成した。

【００２２】

【実施例】以下、本発明の実施例について説明する。図
１はその一実施例の可変分周器の論理回路図である。１
はＤＦＦであって、ノアゲート機能を有するＤ１１入力
端子とＤ１２入力端子、入力クロック信号Ｖｉｎの立下
がりエッジを検出する非反転ＣＰ１入力端子、一定電圧
Ｖｃｒが印加する反転ＣＰ１入力端子、非反転Ｑ１出力
端子、反転Ｑ１出力端子を有し、また比較電圧Ｖｄｒを
入力するＤ１３入力端子を有する。この比較電圧Ｖｄｒ
はＤ１１入力端子、Ｄ１２入力端子に印加するデータ信
号の「Ｌ」と「Ｈ」を識別するための電圧である。

【００２３】２もＤＦＦであって、上記したＤＦＦ１の
非反転Ｑ１出力端子の信号が印加する非反転Ｄ２入力端
子、反転Ｑ１出力端子の信号が印加する反転Ｄ２入力端
子、入力クロック信号Ｖｉｎの立下がりエッジを検出す
る非反転ＣＰ２入力端子、一定電圧Ｖｃｒが印加する反
転ＣＰ２入力端子、非反転Ｑ２出力端子、反転Ｑ２出力
端子を有する。

【００２４】３もＤＦＦであって、上記したＤＦＦ２の
非反転Ｑ２出力端子の信号が印加する非反転Ｄ３入力端
子、反転Ｑ２出力端子の信号が印加する反転Ｄ３入力端
子、入力クロック信号Ｖｉｎの立下がりエッジを検出す
る非反転ＣＰ３入力端子、一定電圧Ｖｃｒが印加する反
転ＣＰ３入力端子、非反転Ｑ３出力端子、反転Ｑ３出力
端子、モード制御信号が印加されるリセットＲ端子を有
する。

【００２５】そして、ＤＦＦ１のＤ１１入力端子には、
ＤＦＦ２の非反転Ｑ２出力端子の信号が印加され、Ｄ１
２入力端子にはＤＦＦ３の非反転Ｑ３出力端子の信号が
印加される。本実施例の可変分周器の出力は、ＤＦＦ１
の非反転Ｑ１出力端子と反転Ｑ１出力端子から得てい
る。

【００２６】４は一定電圧Ｖｃｒの入力端子、５は比較
電圧Ｖｄｒの入力端子、６は入力クロック信号Ｖｉｎの
入力端子、７はモード制御信号Ｍの入力端子、８、９は
出力端子である。

【００２７】この実施例の可変分周器では、ＤＦＦ１〜
３の非反転ＣＰ１入力端子、非反転ＣＰ２入力端子、非
反転ＣＰ３入力端子に入力クロック信号Ｖｉｎを印加す
ることにより、この入力クロック信号Ｖｉｎに同期し
て、モード制御信号Ｍが「Ｈ」のとき入力クロック信号
Ｖｉｎの周波数を１／４に分周した周波数信号を、また
モード制御信号Ｍが「Ｌ」のとき１／５に分周した周波
数信号を、ＤＦＦ１の非反転Ｑ１出力端子と反転Ｑ１出
力端子から出力端子８、９に出力する。

【００２８】図２はこの可変分周器の動作説明用のタイ
ミングチャートである。まず初期状態ではＤＦＦ１〜３
は、非反転Ｑ１、Ｑ２、Ｑ３出力が「Ｌ」、反転Ｑ１、
Ｑ２、Ｑ３出力が「Ｈ」である。

【００２９】次に、時間Ｔ１では、モード信号Ｍが
「Ｌ」であるため、ＤＦＦ３はリセットがかからず正常
動作しており、非反転Ｑ２出力端子の信号「Ｌ」がＤ１
１入力端子に印加し、非反転Ｑ３出力端子の信号「Ｌ」
がＤ１２入力端子に印加し、そこでノアゲート機能が実
行されるので、入力クロック信号Ｖｉｎの立下がりで非
反転Ｑ１出力端子が「Ｈ」、反転Ｑ１出力端子が「Ｌ」
となる。この立下がり時、ＤＦＦ２、ＤＦＦ３に関して
は、Ｄ２入力端子、Ｄ３入力端子の信号が各々「Ｌ」で
あるので、非反転Ｑ２出力端子、非反転Ｑ３出力端子の
信号「Ｌ」の状態は変化しない。

【００３０】次の時間Ｔ２では、ＤＦＦ２はＤ２入力端
子に「Ｈ」の信号を受けているので、入力クロック信号
Ｖｉｎが立ち下がるときにＤＦＦ２の非反転Ｑ２出力端
子が「Ｈ」に変化する。この立下がり時は、ＤＦＦ１は
Ｄ１１入力端子、Ｄ１２入力端子の信号がともに「Ｌ」
の状態から変化しないので、非反転Ｑ１出力端子の信号
は「Ｈ」から変化しない。ＤＦＦ３に関しては、その非
反転Ｑ３出力は「Ｌ」から変化しない。

【００３１】次の時間Ｔ３では、ＤＦＦ３がＤ３入力端
子に「Ｈ」の信号を受けているので、入力クロック信号
Ｖｉｎが立ち下がるときに非反転Ｑ３出力端子が「Ｈ」
となる。この立下がり時に、ＤＦＦ１に関しては、Ｄ１
１入力端子は「Ｈ」、Ｄ１２入力端子は「Ｌ」であるの
で、非反転Ｑ１出力が「Ｌ」に変化する。またＤＦＦ２
に関しては、Ｄ２入力端子が「Ｈ」であるので、非反転
Ｑ２出力端子は「Ｈ」を継続する。

【００３２】次の時間Ｔ４では、ＤＦＦ２がＤ２入力端
子に「Ｌ」の信号を受けているので、入力クロック信号
Ｖｉｎが立ち下がりるときに非反転Ｑ２出力端子が
「Ｌ」に変化する。この立下がり時に、ＤＦＦ１に関し
ては、Ｄ１１入力端子、Ｄ１２入力端子が共に「Ｈ」で
あるので、非反転Ｑ１出力端子は「Ｌ」を継続し、また
ＤＦＦ３に関しては、Ｄ３入力端子が「Ｈ」であるの
で、非反転Ｑ３出力端子は「Ｈ」を継続する。

【００３３】次の時間Ｔ５では、ＤＦＦ３のＤ３入力端
子が「Ｌ」の信号を受けているので、入力クロック信号
Ｖｉｎが立ち下がるときに非反転Ｑ３出力端子が「Ｌ」
に変化する。この立下がり時に、ＤＦＦ１に関しては、
Ｄ１１入力端子の信号が「Ｌ」、Ｄ１２入力端子の信号
が「Ｈ」であるので、非反転Ｑ１出力端子の信号は
「Ｌ」から変化しない。また、ＤＦＦ２に関しては、Ｄ
２入力端子の信号が「Ｌ」であるので、非反転Ｑ２出力
端子の信号は「Ｌ」から変化しない。

【００３４】次の時間Ｔ６以降では、上記した時間Ｔ１
以降の動作が繰り返される。この結果、非反転Ｑ１出力
端子の信号の周期は、入力クロック信号Ｖｉｎの周期の
５倍、つまり１／５分周される。

【００３５】次に時間Ｔ１０でモード制御信号Ｍを
「Ｈ」に変化すると、入力クロック信号Ｖｉｎが立ち下
がるときに、非反転Ｑ３出力端子の信号が「Ｌ」に変化
し、以後これが固定される。

【００３６】次の時間Ｔ１１では、ＤＦＦ１のＤ１１入
力端子の信号が「Ｌ」、Ｄ１２入力端子の信号も「Ｌ」
であるので、入力クロック信号Ｖｉｎが立ち下がるとき
に、非反転Ｑ１出力端子の信号が「Ｈ」に変化する。こ
の立下がり時に、ＤＦＦ２はＤ２入力端子の信号が
「Ｌ」であるので、非反転Ｑ２出力端子は「Ｌ」を継続
する。

【００３７】次の時間Ｔ１２では、ＤＦＦ２のＤ２入力
端子の信号が「Ｈ」であるので、入力クロック信号Ｖｉ
ｎが立ち下がるときに、非反転Ｑ２出力端子の信号が
「Ｈ」に変化する。この立下がり時に、ＤＦＦ１はＤ１
１入力端子の信号が「Ｌ」、Ｄ１２入力端子の信号が
「Ｌ」であるので、非反転Ｑ１出力端子は「Ｈ」を継続
する。

【００３８】次の時間Ｔ１３では、ＤＦＦ１のＤ１１入
力端子の信号が「Ｈ」、Ｄ１２入力端子の信号が「Ｌ」
であるので、入力クロック信号Ｖｉｎが立ち下がるとき
に、非反転Ｑ１出力端子の信号が「Ｌ」に変化する。こ
の立下がり時に、ＤＦＦ２はＤ２入力端子の信号が
「Ｈ」であるので、非反転Ｑ２出力端子は「Ｈ」を継続
する。

【００３９】次の時間Ｔ１４では、ＤＦＦ２のＤ２入力
端子の信号が「Ｌ」であるので、入力クロック信号Ｖｉ
ｎが立ち下がるときに、非反転Ｑ２出力端子の信号が
「Ｌ」に変化する。この立下がり時に、ＤＦＦ１はＤ１
１入力端子の信号が「Ｈ」、Ｄ１２入力端子の信号が
「Ｌ」であるので、非反転Ｑ１出力端子は「Ｌ」を継続
する。

【００４０】次の時間Ｔ１５以降では、上記した時間Ｔ
１１以降の動作が繰り返される。この結果、非反転Ｑ１
出力端子の信号の周期は、入力クロック信号Ｖｉｎの周
期の４倍、つまり１／４分周される。なお、図２の斜線
部分はモード制御信号Ｍを「Ｌ」、「Ｈ」に切り替える
ことが必要なとき、切り替えることが可能な期間であ
る。

【００４１】本実施例では、ＤＦＦ１の非反転Ｑ１出力
端子の信号がＤＦＦ２のＤ２入力端子に印加し、反転Ｑ
１出力端子の信号が反転Ｄ２入力端子に印加する。ま
た、ＤＦＦ２の非反転Ｑ２出力端子の信号がＤＦＦ３の
Ｄ３入力端子に印加し、反転Ｑ２出力端子の信号が反転
Ｄ３入力端子に印加する。このように前段のＤＦＦの非
反転出力と反転出力により後段のＤＦＦが駆動されるの
で、動作が安定化する。また、この動作は、通常（片側
出力）の出力信号振幅の２倍の振幅で駆動されることと
等価になるので、非反転Ｑ２出力端子の信号をＤ１１入
力端子に、非反転Ｑ３出力端子の信号をＤ１２入力端子
に印加しても、支障は生ぜず、動作速度が影響を受ける
ことはない。更に、余裕があるので出力振幅を小さくす
ることもできる。更に、この実施例では、従来のような
アンドゲートを必要としないので、そのアンドゲートの
信号遅延時間分に対応して回路の動作速度が低下するこ
とはない。

【００４２】上記したＤＦＦ１は、例えばバイポーラト
ランジスタを用いて、図３に示すように構成することが
できる。Ｖｊは定電圧、Ｖｐは電源電圧である。また、
ＤＦＦ２はこのＤＦＦ１からバイポーラトランジスタを
１個省略して図４に示すように構成することができる。
更に、ＤＦＦ３もバイポーラトランジスタを用いて、図
５に示すように構成することができる。このＤＦＦ３は
図４に示す回路に２個のバイポーラトランジスタを付加
したものである。図６は図３〜図５に示した回路図を組
み合せて構成した可変分周器の具体的回路図である。こ
こでは、ＢＵＦ（バッファ）１０から出力を取り出して
いる。

【００４３】

【発明の効果】以上から本発明によれば、アンドゲート
を必要としないので、そのアンドゲートによる遅延時間
を解消できると共に回路が簡素され経済性が高くなる。
また、前段ＤＦＦの非反転出力端子の信号、反転出力端
子の信号を後段の非反転データ入力端子、反転データ入
力端子に印加するようにしたので、動作が安定し、分岐
出力をとる部分においても動作速度に支障が出ることは
ない。以上から、高速な可変分周器を実現でき、動作可
能な入力信号周波数の上限を高くすることができる。こ
の可変分周器を用いれば、スワローカウンタ技術により
高速なプログラマブルカウンタに発展させることができ
る。

【図面の簡単な説明】

【図１】本発明の一実施例の可変分周器の論理回路図
である。

【図２】同可変分周器の動作説明用のタイミングチャ
ートである。

【図３】同可変分周器のＤＦＦ１の具体的回路図であ
る。

【図４】同可変分周器のＤＦＦ２の具体的回路図であ
る。

【図５】同可変分周器のＤＦＦ３の具体的回路図であ
る。

【図６】同可変分周器の全体の具体的回路図である。

【図７】従来の可変分周器の論理回路図である。

【図８】従来の可変分周器の動作説明用のタイミング
チャートである。

Claims

【特許請求の範囲】

【請求項１】第１のＤＦＦの非反転出力端子と反転出
力端子を各々第２のＤＦＦの非反転データ入力端子と反
転データ入力端子に接続し、第２のＤＦＦの非反転出力
端子と反転出力端子を各々第３のＤＦＦの非反転データ
入力端子と反転データ入力端子に接続し、第２のＤＦＦ
の非反転出力端子と第３のＤＦＦの非反転出力端子をノ
アゲート機能を有する上記第１のＤＦＦの第１、第２の
非反転データ入力端子に接続し、上記第３のＤＦＦのリ
セット端子にモード制御信号を印加すると共に、上記第
１〜第３ＤＦＦのクロック入力端子に入力信号を共通に
入力させ、上記第１のＤＦＦの上記非反転出力端子又は
反転出力端子から出力信号を取り出すことを特徴とする
可変分周器。