JPH04301915A - クロック信号切換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は現在出力されているクロ
ック信号を外部から入力された切換信号に応動して周波
数が異なりかつ非同期な他のクロック信号に切換えるク
ロック信号切換装置に関する。

【０００２】

【従来の技術】例えば計算機システム等に組込まれてい
る周波数可変型のデジタルフィルタにおいては、一般に
、そのデジタルフィルタの特性を決定する遮断周波数ｆ
ｃ　（ＬＰＦ，ＨＰＦ）や中心周波数ｆ０　（ＢＰＦ，
ＢＥＦ）は外部からこのデジタルフィルタに印加する制
御周波数ｆｇ　に対応して変化する。

【０００３】このような機能を有するデジタルフィルタ
装置は例えば図５に示すように構成されている。入力端
子１から入力されたアナログ信号はローパスフィルタ（
ＬＰＦ）２でもって高周波の雑音成分が除去された後、
Ａ／Ｄ変換器３でもってｎビット構成のデジタルデータ
に変換される。ｎビットのデジタルデータは次のデジタ
ルフィルタ４にて必要な周波数成分が選択されて出力端
子５へ出力される。

【０００４】Ａ／Ｄ変換器３におけるサンプリング周波
数ｆｓ　およびデジタルフイルタ４に印加する制御周波
数ｆｇ　はクロック制御部６から供給される。このクロ
ック制御部６は外部に接続された複数の水晶発振器等で
構成された発振器７，８から出力されるそれぞれ周波数
ｆ１　，ｆ２　を有するクロック信号ａ１　，ａ２　が
入力される。

【０００５】クロック制御部６内には図６に示すような
クロック信号切換回路が組込まれている。そして、コン
ピュータ等で構成された外部制御装置７から出力される
切換信号ｂにていずれかのクロック信号ａ１　，ａ２　
を選択して出力する。図６において、入力された各クロ
ック信号ａ１　，ａ２　はそれぞれアンドゲート９ａ，
９ｂの一方端に入力される。外部制御装置７から入力さ
れた切換信号ｂはアンドゲート９ａの他方端に直接入力
されると共に、インバータ９ｃを介してアンドゲート９
ｂの他方端に入力される。

【０００６】各アンドゲート９ａ，９ｂの各出力信号は
オアゲート９ｄを介して出力される。したがって、図７
（ａ）に示すように、切換信号ｂがハイ（Ｈ）レベル状
態においては、周波数ｆ１　のクロック信号ａ１　が出
力信号ｃとして出力される。そして、時刻ｔ１　におい
て切換信号ｂがハイ（Ｈ）レベルからロー（Ｌ）レベル
へ変化すると、出力信号ｃが周波数ｆ１　のクロック信
号ａ１　から周波数ｆ２　のクロック信号ａ２　へ切換
わる。

【０００７】よって、デジタルフィルタ４の制御周波数
ｆｇ　が変化し、遮断周波数ｆｃ　または中心周波数ｆ
０　が変化する。

【０００８】

【発明が解決しようとする課題】しかしながら、図６に
示したクロック信号切換回路においては次のような問題
がある。

【０００９】一般に、図５に示した各振器７，８から出
力される各クロック信号ａ１　，ａ２　は図７（ａ）（
ｂ）に示すように非同期である。したがって、外部制御
装置７から入力される切換信号ｂの入力タイミングが、
図７（ａ）に示すように、いずれのクロック信号ａ１　
，ａ２　もハイレベル期間であったり、いずれのクロッ
ク信号ａ１　，ａ２　も同一信号レベルが一定期間以上
継続している期間であった場合には、クロック信号ａ１
　，ａ２　の切換は円滑に実施されたと見なすことがで
きる。

【００１０】しかし、図７（ｂ）に示すように、各クロ
ック信号ａ１　，ａ２　の立上がり，立下がりの近傍に
前記切換信号ｂのタイミングが位置すると、切換った直
後における出力信号ｃに微小パルス幅ΔＴを有するパル
スが発生する。よって、この微小パルス幅ΔＴのパルス
が制御周波数ｆｇ　としてデジタルフィルタ４へ印加さ
れる。

【００１１】デジタテルフィルタ４の動作可能な周波数
の最大値ｆｍａｘ　は少なくとも各クロック信号ａ１　
，ａ２　の最大値以上であればよい。したがって、製造
費等の制約から上記最大値ｆｍａｘ　は各クロック信号
ａ１　，ａ２　の大きい方の周波数ｆ１　より若干高い
値に設定されている。したがって、図７（ｂ）に示すよ
うに、微小パルス幅ΔＴのパルスが入力されると、この
パルスの立上がりまたは立下がりに応答しきれなく、デ
ジタルフィルタ４が誤動作を起こす。

【００１２】よって、図８に示すように、デジタルフィ
ルタ４の出力信号ｄの波形が、切換信号ｂが入力した時
点で大きく乱れる問題が生じる。

【００１３】本発明はこのような事情に鑑みてなされた
ものであり、ラッチ回路でもって所定の継続期間を有し
た切換タイミング信号を各クロック信号毎に該当クロッ
ク信号に同期するまで遅らせ、かつ切換タイミング信号
より遅れて真の切換信号で実際にクロック信号を切換え
ることによって、クロック信号の切換時に、微小パルス
幅のパルスが出力されることなく、かつ出力信号にメタ
ステーブル状態が含まれるのを未然に防止でき、切換え
られたクロック信号が印加される電子装置の誤動作を未
然に防止でき、装置自体の切換動作の信頼性を大幅に向
上できるクロック信号切換装置を提供することを目的と
する。

【００１４】

【課題を解決するための手段】上記課題を解消するため
に本発明のクロック信号切換装置によれば、入力された
互いに周波数が異なりかつ互いに非同期な複数のクロッ
ク信号の各信号レベルをそれぞれ反転する複数のインバ
ータと、外部制御装置から入力された各クロック信号の
周期より長い継続時間を有する切換タイミング信号を各
インバータから出力された各クロック信号の逆位相信号
の入力タイミングまでラッチする複数のラッチ回路と、
この各ラッチ回路にてラッチされた後の各クロック信号
毎の各修正切換タイミング信号と各クロック信号との論
理積信号を出力する複数のアンドゲートと、この各アン
ドゲートから出力された各論理積信号が入力され、外部
制御装置から切換タイミング信号の出力タイミングより
所定時間遅れて出力された切換信号入力に応動して、こ
の切換信号の指定する論理積信号を選択して出力する信
号切換回路とを備えたものである。

【００１５】

【作用】このように構成されたクロック信号切換装置で
あれば、例えばコンピュータ等の外部制御装置から入力
された所定の継続時間を有した切換タイミング信号は各
ラッチ回路でもって、各クロック信号の立上がりまたは
立下がりの信号レベル変換タイミングに同期する各クロ
ック信号毎の修正切換タイミング信号に変換される。そ
して、この修正切換タイミング信号と対応するクロック
信号の論理積信号が信号切換回路に入力される。

【００１６】すなわち、前記各ッチ回路の働きにより、
各修正切換タイミング信号は各クロック信号に同期する
ので、微小パルス幅を有した出力信号が発生するのが防
止される。

【００１７】また、外部制御装置から入力された切換タ
イミング信号の立上がり立下がりタイミングと各クロッ
ク信号の立上がり立下がりタイミングがほぼ一致するこ
とによって、ラッチ回路から出力される各修正タイミン
グ信号にメスタテーブル状態が生じる。しかし、各修正
切換タイミンク信号とクロック信号との論理積信号を求
めることによって、信号切換回路に入力される各クロッ
ク信号に対応した論理積信号にメスタテーブル状態の信
号が出力されるのを未然に防止している。

【００１８】そして、信号切換回路においては、各論理
積信号がハイレベルまたはローレベルの一定レベルが継
続している各クロック信号の周期より長い期間内に外部
制御装置から切換信号が入力され、出力されるクロック
信号が指定されたクロック信号に切換わる。

【００１９】

【実施例】以下本発明の一実施例を図面を用いて説明す
る。

【００２０】図１は実施例のクロック信号切換装置の概
略構成を示すブロック図である。なお、この実施例のク
ロック信号切換装置は、図５に示したデジタルフィルタ
装置のデジタルフィルタ４へ制御周波数を印加するクロ
ック制御部に組込まれている。

【００２１】例えは水晶発振器等で構成された発振器１
１ａ，１１ｂ，１１ｃから出力された各クロック信号ａ
１　，ａ２　，ａ３　は直接アンドゲート１３ａ，１３
ｂ，１３ｃの一方の入力端に印加されると共に、インバ
ータ１２ａ，１２ｂ，１２ｃでもって信号レベルが反転
されて逆位相信号ｇ１　，ｇ２　，ｇ３　としてラッチ
回路としてのＤ型のフリップフロップ１４ａ，１４ｂ，
１４ｃの各クロック端子ＣＰへ印加される。

【００２２】前記各発振器１１ａ，１１ｂ，１１ｃから
それぞれ出力される各クロック信号ａ１　，ａ２　，ａ
３　はそれぞれ異なる周波数ｆ１　，ｆ２　，ｆ３　を
有し、図２に示すように互いに非同期である。

【００２３】前記各フリップフロップ１４ａ〜１４ｃの
各入力端子Ｄには、図示しないコンピュータ等で構成さ
れた外部制御装置から切換タイミング信号ｂ１　が印加
される。この切換タイミング信号ｂ１　は図２に示すよ
うに、各クロック信号ａ１　，ａ２　，ａ３　の各周期
Ｔ１　（＝１／ｆ１　），Ｔ２　（＝１／ｆ２），Ｔ３
　（＝１／ｆ３　）の最大周期より例えば数倍長い継続
時間ＴＷ　を有している。また、当然、各クロック信号
ａ１　〜ａ３　に対して全く非同期タイミングで出力さ
れる。さらに、各フリップフロップ１４ａ〜１４ｃのセ
ット端子Ｓには常時ハイレベル電圧が印加されており、
各リセット端子Ｒには前記外部制御装置から必要に応じ
てリセット信号ｉが印加される。

【００２４】各フリップフロップ１４ａ〜１４ｃは、ク
ロック端子ＣＰに印加されている逆位相信号ｅ１　〜ｅ
３　の信号レベルの立上がりタイミングに同期して、そ
の時点で入力端子Ｄに印加されている切換タイミング信
号ｂ１　の信号レベルを取込んでラッチして出力端子Ｑ
へ出力する。

【００２５】各フリップフロップ１４ａ〜１４ｃの各出
力端子Ｑの出力信号はそれぞれ修正切換タイミング信号
ｇ１　，ｇ２　，ｇ３　として前記各アンドゲート１３
ａ，１３ｂ，１３ｃの他方の入力端に印加される。

【００２６】各アンドゲート１３ａ〜１３ｄは各クロッ
ク信号ａ１　，ａ２　，ａ３　と各修正切換タイミング
信号ｇ１　，ｇ２　，ｇ３　との各論理積信号ｈ１　，
ｈ２　，ｈ３　を信号切換回路１５内の３入力端子型の
各アンドゲート１６ａ，１６ｂ，１６ｃの一つの入力端
へ印加する。各アンドゲート１６ａ，１６ｂ，１６ｃの
残りの２つの入力端子には前述した外部制御装置からの
２ビット構成の切換信号ｊが印加される。

【００２７】具体的には、切換信号ｊの一方のビット信
号Ｄ０　は直接アンドゲート１６ｂに入力されると共に
、インバータ１７ａを介してアンドゲート１６ａ，１６
ｃに入力される。また、切換信号ｊの他方のビット信号
Ｄ１　は直接アンドゲート１６ｃに入力されると共に、
インバータ１７ｂを介してアンドゲート１６ａ，１６ｂ
に入力される。

【００２８】したがって、この信号切換回路１５は切換
信号ｊの各ビット信号Ｄ１　，Ｄ０　が［００］の場合
、アンドゲート１６ａから論理積信号ｈ１　がオアゲー
ト１８を介して出力信号ｃ１　として出力される。また
、切換信号ｊが［０１］の場合は、アンドゲート１６ｂ
から論理積信号ｈ２　がオアゲート１８を介して出力信
号ｃ１　として出力される。さらに、切換信号ｊが［１
０］の場合は、アンドゲート１６ｃから論理積信号ｈ３
　がオアゲート１８を介して出力信号ｃ１　として出力
される。

【００２９】信号切換回路１５のオアゲート１８から出
力された出力信号ｃ１　は前述したデジタルフィルタ４
へ制御周波数ｆｇ　として印加される。

【００３０】次に、このように構成されたクロック信号
切換装置の動作を図２に示すタイムチャートを用いて説
明する。

【００３１】各発振器１１ａ〜１１ｃから、図示するよ
うに非同期で各クロック信号ａ１　，ａ２　，ａ３　が
出力されている状態において、外部制御装置から出力さ
れている切換タイミング信号ｂ１　が時刻ｔ４　でハイ
（Ｈ）レベルからロー（Ｌ）レベルへ変化し、Ｌレベル
状態が前述したように各クロック周期の数倍の時間ＴＷ
　を経過した時刻ｔ５　まで継続した後、元のＨレベル
へ立上がったとする。そして、この切換タイミング信号
ｂ１　の立下がりタイミングがクロック信号ａ１　の立
下がりタイミングとほぼ一致し、かつ切換タイミング信
号ｂ１　の立上がりタイミングがクロック信号ａ３　の
立上りタイミングとほぼ一致した最悪条件を想定する。

【００３２】この場合、各フリップフロップ１４ａ〜１
４ｃは入力した切換タイミング信号ｂ１　の立下りタイ
ミングを各クロック端子ＣＰに入力されている逆位相信
号ｅ１　〜ｅ３　の立上がりタイミング、すなわち各ク
ロック信号ａ１　〜ａ３　の次の立下がりタイミングま
でラッチ（遅延）させる。したがって、各フリップフロ
ップ１４ａ〜１４ｃから出力される各修正切換タイミン
ク信号ｇ１　〜ｇ３　の各立下がりタイミングはそれぞ
れ対応する各クロック信号ａ１　〜ａ２の立下がりタイ
ミングに同期する。

【００３３】同様に、切換タイミング信号ｂ１　の立上
がりタイミングも各フリップフロップ１４ａ〜１４ｃに
て遅らされるので、図示するように各クロック信号ａ１
　〜ａ２　の立下がりタイミングに同期する。

【００３４】そして、切換タイミング信号ｂ１　の立下
がりタイミングは前述したようにクロック信号ａ１　の
タイミングとほぼ一致するので、修正切換タイミング信
号ｇ１　の立下がり時に信号レベルが不定となるメタス
テーブル状態Ｍ１　が発生する。また、修正切換タイミ
ング信号ｇ２　の最終の立上がり時にも同様の理由によ
ってメタステーブル状態Ｍ２　が発生する。

【００３５】このようにして得られた各修正切換タイミ
ング信号ｇ１　〜ｇ３　はアンドゲート１３ａ〜１３ｃ
によって該当する元のクロック信号ａ１　〜ａ３　との
各論理積信号ｈ１　〜ｈ３　が作成される。したがって
、各論理積信号ｈ１　〜ｈ３　は各クロック信号ａ１　
〜ａ３　に含まれる各パルスのうちの各修正切換タイミ
ング信号ｇ１　〜ｇ３　がＬレベル期間に対応する各パ
ルスを除去した信号波形となる。

【００３６】この各論理積信号ｈ１　〜ｈ３　には各修
正切換タイミング信号ｇ１　〜ｇ３　に含まれるメスタ
テーブル状態Ｍ１　，Ｍ２　は含まれない。この理由を
図３のタイムチャートを用いて説明する。図３は図２の
切換タイミング信号ｂ１　の立下がりタイミング近傍を
示す図である。 前述したようにフリップフロップ１４ａから出力される
修正切換タイミング信号ｇ１　にはメスタテーブル状態
Ｍ１　が存在するが、このメスタテーブル状態Ｍ１　の
期間は、フリップフロップ１４ａを構成するトランジス
タの種類（ＣＭＯＳ，バイポーラ）や内部回路構成，部
品製造会社等の違いにより異なるが、動作速度が速いフ
リップフロップは、この期間が短く、遅いフリップフロ
ップは、この期間が長いという傾向にある。

【００３７】元のクロック信号ａ１　においては、Ｌレ
ベル期間よりメスタテーブル状態の期間が短いフリップ
フロップを採用することによって、これらの信号ｇ１　
，ａ１　との論理積は必ずＬレベルとなる。その結果、
信号切換回路１５へ送出される論理積信号ｈ１　にメス
タテーブル状態Ｍ１　が含まれない。

【００３８】したがって、信号切換回路１５へ入力され
る各論理積信号ｈ１〜ｈ３　は前記各修正切換タイミン
グ信号ｇ１　〜ｇ３　のＬレベル期間、すなわち、元の
切換タイミング信号ｂ１　の継続時間ＴＷ　に近似した
継続期間を有する。そして、前記外部制御装置から出力
されている切換信号ｊの値が、切換タイミング信号ｂ１
　の出力時刻ｔ４　から時間ＴＡ　経過した時刻ｔ６　
に変更されると、その時点で、オアゲート１８の出力信
号ｃ１　がクロック信号ａ１　から別のクロック信号ａ
２　へ変化する。

【００３９】なお、この切換タイミング信号ｂ１　の出
力から切換信号ｊの出力時刻までの経過時間ＴＡ　は、
図４に示すように、コンピュータ等で構成された外部制
御装置の記憶部に予め記憶された固定時間である。具体
的には、信号切換回路１５に入力している全ての論理積
信号ｈ１　〜ｈ３　がＬレベルである継続期間ＴＷＡに
前記切換信号ｊを変更すればよい。この継続期間ＴＷＡ
は切換タイミング信号ｂ１　と各クロック信号ａ１　〜
ａ３　の位相関係で多少前後するが、切換タイミング信
号ｂ１　の継続期間ＴＷ　を各クロック信号ａ１　〜ａ
３　の最大周期の２〜３倍に設定すれば、たとえ継続時
間ＴＡ　を固定値としたとしても、切換信号ｊの切換タ
イミングが必ず継続期間ＴＷＡ内に入る。

【００４０】したがって、外部制御装置としては、出力
信号ｃ１　の周波数を変更する場合は、切換タイミング
信号ｂ１　を出力した後、所定の時間ＴＡ　を経過した
後に切換信号ｊを出力すれば、正確に出力周波数を変更
できる。

【００４１】このように構成されたクロック信号切換装
置であれば、外部制御装置から入力された切換タイミン
グ信号ｂ１　をフリップフロップ１４ａ〜１４ｃでもっ
て各クロック信号ａ１　〜ａ３　に同期させているので
、信号切換回路１５の出力信号ｃ１　に各クロック信号
ａ１　〜ａ３　の周期より短い微小パルス幅ΔＴのパル
スが含まれることはない。

【００４２】また、修正切換タイミング信号ｇ１　〜ｇ
３　と各クロック信号ａ１　〜ａ３　との論理積信号ｈ
１　〜ｈ３　を作成しているので、切換タイミング信号
ｂ１　の変化タイミングと各クロック信号ａ１　〜ａ３
　の信号変化タイミングがほぼ一致した場合に発生する
メタステーブル状態の影響が出力信号ｃ１　に含まれる
ことが未然に防止される。

【００４３】しかして、切換信号ｊに応動して出力され
ているクロック信号を異なる周波数を有しかつ非同期の
クロック信号に正しく切換えることが可能となる。

【００４４】なお本発明は上述した実施例に限定される
ものではない。実施例装置においては、３つのクロック
信号を切換えるようにしたが、２つのクロック信号また
は４個以上のクロック信号を切換えることも可能である
。

【００４５】

【発明の効果】以上説明したように、本発明のクロック
信号切換装置によれば、例えばフリップフロップ等で構
成されたラッチ回路でもって所定の継続期間を有した切
換タイミング信号を各クロック信号毎に該当クロック信
号に同期するまでラッチし、かつ切換タイミング信号よ
り所定時間遅れて入力された真の切換信号で実際にクロ
ック信号を切換えるようにしている。したがって、クロ
ック信号の切換時に、微小パルス幅のパルスが出力され
ることなく、かつ出力信号にメタステーブル状態が含ま
れるのを未然に防止できる。よって、切換えられたクロ
ック信号が印加される電子装置の誤動作を未然に防止で
き、装置自体の切換動作の信頼性を大幅に向上できる。

【図面の簡単な説明】

【図１】　　本発明の一実施例に係わるクロック信号切
換装置の概略構成を示すブロック図、

【図２】　　同実施例装置の動作を示すタイムチャート
、

【図３】　　同タイムチャートの要部を取出して示す
図、

【図４】　　同実施例装置における外部制御装置の
信号切換動作を示すタイムチャート、

【図５】　　従来のデジタルフィルタ装置の概略構成を
示すブロック図、

【図６】　　同従来装置におけるクロック信号切換回路
を示す回路図、

【図７】　　同従来クロック信号切換回路の動作を示す
タイムチャート、

【図８】　　同従来クロック信号切換回路の問題点を説
明するための波形図、

【符号の説明】

１１ａ〜１１ｃ…発振器、１２ａ〜１２ｃ…インバータ
、１３ａ〜１３ｃ…アンドゲート、１４ａ〜１４ｃ…フ
リップフロップ（ラッチ回路）、１５…信号切換回路。

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　入力された互いに周波数が異なりかつ
   互いに非同期な複数のクロック信号の各信号レベルをそ
   れぞれ反転する複数のインバータ（１２ａ〜１２ｃ）と
   、外部制御装置から入力された前記各クロック信号の周
   期より長い継続時間を有する切換タイミング信号を前記
   各インバータから出力された前記各クロック信号の逆位
   相信号の入力タイミングでラッチする複数のラッチ回路
   （１４ａ〜１４ｃ）と、この各ラッチ回路にてラッチさ
   れた後の前記各クロック信号毎の各修正切換タイミング
   信号と前記各クロック信号との論理積信号を出力する複
   数のアンドゲート（１３ａ〜１３ｃ）と、この各アンド
   ゲートから出力された各論理積信号が入力され、前記外
   部制御装置から前記切換タイミング信号の出力タイミン
   グより所定時間遅れて出力された切換信号入力に応動し
   て、この切換信号の指定する論理積信号を選択して出力
   する信号切換回路（１５）とを備えたクロック信号切換
   装置。