JPH10261953A - 奇数分周クロック発生回路 - Google Patents

Abstract

(57)【要約】 【課題】実質的にデューティ比５０％の奇数分周クロッ
クをＩＣ化に適した簡単な回路で生成することができる
奇数分周クロック発生回路を提供することにある。 【解決手段】ジョンソンカウンタを利用することで、デ
ューティ比が５０％の入力クロックに応じて動作しＨＩ
ＧＨレベルの期間とＬＯＷレベルのいずれかの期間が入
力クロックの１クロック分少ない出力を発生させ、この
出力パルスを入力クロックの半周期分に対応する分遅延
させて、遅延前の出力との論理和を採れることでデュー
ティ比が５０％の奇数分周クロックを得るものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、奇数分周クロッ
ク発生回路に関し、詳しくは、ＰＬＬループにおけるデ
バイダや周波数シンセサイザのクロック、センサなどの
駆動パルスなど高い周波数の発振回路から低い周波数の
クロックを発生するクロック発生回路において、実質的
にデューティ比５０％の奇数分周クロックをＩＣ化に適
した簡単な回路で生成することができるような奇数分周
クロック発生回路に関する。

【０００２】

【従来の技術】従来、パーソナルコンピュータのクロッ
クの発生、オーディオ機器における周波数シンセサイ
ザ、ＦＭ検波回路、トランシーバ、また、ＶＴＲ，ＶＣ
Ｒ等の映像機器における映像検波回路、位相検波回路な
どでは、ＩＣに内蔵される形でＰＬＬループ制御の下の
ＶＣＯからクロックを発生させている。この種のクロッ
ク発生回路においては、ＶＣＯの出力は、通常、デバイ
ダ（分周回路）により分周されて、低い周波数のパルス
にされて入力信号と位相比較が行われる。そして、位相
比較結果に応じてＶＣＯの発振周波数が制御される。分
周率は、各種のものがあって、オーディオ機器における
周波数シンセサイザなどでは、ＭＨｚオーダのものがｋ
Ｈｚオーダまで落とされる。この周波数シンセサイザで
は、目的の周波数を得るために奇数分周が選択されるこ
とがある。一方、ＶＴＲ，ＶＣＲ等では、３倍、７倍、
１１倍などのテープ速度の選択が奇数であることが多
く、奇数の分周が必要になる場合が多い。さらに、例え
ば、特願平９−５２２６０号，「座標入力装置」の出願
における実施例の静電センサ部（格子電極を有するタッ
チセンサ）に加える駆動パルスなどにあっては、センサ
部から適切な検出信号を得るために、各種の周波数のク
ロックが選択されてそれによりセンサ部の格子電極が駆
動される。この場合に、駆動周波数を変更することがＳ
／Ｎ比の向上に重要な役割を果たす。そのため、いくつ
かの偶数分周と奇数分周とが選択的に採用される。

【０００３】

【発明が解決しようとする課題】しかし、通常、分周ク
ロック発生回路は、フリップフロップと論理回路とを組
み合わせたものが多く、フリップフロップによる偶数分
周は容易であるが、奇数分周を行う場合には、基本クロ
ックを偶数分周回路で分周した後に奇数分周に対応する
させる幅のパルスを別途生成して偶数分周回路の出力と
の論理処理等により発生させることが多い。このように
パルスを論理処理で付加する奇数分周回路にあっては、
通常、ＨＩＧＨレベル側に１クロック分付加される関係
でＨＩＧＨレベル（以下“Ｈ”）とＬＯＷレベル（以下
“Ｌ”）との比が５０％、いわゆるデューティ比５０％
のクロックパルスを得ることは難しい。また、デューテ
ィ比５０％の出力を得ようとすると偶数分周回路の出力
との間の論理処理回路が複雑にならざるを得ない。

【０００４】一方、特定の奇数分周でその周波数が決定
されている奇数分周回路にあっては、ＣＲの時定数回路
が使用されることも多い。しかし、ＣＲの時定数回路を
使用すると、電源電圧の変動などにより正確な期間が保
証されない問題があって、かつ、多くの場合にコンデン
サが外付け回路となる関係からデジタル化されたＩＣ回
路での採用は避ける傾向にある。また、基準クロックと
してクロックを使用する場合には、多くの論理回路で
は、“Ｌ”の期間も利用されることが多く、デューティ
比５０％のクロックが必要とされる。そのため、“Ｌ”
の期間の調整回路が必要になる。この発明の目的は、こ
のような従来技術の問題点を解決するものであって、実
質的にデューティ比５０％の奇数分周クロックをＩＣ化
に適した簡単な回路で生成することができる奇数分周ク
ロック発生回路を提供することにある。

【０００５】

【課題を解決するための手段】このような目的を達成す
るこの発明の奇数分周クロック発生回路の特徴は、実質
的にデューティ比が５０％の入力クロックに応じて動作
しＨＩＧＨレベルの期間とＬＯＷレベルのいずれかの期
間が入力クロックの１クロック分少ないパルスの出力を
発生するジョンソンカウンタと、このジョンソンカウン
タの出力と入力クロックとを受けてジョンソンカウンタ
の出力に対して入力クロックの半周期分遅延した出力を
発生する遅延回路と、この遅延回路の出力とジョンソン
カウンタの出力とを受けてジョンソンカウンタの出力の
うち入力クロックの１クロック分少ない期間の信号部分
について遅延回路の出力とジョンソンカウンタの出力と
の論理和の出力を発生する論理回路とを備えるものであ
る。

【０００６】

【発明の実施の形態】このように、ジョンソンカウンタ
を利用することで、デューティ比が５０％の入力クロッ
クに応じて動作しＨＩＧＨレベルの期間とＬＯＷレベル
のいずれかの期間が入力クロックの１クロック分少ない
パルスの出力信号を任意の段の出力として簡単に発生さ
せることができる。その出力を入力クロックの半周期分
に対応する分遅延させて、遅延前の出力との論理和を採
れば、簡単に、デューティ比が５０％の奇数分周クロッ
クを得ることができる。入力クロックの半周期分に対応
する分遅延させる回路としては、例えば、ジョンソンカ
ウンタの出力信号を入力クロックの周期の中央位置の信
号に応じてラッチ回路でラッチすることで発生させるこ
とができる。そして、“Ｈ”が入力クロックの１クロッ
ク分少ない期間に当たるときには、正論理としてＯＲゲ
ートの論理回路によりラッチ回路の出力とジョンソンカ
ウンタの出力との論理和の出力を得てジョンソンカウン
タの出力のうち入力クロックの１クロック分少ない期間
の信号部分にクロック半周期分加算をし、“Ｌ”が入力
クロックの１クロック分少ない期間に当たるときには、
負論理としてＡＮＤゲートの論理回路によりラッチ回路
の出力とジョンソンカウンタの出力との論理和の出力を
得て１クロック分少ない期間の信号部分にクロック半周
期分加算をする。これにより、デューティ比５０％の奇
数分周クロックを簡単な回路で得ることができ、外付け
のコンデンサ等が不要でＩＣ化に適した奇数分周クロッ
ク発生回路が実現できる。

【０００７】

【実施例】図１は、この発明の奇数分周クロック発生回
路を適用した一実施例の回路図、図２は、分周クロック
発生動作のタイミングチャートである。図１に示す回路
は、１１分周を行う奇数分周クロック発生回路１０であ
って、ジョンソンカウンタ１と、フリップフロップ（Ｆ
Ｆ）２、インバータ３、そしてＯＲゲート４とからな
る。この回路では、分周対象となる入力クロックＣＬＫ
がジョンソンカウンタ１のカウントクロックとされ、分
周されたクロック出力がＯＲゲート４から出力端子８を
介して取り出される。なお、入力クロックＣＬＫは、入
力端子６からデューティ比５０％のクロックとして入力
される。入力端子７は、リセット信号ＲＳＴの入力端子
であって、ジョンソンカウンタ１とリップフロップ（Ｆ
Ｆ）２とがこれによりリセットされる。

【０００８】ジョンソンカウンタ１は、Ｎ段のフリップ
フロップからなるシフトレジスタの最終段の＊Ｑ出力
（＊Ｑは、いわゆるＱバー（図面参照）であって、フリ
ップフロップのＱ出力に対してその反転出力の意味であ
る。）を入力段のフリップフロップのセット側に入力す
るカウンタである。各段のフリップフロップは、段数分
×クロック数の期間“Ｈ”、“Ｌ”の出力をそれぞれの
段のフリップフロップが１クロック分遅延した形で発生
する。すなわち、最終段のフリップフロップの＊Ｑ出力
が“１”のときには、クロックを受けるとごに初段に
“１”が入力され続け、最終段まで“１”が入力された
ときに最終段の＊Ｑ出力が“０”となる。これにより、
今度は、初段に“０”が入力され続ける。それが最終段
のフリップフロップが“０”にセットされるまで続く。
最終段のフリップフロップが“０”になったときに最初
の状態に戻る。そこで、各段のフリップフロップは段数
分だけ分周されたパルスを発生する。

【０００９】１１分周を行うために、ここでは、ジョン
ソンカウンタ１は、６段のフリップフロップＦＦ1〜Ｆ
Ｆ6からなるシフトレジスタとし、フリップフロップＦ
Ｆ6のＱ出力をジョンソンカウンタ１の出力とする。１
１分周でかつデューティ比５０％のクロックを得るため
には、入力クロックＣＬＫに対して５．５クロック期間
分“Ｈ”で、５．５クロック期間分“Ｌ”の信号を得れ
ばよい。まず、ジョンソンカウンタ１において、入力ク
ロックＣＬＫ、５クロック期間分“Ｈ”で、６クロック
分“Ｌ”のパルスを生成する。そのために、フリップフ
ロップＦＦ5の＊Ｑ出力とフリップフロップＦＦ6の＊Ｑ
出力の論理積をＡＮＤゲート５により採って、これの出
力を初段のフリップフロップＦＦ1のセット側入力に帰
還する。これにより、フリップフロップＦＦ1〜ＦＦ6の
各段のＱ出力は、図２（ａ）の入力クロックＣＬＫに対
して（ｂ）〜（ｇ）に示す波形になる。

【００１０】ＡＮＤゲート５の出力は、クロックＣＬＫ
が５個入力されたときにフリップフロップＦＦ5の＊Ｑ
出力が“０”になるので、“０”になる。これにより分
周される“Ｈ”の期間が５クロック分になる。次にＡＮ
Ｄゲート５の出力が“１”になるのは、フリップフロッ
プＦＦ5とフリップフロップＦＦ6とがともに“０”にセ
ットされたときである。このときにそれぞれの＊Ｑ出力
は“１”になってＡＮＤゲート５の出力は“１”にな
る。そこで、入力クロックＣＬＫが６クロック入った後
である。その結果、フリップフロップＦＦ1〜ＦＦ6の各
段のＱ出力は、“Ｈ”期間が５クロック分で、“Ｌ”期
間が６クロック分のパルスになる。“Ｌ”期間が１クロ
ック分多い（図２（ｂ）〜（ｇ）参照）。

【００１１】フリップフロップ２は、入力クロックＣＬ
Ｋをインバータ３を介してトリガーとして受けて、入力
クロックＣＬＫの立下がり、すなわち、インバータ３の
立上がり出力でジョンソンカウンタ１の出力をラッチす
る。入力クロックＣＬＫが入力されても、ジョンソンカ
ウンタ１の出力が“Ｌ”のときには、“Ｌ”をラッチ
し、“Ｈ”のときには“Ｈ”をそれぞれ半クロック分遅
れてラッチする。これにより、フリップフロップ２の出
力は、ジョンソンカウンタ１の出力を半クロック分遅ら
せた、図２（ｈ）の波形になる。すなわち、インバータ
３は、入力クロックＣＬＫの１周期において、その中央
の位置でドリガー信号を生成するために挿入されている
ものであって、これによりインバータ３とフリップフロ
ップ２とは、ジョンソンカウンタ１の出力を半クロック
分遅らせる遅延回路を構成している。ＯＲゲート４は、
ジョンソンカウンタ１の出力とフリップフロップ２のＱ
出力とを受けて、ジョンソンカウンタ１の出力とフリッ
プフロップ２のＱ出力における“Ｈ”の期間の論理和を
採る回路である。これにより、ＯＲゲート４の出力は、
５クロック分＋入力クロックＣＬＫの１／２周期分の
“Ｈ”期間を持つ出力となり、結果として“Ｌ”の出力
も５．５クロック分になる。その結果、５．５クロック
分“Ｈ”と５．５クロック分“Ｌ”の１１分周されたデ
ューティ比５０％の出力を得ることができる。

【００１２】このように、入力クロックの半周期分の遅
延すべきパルスをフリップフロップ２によりジョンソン
カウンタ１の出力信号を入力クロックＣＬＫの１周期の
中央位置の信号においてラッチすることで発生し、ジョ
ンソンカウンタ１の出力信号がなくなった場合にこの出
力を半周期分延ばす出力をフリップフロップ２から得
る。この例では、“Ｈ”が入力クロックの１クロック分
少ない期間であるので、正論理としてＯＲゲートの論理
回路によりラッチ回路の出力の期間とジョンソンカウン
タの出力の期間との論理和の出力を得ている。

【００１３】以上は、ジョンソンカウンタ１の出力とし
て“Ｈ”の期間を入力クロックＣＬＫの５クロック分と
し、“Ｌ”の期間を６クロック分としているが、ＡＮＤ
ゲート５をＯＲゲートに変更すれば、“Ｈ”と“Ｌ”と
が入れ替わり、“Ｈ”の期間が入力クロックＣＬＫの６
クロック分となり、“Ｌ”の期間が５クロック分にな
る。このような場合には、ＯＲゲート４をＡＮＤゲート
に変えればよい。すなわち、“Ｌ”が入力クロックの１
クロック分少ない期間のときには、負論理としてＡＮＤ
ゲートの論理回路によりフリップフロップ２の出力とジ
ョンソンカウンタ１の出力との論理和の出力を得ること
で、これらの期間の論理和加算をすることができ、フリ
ップフロップ２が“Ｌ”をラッチしているときに、１／
２周期分“Ｌ”の期間を延ばすことができる。

【００１４】以上説明したきたが、実施例では、１１分
周の奇数分周の例を挙げているが、ジョンソンカウンタ
のフリップフロップの段数を増減すれば、それに応じた
奇数分周ができることはもちろんである。また、実施例
では、ジョンソンカウンタの最終段の出力を受けてフリ
ップフロップによりデューティ比５０％の奇数分周クロ
ックを得るようにしているが、図２の波形から理解でき
るように、ジョンソンカウンタの出力は、最終段に限定
されるものではなく、いずれの段からの出力であっても
よいことはもちろんである。さらに、ジョンソンカウン
タの出力を遅延する遅延回路として、実施例では、フリ
ップフロップのラッチ回路と入力クロックＣＬＫを受け
てラッチ信号を発生するインバータとにより構成してい
るが、遅延回路は、このような回路に限定されるもので
はない。

【００１５】

【発明の効果】以上説明してきたが、この発明にあって
は、ジョンソンカウンタを利用することで、デューティ
比が５０％の入力クロックに応じて動作しＨＩＧＨレベ
ルの期間とＬＯＷレベルのいずれかの期間が入力クロッ
クの１クロック分少ない出力パルスを発生させ、この出
力パルスを入力クロックの半周期分に対応する分遅延さ
せて、遅延前の出力との論理和を採ってデューティ比が
５０％の奇数分周クロックを得るようにしているので、
デューティ比５０％の奇数分周クロックを簡単な回路で
得ることができ、外付けのコンデンサ等が不要でＩＣ化
に適した奇数分周クロック発生回路が実現できる。

【図面の簡単な説明】

【図１】図１は、この発明の奇数分周クロック発生回路
を適用した一実施例の回路図である。

【図２】図２は、分周クロック発生動作のタイミングチ
ャートである。

【符号の説明】

１０…分周回路、１…ジョンソンカウンタ、２…ＦＦ1
〜ＦＦ6、３…フリップフロップ、３…インバータ、４
…ＯＲゲート、５…ＡＮＤゲート、１０…奇数分周クロ
ック発生回路。

Claims (2)

【特許請求の範囲】
1. 【請求項１】実質的にデューティ比が５０％の入力クロ
   ックに応じて動作しＨＩＧＨレベルの期間とＬＯＷレベ
   ルのいずれかの期間が前記入力クロックの１クロック分
   少ないパルスの出力を発生するジョンソンカウンタと、
   このジョンソンカウンタの出力と前記入力クロックとを
   受けて前記ジョンソンカウンタの出力に対して前記入力
   クロックの半周期分遅延した出力を発生する遅延回路
   と、この遅延回路の出力と前記ジョンソンカウンタの出
   力とを受けて前記ジョンソンカウンタの出力のうち前記
   入力クロックの１クロック分少ない期間の信号部分につ
   いて前記遅延回路の出力と前記ジョンソンカウンタの出
   力との論理和の出力を発生する論理回路とを備える奇数
   分周クロック発生回路。
2. 【請求項２】前記遅延回路は、ラッチ回路とインバータ
   とからなり、前記ラッチ回路が前記インバータの出力を
   受けて前記入力クロック１周期の中央位置において前記
   ジョンソンカウンタの出力をラッチする請求項１記載の
   奇数分周クロック発生回路。