JPH0292012A - パルス発生回路 - Google Patents
パルス発生回路Info
- Publication number
- JPH0292012A JPH0292012A JP63242221A JP24222188A JPH0292012A JP H0292012 A JPH0292012 A JP H0292012A JP 63242221 A JP63242221 A JP 63242221A JP 24222188 A JP24222188 A JP 24222188A JP H0292012 A JPH0292012 A JP H0292012A
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- JP
- Japan
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- clock
- signal
- output
- time width
- pulse signal
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Links
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 2
- 102100038023 DNA fragmentation factor subunit beta Human genes 0.000 description 4
- 101100277639 Homo sapiens DFFB gene Proteins 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 102100038026 DNA fragmentation factor subunit alpha Human genes 0.000 description 2
- 101000950906 Homo sapiens DNA fragmentation factor subunit alpha Proteins 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/017—Adjustment of width or dutycycle of pulses
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/04—Shaping pulses by increasing duration; by decreasing duration
- H03K5/05—Shaping pulses by increasing duration; by decreasing duration by the use of clock signals or other time reference signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、所定の時間幅を有するパルス信号を発生させ
るデジタル的なパルス発生回路に関する。
るデジタル的なパルス発生回路に関する。
（従来の技術）
現在、同期信号をトリガとして所定の時間幅を有するパ
ルス信号を発生させるため、一定周期のクロックをカウ
ントするデジタル的なパルス発生回路が用いられている
が、例えば、発生させるパルス信号の時間幅をクロック
の約２倍の精度で設定する場合、第４図に示すようにア
ナログ的に構成された２逓倍回路が必要となる。
ルス信号を発生させるため、一定周期のクロックをカウ
ントするデジタル的なパルス発生回路が用いられている
が、例えば、発生させるパルス信号の時間幅をクロック
の約２倍の精度で設定する場合、第４図に示すようにア
ナログ的に構成された２逓倍回路が必要となる。
すなわち、システムに用いられるクロックが２逓倍回路
２０によって２倍の周波数に変換される。
２０によって２倍の周波数に変換される。
２逓倍回路２０の出力は、カウンタ２１のクロックとし
て用いられ、このカウンタ２１は同期信号をトリガ入力
としている。これにより、カウンタ２１からは、システ
ムクロックの約２倍の精度の出力パルスを得ることがで
きる。
て用いられ、このカウンタ２１は同期信号をトリガ入力
としている。これにより、カウンタ２１からは、システ
ムクロックの約２倍の精度の出力パルスを得ることがで
きる。
この２逓倍回路は純粋なアナログ回路で構成される場合
と、ゲートの遅れを利用する準アナログ的なデジタル回
路で構成される場合が考えられる。
と、ゲートの遅れを利用する準アナログ的なデジタル回
路で構成される場合が考えられる。
しかし、このような２逓倍回路は部品点数が増加したり
、動作が不安定になったりする。
、動作が不安定になったりする。
（発明が解決しようとする課題）
前述したように、一定周期のクロックをカウントするこ
とにより所定の時間幅、を有するパルス信号を発生する
パルス発生回路に用いられるアナログ的な２逓倍回路は
部品点数が増加したり、動作が不安定になったりすると
いう問題がある。
とにより所定の時間幅、を有するパルス信号を発生する
パルス発生回路に用いられるアナログ的な２逓倍回路は
部品点数が増加したり、動作が不安定になったりすると
いう問題がある。
そこで、本発明の目的は、デジタル的な回路構成により
所定の時間幅を有するパルス信号を安定にしかも精度良
く発生させるパルス発生回路を提供することである。
所定の時間幅を有するパルス信号を安定にしかも精度良
く発生させるパルス発生回路を提供することである。
［発明の構成］
（課題を解決するための手段）
上記の課題を解決するため、本発明は、第１の信号をデ
ータとして人力し、クロックとして供給される第２の信
号に従って第１のホールド出力を得る第１のデータホー
ルド手段と、前記第１の信号をデータとして入力し、ク
ロックとして供給される前記第２の信号と逆位相の第３
の信号に従って第２のホールド出力を得る第２のデータ
ホールド手段と、前記第１および第２のデータホールド
手段にデータとして入力される前記第１の信号が立上が
った後、前記第１のデータホールド手段の第１のホール
ド出力と前記第２のデータホールド手段の第２のホール
ド出力のうちどちらが先に立上がるかを判定する判定手
段と、前記判定手段の判定結果に従って、前記第１と第
２のホールド出力のうち先に立上がった方の前記第２の
信号又は前記第３の信号を選択し、パルス信号の時間幅
の設定に用いられるクロックとして導出する選択手段と
、前記選択手段によって選択されたクロックをカウント
することによりパルス信号の時間幅を設定し、前記第１
および第２データホールド手段から出力されたデータに
従って所定のタイミングで所定の時間幅を有するパルス
信号を発生するカウンタ手段とを有している。
ータとして人力し、クロックとして供給される第２の信
号に従って第１のホールド出力を得る第１のデータホー
ルド手段と、前記第１の信号をデータとして入力し、ク
ロックとして供給される前記第２の信号と逆位相の第３
の信号に従って第２のホールド出力を得る第２のデータ
ホールド手段と、前記第１および第２のデータホールド
手段にデータとして入力される前記第１の信号が立上が
った後、前記第１のデータホールド手段の第１のホール
ド出力と前記第２のデータホールド手段の第２のホール
ド出力のうちどちらが先に立上がるかを判定する判定手
段と、前記判定手段の判定結果に従って、前記第１と第
２のホールド出力のうち先に立上がった方の前記第２の
信号又は前記第３の信号を選択し、パルス信号の時間幅
の設定に用いられるクロックとして導出する選択手段と
、前記選択手段によって選択されたクロックをカウント
することによりパルス信号の時間幅を設定し、前記第１
および第２データホールド手段から出力されたデータに
従って所定のタイミングで所定の時間幅を有するパルス
信号を発生するカウンタ手段とを有している。
（作用）
上記の構成によって本発明は、デジタル的な回路構成に
することにより所定の時間幅を有するパルス信号を安定
にしかも精度良く発生するパルス発生回路を提供するこ
とができる。
することにより所定の時間幅を有するパルス信号を安定
にしかも精度良く発生するパルス発生回路を提供するこ
とができる。
（実施例）
本発明の一実施例について図面を参照して説明する。
第１図は本発明の実施例であるパルス発生回路の構成を
示す図である。第１図において、本実施例回路は、デー
タホールド手段としてのＤフリップフロップ（以下ＤＦ
Ｆと記す）１および２、判定手段を構成するＳＲフリッ
プフロップ（以下５ＲＦＦと記す）３、アンド回路８お
よび９、オア回路１０、選択手段としてのスイッチ１１
、カウンタ手段としてのカウンタ７、およびインバータ
１７を有する。
示す図である。第１図において、本実施例回路は、デー
タホールド手段としてのＤフリップフロップ（以下ＤＦ
Ｆと記す）１および２、判定手段を構成するＳＲフリッ
プフロップ（以下５ＲＦＦと記す）３、アンド回路８お
よび９、オア回路１０、選択手段としてのスイッチ１１
、カウンタ手段としてのカウンタ７、およびインバータ
１７を有する。
ＤＦＦＩおよび２の入力端子りには、パルス信号発生の
トリがとなる同期信号Ｓが入力される。
トリがとなる同期信号Ｓが入力される。
また、ＤＦＦＩのクロック端子ＣＫにはクロックＣ１が
供給され、０ＦＦ２のクロック端子ＣＫにはインバータ
１７を介することによりクロックＣ１と逆位相のクロッ
クＣ３が供給される。
供給され、０ＦＦ２のクロック端子ＣＫにはインバータ
１７を介することによりクロックＣ１と逆位相のクロッ
クＣ３が供給される。
ＤＦＦＩおよび２に入力される同期信号Ｓがハイレベル
（以下の説明ではハイレベルを“Ｈ”ト記す）でクロッ
クＣ１が立上がった場合、ＤＦＦＩの出力はＤＦＦ２の
出力よりも先に“Ｈ＃になる。
（以下の説明ではハイレベルを“Ｈ”ト記す）でクロッ
クＣ１が立上がった場合、ＤＦＦＩの出力はＤＦＦ２の
出力よりも先に“Ｈ＃になる。
ＤＦＦＩの出力端子Ｑは、アンド回路８の第２入力端子
とアンド回路９の負論理入力端子およびオア回路１０に
接続される。また、ＤＦＦ２の出力端子Ｑは、アンド回
路８の負論理入力端子とアンド回路９の第２入力端子お
よびオア回路１０に接続される。さらに、アンド回路８
と９の第１入力端子には、それぞれ後述するカウンタ７
からのマスク信号Ｍが供給される。
とアンド回路９の負論理入力端子およびオア回路１０に
接続される。また、ＤＦＦ２の出力端子Ｑは、アンド回
路８の負論理入力端子とアンド回路９の第２入力端子お
よびオア回路１０に接続される。さらに、アンド回路８
と９の第１入力端子には、それぞれ後述するカウンタ７
からのマスク信号Ｍが供給される。
アンド回路８と９の出力端子は、それぞれ５ＲＦＦ３の
セット端子Ｓとリセット端子Ｒに接続されている。また
、オア回路１０の出力端子は、カウンタ７のトリガ入力
端子に接続されている。
セット端子Ｓとリセット端子Ｒに接続されている。また
、オア回路１０の出力端子は、カウンタ７のトリガ入力
端子に接続されている。
５ＲＦＦ３の出力端子Ｑからの信号は、スイッチ１１を
制御するために用いられる。このスイッチ１１は、クロ
ックＣ１又はＣ３のいずれか一方を選択導出し、導出し
たクロックをクロックＣ２としてカウンタ７のクロック
端子ＣＫに供給する。
制御するために用いられる。このスイッチ１１は、クロ
ックＣ１又はＣ３のいずれか一方を選択導出し、導出し
たクロックをクロックＣ２としてカウンタ７のクロック
端子ＣＫに供給する。
ＤＦＦＩの出力が“Ｈｏの場合、５ＲＦＦ３のセット端
子Ｓに入力される信号は“Ｈｏとなり、５ＲＦＦ３はセ
ットされる。これによって、５ＲＦＦ３の出力は“Ｈ”
となり、カウンタ７のクロック端子ＣＫに供給されるク
ロックＣ２にはクロックＣ１が用いられる。
子Ｓに入力される信号は“Ｈｏとなり、５ＲＦＦ３はセ
ットされる。これによって、５ＲＦＦ３の出力は“Ｈ”
となり、カウンタ７のクロック端子ＣＫに供給されるク
ロックＣ２にはクロックＣ１が用いられる。
また、ＤＦＦＩおよび２の入力端子りに入力される同期
信号Ｓが“Ｈ”でクロックＣ１が立下った場合、ＤＦＦ
２の出力はＤＦＦＩの出力よりも先に“Ｈｏになる。Ｄ
ＦＦ２の出力が“Ｈ”の場合、５ＲＦＦ３のリセット端
子Ｒに入力される信号は“Ｈ“となるため、５ＲＦＦ３
はリセットされる。これによって、５ＲＦＦ３の出力は
ローレベル（以下ローレベルを“Ｌ”と記す）となり、
スイッチ１１が切換えられることにより、カウンタ７の
クロック端子ＣＫに供給されるクロックＣ２としてはク
ロックＣ３が用いられる。
信号Ｓが“Ｈ”でクロックＣ１が立下った場合、ＤＦＦ
２の出力はＤＦＦＩの出力よりも先に“Ｈｏになる。Ｄ
ＦＦ２の出力が“Ｈ”の場合、５ＲＦＦ３のリセット端
子Ｒに入力される信号は“Ｈ“となるため、５ＲＦＦ３
はリセットされる。これによって、５ＲＦＦ３の出力は
ローレベル（以下ローレベルを“Ｌ”と記す）となり、
スイッチ１１が切換えられることにより、カウンタ７の
クロック端子ＣＫに供給されるクロックＣ２としてはク
ロックＣ３が用いられる。
ここで、ＤＦＦｌおよび２の出力端子Ｑとカウンタ７の
トリガ端子の間にはオア回路１０が挿入されており、Ｄ
ＦＦＩと２の出力のうち先に“Ｈ“になった出力がパル
ス信号発生のためのトリガとして用いられる。すなわち
、その出力が”Ｈ”になった時点からクロックＣ２のカ
ウントが開始される。また、所定の時間幅を有するパル
ス信号がカウンタ７から出力されるまで、５ＲＦＦ３の
セットおよびリセット端子ＳおよびＲへのＤＦＦＩおよ
び２からの入力はマスク信号Ｍがアンド回路８および９
の出力を常に“Ｌ”にすることによりマスクされる。
トリガ端子の間にはオア回路１０が挿入されており、Ｄ
ＦＦＩと２の出力のうち先に“Ｈ“になった出力がパル
ス信号発生のためのトリガとして用いられる。すなわち
、その出力が”Ｈ”になった時点からクロックＣ２のカ
ウントが開始される。また、所定の時間幅を有するパル
ス信号がカウンタ７から出力されるまで、５ＲＦＦ３の
セットおよびリセット端子ＳおよびＲへのＤＦＦＩおよ
び２からの入力はマスク信号Ｍがアンド回路８および９
の出力を常に“Ｌ”にすることによりマスクされる。
このような回路ｔＭ成によって、同期信号Ｓの立上がり
からカウンタ７へのクロックの供給までの時間は０〜０
．５クロツクとなり、従来のように、同期信号の立上が
りからカウンタへのクロックの供給までの時間０〜１．
０クロツクと比較して約２倍の時間精度が得られる。
からカウンタ７へのクロックの供給までの時間は０〜０
．５クロツクとなり、従来のように、同期信号の立上が
りからカウンタへのクロックの供給までの時間０〜１．
０クロツクと比較して約２倍の時間精度が得られる。
第２図は第１図に示す実施例回路の具体的な構成を示す
図である。また、第３図は第２図に示す実施例回路の動
作タイミングチャートである。なお、第１図におけるカ
ウンタ７は、第２図に示すようにＤＦＦ４．５および６
、アンド回路１２、およびインバータ１６を有している
。また、第１図におけるスイッチ１１は、第２図に示す
ようにアンド回路１３および１４、およびオア回路１５
を有している。
図である。また、第３図は第２図に示す実施例回路の動
作タイミングチャートである。なお、第１図におけるカ
ウンタ７は、第２図に示すようにＤＦＦ４．５および６
、アンド回路１２、およびインバータ１６を有している
。また、第１図におけるスイッチ１１は、第２図に示す
ようにアンド回路１３および１４、およびオア回路１５
を有している。
第３図に示す動作タイミングチャートにおいて、同期信
号Ｓが“Ｈ”になった場合、クロックＣ１の立ち下がり
で、すなわち、クロックＣ３の立ち上がりでＤＦＦ２の
出力Ｑ２がＤＦＦＩの出力Ｑ１より先に“Ｈ”となるた
め、５ＲＦＦ３がリセットされる。これにより、５ＲＦ
Ｆ３の出力Ｑ３は“Ｌ”となり、スイッチ１１内のアン
ド回路１３および１４、およびオア回路１５によって、
クロックＣ３がカウンタ７内のＤＦＦ５および６のクロ
ック端子ＣＫに供給される。
号Ｓが“Ｈ”になった場合、クロックＣ１の立ち下がり
で、すなわち、クロックＣ３の立ち上がりでＤＦＦ２の
出力Ｑ２がＤＦＦＩの出力Ｑ１より先に“Ｈ”となるた
め、５ＲＦＦ３がリセットされる。これにより、５ＲＦ
Ｆ３の出力Ｑ３は“Ｌ”となり、スイッチ１１内のアン
ド回路１３および１４、およびオア回路１５によって、
クロックＣ３がカウンタ７内のＤＦＦ５および６のクロ
ック端子ＣＫに供給される。
カウンタ７内のＤＦＦ４の入力は常に”Ｈ”であり、Ｄ
ＦＦ４のクロック端子ＣＫにはＤＦＦｌの出力Ｑ１およ
びＤＦＦ２の出力Ｑ２のアンド回路１０による論理演算
によって得られた信号が供給される。すなわち、ＤＦＦ
２の出力Ｑ２が“Ｈ”になった時、ＤＦＦ４の出力Ｑ４
も“Ｈｏとなる。
ＦＦ４のクロック端子ＣＫにはＤＦＦｌの出力Ｑ１およ
びＤＦＦ２の出力Ｑ２のアンド回路１０による論理演算
によって得られた信号が供給される。すなわち、ＤＦＦ
２の出力Ｑ２が“Ｈ”になった時、ＤＦＦ４の出力Ｑ４
も“Ｈｏとなる。
この出力Ｑ４をインバータ１６を介してＤＦＦ５および
６のリセット端子Ｒに供給することにより、ＤＦＦ５お
よび６のリセット状態が解除される。
６のリセット端子Ｒに供給することにより、ＤＦＦ５お
よび６のリセット状態が解除される。
また、この出力Ｑ４をインバータ１６を介してアンド回
路８および９に供給することにより、５ＲＦＦ３のリセ
ットおよびセット端子ＲおよびＳへのＤＦＦＩおよび２
からの入力が禁止（マスク）される。
路８および９に供給することにより、５ＲＦＦ３のリセ
ットおよびセット端子ＲおよびＳへのＤＦＦＩおよび２
からの入力が禁止（マスク）される。
前述したように、５ＲＦＦ３の出力Ｑ３が“Ｌ”になっ
た時、スイッチ１１の切換えによって、カウンタ７内の
ＤＦＦ５および６のクロック端子ＣＫに供給されるクロ
ックＣ２にはクロックＣ３が用いられ、このクロックＣ
３がカウンタ７でカウントされる。ＤＦＦ５の出力Ｑ５
が“Ｌ”で、かつＤＦＦ６の出力Ｑ６が“Ｈ“になった
時、アンド回路１２の出力が“Ｈ“となるので、ＤＦＦ
４のリセット端子Ｒにアンド回路１２の出力が供給され
、ＤＦＦ４がリセットされる。また、ＤＦＦ５および６
もリセットされ、５ＲＦＦ３のリセットおよびセット端
子ＲおよびＳへの入力のマスクも解除される。
た時、スイッチ１１の切換えによって、カウンタ７内の
ＤＦＦ５および６のクロック端子ＣＫに供給されるクロ
ックＣ２にはクロックＣ３が用いられ、このクロックＣ
３がカウンタ７でカウントされる。ＤＦＦ５の出力Ｑ５
が“Ｌ”で、かつＤＦＦ６の出力Ｑ６が“Ｈ“になった
時、アンド回路１２の出力が“Ｈ“となるので、ＤＦＦ
４のリセット端子Ｒにアンド回路１２の出力が供給され
、ＤＦＦ４がリセットされる。また、ＤＦＦ５および６
もリセットされ、５ＲＦＦ３のリセットおよびセット端
子ＲおよびＳへの入力のマスクも解除される。
本実施例のパルス発生回路においては、ＤＦＦ４の出力
Ｑ４が必要なパルス信号であるが、このパルス信号の立
上がりおよび立下がりの精度は、ゲートの遅れを無視し
た場合、０〜０．５クロツクのばらつきを有することに
なり、従来のＯ〜１．０クロツクのばらつきと比べて約
２倍の時間精度が得られる。なお、本実施例において、
パルス信号の時間幅を設定するために用いられるクロッ
クのデユーティは約１＝１であることが必要であるが、
このクロックの立上がりおよび立ち下がりを利用するこ
とにより、このクロックの２倍の周期のクロックをパル
ス信号の時間幅の設定に用いることができる。
Ｑ４が必要なパルス信号であるが、このパルス信号の立
上がりおよび立下がりの精度は、ゲートの遅れを無視し
た場合、０〜０．５クロツクのばらつきを有することに
なり、従来のＯ〜１．０クロツクのばらつきと比べて約
２倍の時間精度が得られる。なお、本実施例において、
パルス信号の時間幅を設定するために用いられるクロッ
クのデユーティは約１＝１であることが必要であるが、
このクロックの立上がりおよび立ち下がりを利用するこ
とにより、このクロックの２倍の周期のクロックをパル
ス信号の時間幅の設定に用いることができる。
以上、本発明の実施例について説明したが、本発明は上
記実施例に限定されることなく本発明の要旨の範囲内に
おいて変形実施が可能である。
記実施例に限定されることなく本発明の要旨の範囲内に
おいて変形実施が可能である。
［発明の効果］
以上述べたように、本発明によれば所定の時間幅を有す
るパルス信号を安定にしかも精度よく発生させるパルス
発生回路を提供することができる。
るパルス信号を安定にしかも精度よく発生させるパルス
発生回路を提供することができる。
第１図は本発明の実施例であるパルス発生回路の構成を
示す図、第２図は第１図に示す実施例回路の具体的な（
＆成を示す図、第３図は第２図に示す実施例回路の動作
タイミングチャート、第４図は従来のパルス発生回路の
概略的な構成を示す図である。 １．２．４．５．６・・・Ｄフリップフロップ、３・・
・ＳＲフリップフロップ、 １６．１７・・・インバータ、 ８．９．１２．１３．１４・・・アンド回路、１０．１
５・・・オア回路。 出願人代理人 弁理士 鈴江武彦
示す図、第２図は第１図に示す実施例回路の具体的な（
＆成を示す図、第３図は第２図に示す実施例回路の動作
タイミングチャート、第４図は従来のパルス発生回路の
概略的な構成を示す図である。 １．２．４．５．６・・・Ｄフリップフロップ、３・・
・ＳＲフリップフロップ、 １６．１７・・・インバータ、 ８．９．１２．１３．１４・・・アンド回路、１０．１
５・・・オア回路。 出願人代理人 弁理士 鈴江武彦
Claims (1)
- 【特許請求の範囲】 パルス信号発生のトリガに用いられる第１の信号およ
びパルス信号の時間幅の設定に用いられる第２の信号に
よって所定の時間幅を有するパルス信号を発生するパル
ス発生回路において、 前記第１の信号をデータとして入力し、クロックとして
供給される前記第２の信号に従って第１のホールド出力
を得る第１のデータホールド手段と、 前記第１の信号をデータとして入力し、クロックとして
供給される前記第２の信号と逆位相の第３の信号に従っ
て第２のホールド出力を得る第２のデータホールド手段
と、 前記第１および第２のデータホールド手段にデータとし
て入力される前記第１の信号が立上がった後、前記第１
のデータホールド手段の第１のホールド出力と前記第２
のデータホールド手段の第２のホールド出力のうちどち
らが先に立上がるかを判定する判定手段と、前記判定手
段の判定結果に従って、前記第１と第２のホールド出力
のうち先に立上がった方の前記第２の信号又は前記第３
の信号を選択し、パルス信号の時間幅の設定に用いられ
るクロックとして導出する選択手段と、 前記選択手段によって選択されたクロックをカウントす
ることによりパルス信号の時間幅を設定し、前記第１お
よび第２データホールド手段から出力されたデータに従
って所定のタイミングで所定の時間幅を有するパルス信
号を発生するカウンタ手段とを有することを特徴とする
パルス発生回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63242221A JPH0292012A (ja) | 1988-09-29 | 1988-09-29 | パルス発生回路 |
| DE89116308T DE68910768T2 (de) | 1988-09-29 | 1989-09-04 | Schaltung zur Erzeugung von Impulsen mit einer bestimmten Zeitperiodenbreite in Abhängigkeit eines Triggersignals. |
| EP89116308A EP0361135B1 (en) | 1988-09-29 | 1989-09-04 | Circuit for generating pulse having predetermined time period width based on trigger signal |
| US07/410,518 US4979194A (en) | 1988-09-29 | 1989-09-21 | Circuit for generating pulse having predetermined time period width based on trigger signal |
| KR1019890014175A KR920006012B1 (ko) | 1988-09-29 | 1989-09-29 | 트리거 신호에 따른 소정 펄스폭의 펄스 발생 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63242221A JPH0292012A (ja) | 1988-09-29 | 1988-09-29 | パルス発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0292012A true JPH0292012A (ja) | 1990-03-30 |
Family
ID=17086038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63242221A Pending JPH0292012A (ja) | 1988-09-29 | 1988-09-29 | パルス発生回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4979194A (ja) |
| EP (1) | EP0361135B1 (ja) |
| JP (1) | JPH0292012A (ja) |
| KR (1) | KR920006012B1 (ja) |
| DE (1) | DE68910768T2 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0341815A (ja) * | 1989-07-07 | 1991-02-22 | Mitsubishi Electric Corp | パルス幅変調波形発生回路 |
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