JP6130239B2 - 半導体装置、表示装置、及び信号取込方法 - Google Patents
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Description
本実施の形態では、具体的一例として、RSDS方式に応じた入力信号及びmini−LVDS方式に応じた入力信号のいずれかが入力され、半導体装置10がRSDSインターフェースまたはmini−LVDSインターフェースとして機能する場合について説明する。RSDSインターフェースとして機能する場合は、半導体装置10は、2ビットのデータを2セット分ラッチする回路として機能する。また、mini−LVDSインターフェースとして機能する場合は、半導体装置10は、8ビットのデータを1セット分ラッチする回路として機能する。
本実施の形態の半導体装置10の比較例として、RSDSインターフェースとして機能する従来の半導体装置について説明する。図8には、比較例の半導体装置100の回路図を示す。比較例の半導体装置100は、レシーバ150、入力データ制御装置120、及びクロック信号供給部114を備える。入力データ制御装置120は、データファーストラッチ140及びデータセカンドラッチ141を備える。
本実施の形態の半導体装置10の比較例として、mini−LVDSインターフェースとして機能する従来の半導体装置について説明する。図10には、比較例の半導体装置200の回路図を示す。比較例の半導体装置200は、レシーバ250、入力データ制御装置220、及びクロック信号供給部214を備える。入力データ制御装置220は、データファーストラッチ240及びデータセカンドラッチ241を備える。
本実施の形態では、第1の実施の形態の半導体装置10を表示装置の駆動用ICのインターフェースとして適用した場合について説明する。
10 半導体装置
12 入力端子
14、14A、14B、14C クロック信号供給部
16 セレクタ
20 入力データ制御装置
22 第1出力端子
24 第2出力端子
30 第1出力部
32 第1データ保持部
34 第2出力部
36 第2データ保持部
38 第3出力部
40 データファーストラッチ
41 データセカンドラッチ
42 第3出力端子
44 第4出力端子
50 レシーバ
52 第4出力部
54 第5出力部
60 4分周クロック生成回路
62 第5出力端子
64 第6出力端子
80 表示装置
82 タイミングコントローラ
84 駆動用IC
86 表示パネル
Claims (14)
- 複数のクロック信号を供給するクロック信号供給部と、
第1差動信号または第2差動信号が入力される入力端子と、
前記クロック信号供給部から供給されるクロック信号に応じて前記入力端子を介して入力された入力データを出力する第1出力部を備え、前記入力データの取り込みを制御する入力データ制御装置と、
前記第1出力部に接続され、前記第1差動信号に対応した信号を出力する第1出力端子と、
前記第1出力端子に電気的に接続され、前記第2差動信号に対応した信号を出力する第2出力端子と、
前記クロック切替信号供給部からの切替信号に基づいて、前記クロック信号供給部から供給される複数のクロック信号から第1差動信号または第2差動信号に対応したクロック信号を選択して前記第1出力部に供給するセレクタと、
を備えた半導体装置。 - 前記クロック信号供給部は、第1クロック信号及び、前記第1クロック信号よりも周波数が低い第2クロック信号を前記入力データ制御装置に供給する、
請求項1に記載の半導体装置。 - 前記セレクタは、前記クロック信号供給部から供給される第1クロック信号または第2クロック信号のいずれか一方を選択して前記第1出力部に供給する、
請求項1または請求項2に記載の半導体装置。 - 前記第1出力部は、前記クロック信号供給部から供給される第1クロック信号または第2クロック信号のレベルが、ハイレベルに立ち上がる遷移、またはローレベルに立ち下がる遷移のいずれか一方の遷移に応じて前記入力データの保持を行い、
前記第1クロック信号のレベルの遷移が、前記第1出力部が入力データの保持を行う信号のレベルの遷移とは異なる他方の遷移である場合に、前記第1クロック信号のレベルの遷移に応じてデータ保持を行う、前記第1出力部の前段に接続された第1データ保持部を備える、
請求項1から請求項3のいずれか1項に記載の半導体装置。 - 前記第1データ保持部は、フリップフロップ回路からなる、請求項4に記載の半導体装置。
- 第1クロック信号が供給される第2データ保持部と、
前記クロック信号供給部から供給される前記第1クロック信号に応じて、前記第2データ保持部に前記第2差動信号に対応した信号を出力し、かつ前記第1差動信号に対応した信号を第3出力端子に出力する第2出力部と、
前記クロック信号供給部から供給される第2クロック信号に応じて、前記第2差動信号に対応した信号を第4出力端子に出力する、前記第2データ保持部に接続された第3出力部と、
を備えた請求項1から請求項5のいずれか1項に記載の半導体装置。 - 前記第1出力部、前記第2出力部、及び前記第3出力部は、フリップフロップ回路からなる、請求項6に記載の半導体装置。
- 前記第2データ保持部は、フリップフロップ回路からなる、請求項6または請求項7に記載の半導体装置。
- 前記第1差動信号は、RSDS入力方式に基づいた信号である、請求項1から請求項8のいずれか1項に記載の半導体装置。
- 前記第2差動信号は、mini−LVDS入力方式に基づいた信号である、請求項1から請求項9のいずれか1項に記載の半導体装置。
- 前記クロック信号供給部から供給される第2クロック信号に応じて、前記第2出力部から出力された信号を第5出力端子に出力する第4出力部を備えた、請求項6から請求項8のいずれか1項に記載の半導体装置。
- 前記クロック信号供給部から供給される第2クロック信号に応じて、前記入力端子を介して入力された入力データを第6出力端子に出力する第5出力部を備えた、請求項1から請求項11のいずれか1項に記載の半導体装置。
- 表示パネルと、
前記請求項1から前記請求項12のいずれか1項に記載の半導体装置を備え、前記半導体装置により取り込んだ入力データに基づいて生成した信号を前記表示パネルに出力する駆動用ICと、
前記半導体装置に入力データの取り込みに関する指示を行うタイミングコントローラと、
を備えた表示装置。 - 第1クロック信号及び第2クロック信号を供給するクロック信号供給部と、第1差動信号または第2差動信号が入力される入力端子と、前記クロック信号供給部から供給されるクロック信号に応じて前記入力端子を介して入力された入力データを出力する第1出力部を備え、前記入力データの取り込みを制御する入力データ制御装置と、前記第1出力部に接続され、前記第1差動信号に対応した信号を出力する第1出力端子と、前記第1出力端子に電気的に接続され、前記第2差動信号に対応した信号を出力する第2出力端子と、前記クロック切替信号供給部からの切替信号に基づいて、前記クロック信号供給部から供給される前記第1クロック信号及び前記第2クロック信号から第1差動信号または第2差動信号に対応したクロック信号を選択して前記第1出力部に供給するセレクタと、前記第1クロック信号に応じて、第1クロック信号が供給される第2データ保持部に前記第2差動信号に対応した信号を出力し、かつ前記第1差動信号に対応した信号を第3出力端子に出力する第2出力部と、前記第2クロック信号に応じて、前記第2差動信号に対応した信号を第4出力端子に出力する、前記第2データ保持部に接続された第3出力部と、を備えた半導体装置の信号取込方法であって、
前記入力端子に前記第1差動信号が入力された場合に、
前記セレクタにより、前記第1差動信号に対応する第1クロック信号を選択して前記第1出力部に供給する工程と、
前記第1出力部により、前記第1クロック信号に応じて前記入力データを前記第1出力端子から出力する工程と、
前記第2出力部により、前記第1クロック信号に応じて、第1クロック信号が供給される第2データ保持部に前記第2差動信号に対応した信号を出力し、かつ前記第1差動信号に対応した信号を第3出力端子から出力する工程と、
を備え、かつ、
前記入力端子に前記第2差動信号が入力された場合に、
前記セレクタにより、前記第2差動信号に対応する前記第2クロック信号を選択して前記第1出力部に供給する工程と、
前記第1出力部により、前記第2クロック信号に応じて前記入力データを前記第3端子から出力する工程と、
前記第3出力部により、前記第2クロック信号に応じて、前記第2差動信号に対応した信号を第4出力端子から出力する工程と、
を備えた信号取込方法。
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