JP4395060B2 - 液晶表示装置の駆動装置及び方法 - Google Patents

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Description

本発明は、液晶表示装置の駆動装置及び方法に関し、特に、ラインごとにデータを比較してデータ遷移量を最小化することによって電磁波干渉(EMI)特性を改善した液晶表示装置の駆動装置及び方法に関する。
液晶表示装置は、データ信号を使用して液晶セルを走査し、液晶セルの光透過率を調節して画像を表示する。このような液晶表示装置は、セルごとにスイッチング素子が形成されたアクティブマトリックス(Active Matrix)タイプと呼ばれるものであり、コンピューター用モニター、事務機器、セルラホンなどの表示装置に適用されている。アクティブマトリックスタイプの液晶表示装置に使われるスイッチング素子としては主に薄膜トランジスタ(Thin Film Transistor; 以下 ”TFT”という)が利用されている。
図１は従来の液晶表示装置の駆動装置を概略的に示す図面である。
図１を参照すると、従来の液晶表示装置の駆動装置は、データライン(DL)とゲートライン(GL)の交差部にマトリックスタイプに配置された液晶セル(Clc)を具備する液晶パネル２と、データライン(DL)にデータ信号を供給するためのデータドライバ４と、ゲートライン(GL)にゲート信号を供給するためのゲートドライバ６と、システム１０から供給される同期信号(H,V,DE)を利用してデータドライバ４及びゲートドライバ６を制御するためのタイミングコントローラ８とを具備する。
液晶パネル２は、データライン(DL)及びゲートライン(GL)の交差部にマトリックス形態に配置された多数の液晶セル(Clc)を具備する。液晶セル(Clc) のそれぞれに形成されたTFTは、ゲートライン(GL)から供給されるスキャン信号に応答してデータライン(DL)から供給されるデータ信号を液晶セル(Clc)に供給する。このような液晶セル(Clc)のそれぞれには、ストレッジキャパシタ(Cst)が形成されて、ストレッジキャパシタ(Cst)は、液晶セル(Clc)の電圧を一定に維持する。
データドライバ４は、タイミングコントローラ８からのデータ制御信号(DCS)に応答してデジタルビデオデータ(R,G,B)を階調値に対応するアナログガンマ電圧(すなわち、データ信号)に変換して、このアナログガンマ電圧をデータライン(DL)で供給する。
ゲートドライバ６は、タイミングコントローラ８からのゲート制御信号(GCS)に応答してスキャンパルスをゲートライン(GL)に順次供給してデータ信号が供給される液晶パネル２の水平ラインを選択する。
システム１０は垂直/水平同期信号(V,H)、クロック信号(DCLK)及びデータイネーブル信号(DE)などをタイミングコントローラ８で供給する。システム１０は、低電圧差等信号(Low Voltage Differential Signal : LVDS)インターフェースを利用して並列のデジタルデータを直列データに圧縮してタイミングコントローラ８で供給する。
タイミングコントローラ８は、システム１０から入力される垂直/水平同期信号(V,H)、クロック信号(DCLK)及びデータイネーブル信号(DE)などを利用してゲートドライバ６及びデータドライバ４を制御するためのデータ制御信号(DCS)及びゲート制御信号(GCS)を生成する。同時に、タイミングコントローラ８は、システム１０から供給されたデータを並列データに再構成してデータドライバ４に供給する。
このようなタイミングコントローラ８は、一画素分(例えば、１８bit:R,G,B各６bit)のデータを１８個のデータラインを利用してデータドライバ４に供給する。しかし、このように一画素分のデータがタイミングコントローラ８からデータドライバ４に供給されると、データの遷移により電磁波干渉(Electromagnetic Interference : 以下 ”EMI”という)がひどく現われるようになる。
Figure 0004395060
例えば、表１のように現在画素データ(Pn)が全部”０”のビットをからなり、次画素データ(Pn+１)が全部”１”のビットからなるビット系列に遷移すると高いEMIが発生する。特に、このような現象は液晶パネル２の解像度及び寸法が増加するほどひどく現われる。例えば、一画素分のデータで ２４bit(R,G,B各８bit)が使われる場合、タイミングコントローラ８を介してデータドライバ４へ送信されるビット数も増加されるためより高い EMIが発生する。
したがって、このように高いEMIが発生することを防止するために図２のような駆動装置を提案するものである。
図２は、従来の技術による液晶表示装置の駆動装置を概略的に示す図面である。図２の説明の際に、図１と同一の機能を有する構成要素は、同一の図面符号を付し、それについての詳細な説明は、省略する。
図２を参照すると、従来の技術による液晶表示装置の駆動装置は、データライン(DL)とゲートライン(GL)の交差部にマトリックスタイプに配列された液晶セル(Clc)を具備する液晶パネル２と、データライン(DL)にデータ信号を供給するためのデータドライバ４と、ゲートライン(GL)にゲート信号を供給するためのゲートドライバ６と、システム１０から供給される同期信号(H,V,DE)を利用してデータドライバ４及びゲートドライバ６を制御するためのタイミングコントローラ１２を具備する。
タイミングコントローラ１２は、システム１０から入力される垂直/水平同期信号(V,H)、クロック信号(DCLK)及びデータイネーブル信号(DE)などを利用してゲートドライバ６及びデータドライバ４を制御するためのデータ制御信号(DCS)及びゲート制御信号(GCS)を生成する。ここで、ゲート制御信号(GCS)には、ゲートスタートパルス(Gate Start Pulse : GSP)、ゲートシフトクロック(Gate Shift Clock : GSC)、ゲート出力信号(Gate Output Enable : GOE)などが含まれる。データ制御信号(DCS)には、ソーススタートパルス(Source Start Pulse : SSP)、ソースシフトクロック(Source Shift Clock : SSC)、ソース出力信号(Source Output Enable : SOE)及び極性制御信号(Polarity : POL)などが含まれる。
同時に、タイミングコントローラ１２は、システム１０から供給されたデータを並列データに再構成してデータドライバ４で供給する。そして、タイミングコントローラ８は、データの遷移数を最小化させるためのモード制御部１４を具備する。
モード制御部１４は、データドライバ４に供給されなければならない次の画素データとデータドライバ４に供給されている現在の画素データとのデータ遷移状態を比較する。すなわち、モード制御部１４は、次の画素データ(Pn+１)のそれぞれのビットと現在の画素データ(Pn)のそれぞれがビットとを比較して'０→１'または '１→０'のようなビット遷移を検出して、検出されたビット遷移に対応してデータを反転または非反転させて出力する。
実際に、モード制御部１４は、現在の画素データ(Pn)と次の画素データ(Pn+１)のビット遷移を計数して、その計数された遷移が界閾値(例えば:全体送信量１８ビットの半分９)を超過するか否かを検査する。そして、モード制御部１４は、データ遷移量が閾値を超過する度にモード制御信号(REV)の論理値を反転させ、同時に供給される次の画素データを反転させてデータドライバ４に供給する。
Figure 0004395060
例えば、表２のようにPnのデータが全部”０”ビットからなり、次に供給されるPn+１のデータが全部”１”からなる場合に、１６回のビット遷移が発生する。この時、ビット遷移が閾値(すなわち、９)の以上になるためモード制御信号(REV)の論理値が反転され、同時にPn+１のデータとして”００００００ ００００００ ００００００”のデータが供給される(すなわち、 データのすべてのビットが反転されて供給される)。この時、データドライバ４では、モード制御信号(REV)に対応してPn+１のデータを反転して”１１１１１１ １１１１１１ １１１１１１”のデータを生成する(すなわち、元來データに復元される)。
このため、データドライバ４に含まれた多数のデータ IC(Integrated Circuit)のそれぞれは、図３のようにデータ復元部１８、シフトレジスター部２０、ラッチ部２２、デジタル-アナログ変換部(以下 ”DAC部”という)２４及び出力バッファ部２６を具備する。
データ復元部１８は、モード制御信号(REV)に対応してデータを反転するかまたは非反転のままラッチ部２２に供給する。すなわち、データ復元部１８は、モード制御信号(REV)が反転された時、受信したデータのすべてのビットを反転して復元データを生成して、生成された復元データをラッチ部２２に供給する。データ復元部１８は、モード制御信号(REV)が反転されなかった時、受信したデータを中継してラッチ部２２に供給する。
シフトレジスター部２０には多数のシフトレジスターが含まれてタイミングコントローラ１２から供給されるソーススタートパルス(SSP)をソースシフトクロック(SSC)に対応して順次にシフトさせてサンプリング信号を出力する。
ラッチ部２２は、シフトレジスター部２０からのサンプリング信号に応答してデータ復元部１８から供給されるデータ(data)を一定単位ずつ順次サンプリングしてラッチする。このためにラッチ部は、i(iは自然数)個のデータ(data)をラッチするために i個のラッチから構成されて、そのラッチのそれぞれは、データのビット数(例えば６ビットまたは８ビット)に対応する大きさを持つ。ラッチ部３６は、タイミングコントローラ１２からのソース出力イネーブル(SOE)信号に応答してラッチされた i個のデータを同時に出力する。
DAC部２４は、ラッチ部２２からのデータ(data)を正極性及び/または負極性データ信号に変換して出力する。このために、DAC部２４は、図示されないガンマ電圧発生部から多数のガンマ電圧を供給される。実際に、DAC部２４は、極性制御信号(POL)に応答してデータ(data)を正極性及び/または負極性データ信号に変換する。
出力バッファ部２６は、DAC部２４からのデータ信号を信号緩衝してデータライン(DL)に供給する。
このような従来の技術による液晶表示装置は、現在の画素データと次の画素データとを比較してデータを反転するかまたは非反転のまま出力するため、高い EMIが発生するのを防止することができる。しかし、このような従来の技術による液晶表示装置は、単純に現在の画素データと次の画素データのみを比較するため、データのビット遷移数を減らすのに限界がある。
したがって、本発明の目的は、ラインごとにでデータを比較してデータ遷移量を最小化することによって電磁波干渉(EMI)の特性を改善した液晶表示装置の駆動装置及び方法を提供することである。
上記目的を達成するために、本発明の液晶表示装置の駆動装置は、データ集積回路と、前記データ集積回路に接続されたタイミングコントローラと; 前記タイミングコントローラに形成されて以前のラインデータと現在のラインデータとが一致するか否かを比較してライン制御信号を生成するエンコーダと、前記データ集積回路に形成されて前記ライン制御信号を受信するデコーダとを具備する。
前記エンコーダは、前記ライン制御信号に応答して前記デコーダにデータ信号を選択的に供給する。
前記エンコーダは、前記現在ラインデータが前記以前ラインデータと同一である場合、前記デコーダに前記データ信号を供給しない。
前記データ集積回路は、前記エンコーダが前記データ信号を供給しない場合には、以前に供給されたデータを利用して前記データラインに供給される信号を生成する。
前記液晶表示装置の駆動装置は、前記エンコーダが前記現在のラインデータの各ビットを前記以前のラインデータの対応ビットと比較して前記現在のラインデータと前記以前のラインデータとが同一であるか否かを判定する比較機を具備する。
前記エンコーダは、前記比較機に前記以前のラインデータを出力する第１メモリーブロックと、前記比較機に前記現在のラインデータを出力する第２メモリーブロックとをさらに具備する。
前記エンコーダは、概ね１水平ラインに対応する時間だけデータ信号を遅延する遅延機をさらに具備する。
前記エンコーダは、現在の画素データと以前の画素データとを比較してモード制御信号を発生し、前記モード制御信号に応答して前記現在画素データを選択的に反転するデータ生成部をさらに具備する。
前記データ生成部は、前記現在のラインデータと前記以前のラインデータが同一である場合には、前記現在の画素データと前記以前の画素データを比較しない。
前記データ生成部は、前記現在の画素データと前記以前の画素データとの間のビット遷移量(Bit transition amount)を計数する。
前記データ生成部は、前記現在の画素データが反転される場合には、前記モード制御信号の極性を反転し、前記現在の画素データが反転されない場合には、前記モード制御信号の極性を維持する。
前記エンコーダは、前記タイミングコントローラからソースシフトクロック(SSC)を受信する第１入力端子と、前記ライン制御信号を受信する第２入力端子、及び前記データ集積回路に接続された出力端子とを持つ ANDゲートを具備する。
前記ANDゲートは、前記現在のラインデータと前記以前のラインデータとが同一である場合、前記ソースシフトクロックを出力しない。
前記ライン制御信号は、前記現在のラインデータと前記以前のラインデータとが同一である場合には、前記液晶表示装置の１水平ラインに供給されるデータの時間に対応してイネーブル状態であり、前記現在のラインデータと前記以前のラインデータとが同一ではない場合には、ディスエイブル状態である。
本発明に係る液晶表示装置の駆動方法は、現在の水平ラインのデータと以前の水平ラインのデータとが同一であるか否かを判定する段階と、現在のラインデータと以前のラインデータとが同一である場合、タイミングコントローラからデータ駆動部に供給されるデータ信号とソースシフトクロックを遮断する段階とを含む。
前記液晶表示装置の駆動方法は、前記データ信号と前記ソースシフトクロックが前記データ駆動部に供給されない場合には、前記データ駆動部に以前に供給されたデータを利用して前記データ駆動部がデータラインに供給されるデータ信号を発生する段階をさらに含む。
前記液晶表示装置の駆動方法は、前記現在のラインデータと前記以前のラインデータとが同一である場合、イネーブル状態のライン制御信号を発生する段階と、前記ライン制御信号を前記データ駆動部に供給する段階とをさらに含む。
前記液晶表示装置の駆動方法においては、前記イネーブル状態のライン制御信号は、前記液晶表示装置の１水平ラインに供給されるデータの時間に対応する所定時間の間に発生する。
前記液晶表示装置の駆動方法は、現在の画素データと以前の画素データとの間のビット遷移を計数する段階と、前記現在のラインデータと前記以前のラインデータとが同一ではない場合、前記計数されたビット遷移に応じて選択的に前記現在の画素データを反転させる段階とをさらに含む。
前記液晶表示装置の駆動方法は、前記計数されたビット遷移に応じてモード制御信号を発生する段階をさらに含む。
本発明に係る液晶表示装置の駆動装置及び方法は、EMIを最小化することができる。
［実施例］
上記目的以外の本発明の他の目的及び特徴は添付図面を参照した実施例に対する説明を通じて理解されるであろう。
以下、図４乃至図６を参照して本発明の望ましい実施例に対して説明する事にする。
図４は本発明の実施例による液晶表示装置の駆動装置を示す図面である。
図４を参照すると、本発明の実施例による液晶表示装置の駆動装置は、データライン(DL)とゲートライン(GL)の交差部にマトリックスタイプに配置された液晶セル(Clc)を具備する液晶パネル３２と、データライン(DL)にデータ信号を供給するためのデータドライバ３４と、ゲートライン(GL)にゲート信号を供給するためのゲートドライバ３６と、外部から供給される同期信号(H,V,DE,DCLK)を利用してデータドライバ３４及びゲートドライバ３６を制御するためのタイミングコントローラ３８とを具備する。
液晶パネル３２は、データライン(DL)及びゲートライン(GL)の交差部にマトリックス形態に配置された多数の液晶セル(Clc)を具備する。液晶セル(Clc)のそれぞれに形成されたTFTはゲートライン(GL)から供給されるスキャン信号に応答してデータライン(DL)から供給されるデータ信号を液晶セル(Clc)に供給する。このような液晶セル(Clc)のそれぞれにはストレッジキャパシタ(Cst)が形成されて、ストレッジキャパシタ(Cst)は、液晶セル(Clc)の電圧を一定に維持する。
データドライバ３４は、タイミングコントローラ３８からのデータ制御信号(DCS)に応答してデジタルビデオデータ(data)を階調値に対応するアナログガンマ電圧(すなわち、データ信号)に変換して、このアナログガンマ電圧をデータライン(DL)で供給する。このようなデータドライバ３４には、多数のデータ ICが含まれ、このデータICのそれぞれは、デコーディングブロック４２を具備する。デコーディングブロック４２は、タイミングコントローラ３８から供給されるモード制御信号(REV)に対応してデータを反転するかまたは非反転のままデータ ICに供給する。同時に、デコーディングブロック４２は、タイミングコントローラ３８から供給されるライン制御信号(LCS)に対応してデータを供給するか否かを決める。このようなデコーディングブロック４２の詳細な構成及び動作過程は後述する。
ゲートドライバ３６は、タイミングコントローラ３８からのゲート制御信号(GCS)に応答してスキャンパルスをゲートライン(GL)に順次供給してデータ信号が供給される液晶パネル３２の水平ラインを選択する。
タイミングコントローラ３８は、外部システムから入力される同期信号(H,V,DE,DCLK)を利用してデータドライバ３４及びゲートドライバ３６を制御するためのデータ制御信号(DCS)及びゲート制御信号(GCS)を生成する。同時に、タイミングコントローラ３８は、外部システムから供給されたデータについて以前の画素データと現在の画素データとを比較し、同時に現在のラインの画素データと以前のラインの画素データとを比較してビット遷移の数を最小化することができるようにデータを変更するエンコディングブロック４０を具備する。
図５は図４に図示されたタイミングコントローラを詳しく示すブロック図である。
図５を参照すると、タイミングコントローラ３８は、ゲート制御信号生成部５０、データ制御信号５２及びエンコディングブロック４０を具備する。
ゲート制御信号生成部５０は、外部からの同期信号(H,V,DE,DCLK)を利用してゲート制御信号(GCS)を生成する。ここで、ゲート制御信号(GCS)にはゲートスタートパルス(Gate Start Pulse : GSP)、ゲートシフトクロック(Gate Shift Clock : GSC)、ゲート出力信号(Gate Output Enable : GOE)などが含まれる。
データ制御信号生成部５２は、外部からの同期信号(H,V,DE,DCLK)を利用してデータ制御信号(DCS)を生成する。ここで、データ制御信号(DCS)には、ソーススタートパルス(Source Start Pulse : SSP)、ソースシフトクロック(Source Shift Clock : SSC)、ソース出力信号(Source Output Enable : SOE)及び極性制御信号(Polarity : POL)などが含まれる。
エンコディングブロック４０は、以前のラインの画素データと現在のラインの画素データとが同一である場合、ライン制御信号(LCS)をイネーブル(enable)(ロー信号) させ、同時にデータ及びソースシフトクロック(SSC)を供給しない。同時に、エンコディングブロック４０は、以前のラインの画素データと現在のラインの画素データとが同一でない場合、ライン制御信号(LCD)をディスエイブル(disable)(ハイ信号)さ、同時に以前の画素データと現在の画素データとを比較してビット遷移の数を最小化することができるように現在の画素データを反転しまたは非反転のままデータドライバ３４に供給する。
このために、エンコディングブロック４０は、遅延部６０、第１メモリーブロック５４、第２メモリーブロック６２、比較部５６及びデータ生成部５８を具備する。
遅延部６０は外部から入力されるデータ(data)を概ね一水平ラインの時間だけ遅延させて第１メモリーブロック５４に供給する。
第１メモリーブロック５４は、遅延部６０から概ね一ライン分だけ遅延して供給されるデータ(data)を保存し、同時に受信した一ライン分の以前のデータ(data(n-１))を比較部５６に供給する。
第２メモリーブロック６２は、外部から入力されるデータ(data)を一ライン分保存し、同時に保存されたデータ(data(n))を比較部５６に供給する。
比較部５６は、第１メモリーブロック５４から供給される以前の１ライン分のデータ(data(n-1))と第２メモリーブロック６２から供給される現在の１ライン分のデータ(data(n))との間の同一性を判定する。ここで、比較部５６は、以前の１ライン分のデータ(data(n-１))と現在の１ライン分のデータ(data(n))とが同一であると判断されるとライン制御信号(LCS)をイネーブル状態(ロー状態)にさせて、アンドゲート５９及びデータ生成部５８に供給する。以前の１ライン分のデータ(data(n-１))と現在の１ライン分のデータ(data(n))とが相異なっていると判断するとライン制御信号(LCS)をディスエイブル状態(ハイ状態)にさせてアンドゲート５９及びデータ生成部５８に供給する。
データ生成部５８は、ディスエイブル状態のライン制御信号(LCS)を受信した時、外部から入力される現在の画素データと以前の画素データのビット遷移状態を比較する。すなわち、データ生成部５８は、ディスエイブル状態のライン制御信号(LCS)が入力される時、次の画素データのそれぞれのビットと現在の画素データのそれぞれのビットを比較して'０→１'または'１→０'のようなビット遷移を検出して、検出されたビット遷移の数に対応してデータを反転させるかまたは非反転のまま出力する。
実際に、データ生成部５８は、現在の画素データと以前の画素データのビット遷移の数を計数して、その計数されたビット遷移量が閾値(データのビット数の半分 : 例えば、１８bitのデータであれば９)を超過するか否かを検査する。データ生成部５８は、ビット遷移量が閾値を超過する度に、モード制御信号(REV)の論理値を反転させ、同時に供給される次の画素データを反転させて出力する。
一方、データ生成部５８は、イネーブル状態のライン制御信号(LCS)が入力されるとデータ(data)を外部に出力しない。
アンドゲート５９は、ディスエイブル状態のライン制御信号(LCS)が入力される時、受信したソースシフトクロック(SSC)をデータドライバ３４に供給する。そして、アンドゲート５９は、イネーブル状態のライン制御信号(LCS)が入力される時、受信したソースシフトクロック(SSC)をデータドライバ３４に供給しない。
このようなエンコディングブロック４０の動作過程を詳しく説明すると、比較部５６は、第１メモリーブロック５４から供給される以前の１ライン分のデータ(data(n-１))と第２メモリーブロック６２から供給された現在の１ライン分データ(data(n))の同一性を判定する。ここで、以前の１ライン分のデータ(data(n-１))と現在の１ライン分のデータ(data(n))とが同一であると判断されると、比較部５６は、ライン制御信号(LCS)をイネーブル状態にさせて出力する。(ここでライン制御信号(LCS)は、概ね一ライン分のデータが供給される時間だけイネーブル状態を維持する)そして、以前の１ライン分のデータ(data(n-１))と現在の１ライン分のデータ(data(n))とが同じではないと判定した場合には、比較部５６は、ライン制御信号(LCS)をディスエイブル状態にさせて出力する。
データ生成部５８は、イネーブル状態のライン制御信号(LCS)が供給される時、一ライン分のデータをデータドライバ３４に供給しない。同時に、アンドゲート５９も、イネーブルのライン制御信号(LCS)が供給される時、一ライン分のソースシフトクロック(SSC)をデータドライバ３４に供給しない。すなわち、本発明では、以前の１ライン分データ(data(n-１))と現在の１ライン分データ(data(n))が同一である場合には、一ライン分のデータを出力せず、同時にソースシフトクロック(SSC)をデータドライバ３４に供給しない。したがって、本発明では、近接する２つのラインの間でビット遷移が発生しないため、EMIを最小化することができる。特に、本発明では、高い周波数を持つソースシフトクロック(SSC)が出力されないから EMIを效果的に低減することができる。
一方、データ生成部５８は、ディスエイブルのライン制御信号(LCS)が供給される時、以前の画素データと現在の画素データのビット遷移数が閾値を越すか否かをチェックして、ビット遷移数が閾値を越す場合、現在の画素データを反転してデータドライバ３４に供給し、同時にモード制御信号(REV)を反転させて出力する。データ生成部５８は、ディスエイブルのライン制御信号(LCS)が供給される時、以前の画素データと現在の画素データのビット遷移数が閾値を越すか否かをチェックして、ビット遷移数が閾値を越さない場合、現在の画素データをデータドライバ３４に供給し、同時にモード制御信号(REV)を現在の状態に維持して出力する。
図６はデータドライバに含まれたデータ ICのそれぞれの構成を示すブロック図である。
図６を参照すると、本発明のデータICのそれぞれは、デコーディングブロック４２、シフトレジスター７０、ラッチ部７２、DAC部７４及び出力バッファ部７６を具備する。
デコーディングブロック４２は、ライン制御信号(LCS)に対応してデータ(data)の供給可否を決め、同時にモード制御信号(REV)に対応してデータ(data)の反転可否を決める。このために、デコーディングブロック４２は、データ復元部７８を具備する。
データ復元部７８は、イネーブル状態のライン制御信号(LCS)を受信する場合に、モード制御信号(REV)及びデータ(data)の供給可否と無関係にデータ(data)を供給しない。すなわち、イネーブル状態のライン制御信号(LCS)が入力される時間(すなわち、一ライン分のデータが供給される時間)の間にはデータ復元部７８からラッチ部７２にデータが供給されない。
データ復元部７８は、ディスエイブル状態のライン制御信号(LCS)を受信した場合に、モード制御信号(REV)に対応してデータ(data)を反転するかまたは非反転のままラッチ部７２に供給する。ここで、データ復元部７８は、モード制御信号(REV)を反転させた場合に、受信したデータを反転してラッチ部７２に供給して、その以外の場合には受信したデータをそのままラッチ部７２に供給する。
先に、イネーブル状態のライン制御信号(LCS)を受信した場合の、データICの動作過程を詳しく説明する。
イネーブル状態のライン制御信号が(LCS)がデータ復元部７８に供給される場合には、シフトレジスター部７０にソースシフトクロック(SSC)が供給されない。したがって、イネーブル状態のライン制御信号(LCS)が供給される場合には、サンプリング信号がラッチ部７２に供給されない。
そして、イネーブル状態のライン制御信号(LCS)が供給される場合には、データ復元部７８からデータがラッチ部７２に供給されない。したがって、ラッチ部７２は、イネーブル状態のライン制御信号(LCS)を受信した場合には、以前データをそのまま維持する。
以後、ラッチ部７２は、ソース出力イネーブル(SOE)信号が供給される時、自分が維持していたデータを DAC部７４に供給する。DAC部７４は、極性制御信号(POL)に対応してラッチ部７２から供給されるデータを正極性及び/または負極性データ信号に変更して出力バッファ部７６に供給する。出力バッファ部７６は、受信したデータ信号をデータライン(DL)に供給する。
すなわち、本発明ではイネーブル状態のライン制御信号(LCS)を受信した場合には、、すなわち以前の１ライン分のデータと現在の１ライン分のデータが同一である場合には、ラッチ部７２に保存されている以前の１ライン分のデータを利用して現在の１ライン分のデータ信号を生成する。
一方、ディスエイブル状態のライン制御信号(LCS)が入力されると、シフトレジスター部７０は、ソースシフトクロック(SSC)に対応してソーススタートパルス(SSP)をシフトさせながらサンプリング信号を生成して、生成したサンプリング信号をラッチ部７２に供給する。ラッチ部７２は、サンプリング信号に応答してデータ復元部７８から供給される反転されたまたは非反転のままのデータをラッチする。
以後、ラッチ部７２は、ソース出力イネーブル(SOE)信号が供給される時、保存したデータをDAC部７４に供給する。DAC部７４は、極性制御信号(POL)に対応してラッチ部７２から供給されるデータを正極性及び/または負極性データ信号に変更して出力バッファ部７６に供給する。出力バッファ部７６は、受信したデータ信号をデータライン(DL)に供給する。
上述したように、本発明に係る液晶表示装置の駆動装置及び方法によると、以前のラインのデータと現在のラインのデータとを比較して、以前のラインのデータと現在のラインのデータが同一である場合に、データ及びソースシフトクロックをタイミングコントローラからデータドライバに供給しないからEMIを最小化することができる。
以上説明した内容を通じて当業者であれば本発明の技術思想を逸脱しない範囲で多様な変更及び修正ができる。したがって、本発明の技術的範囲は明細書の詳細な説明に記載した内容に限定されるのではなく特許請求の範囲により決められなければならない。
従来の液晶表示装置の駆動装置を示す図面である。 従来の他の実施例による液晶表示装置の駆動装置を示す図面である。 従来のデータ集積回路を示すブロック図である。 本発明の実施例による液晶表示装置の駆動装置を示す図面である。 図４に図示されたタイミングコントローラを詳しく示すブロック図である。 本発明の実施例によるデータ集積回路を示すブロック図である。
符号の説明
２、３２:液晶パネル
４、３４:データドライバ
６、３６:ゲートドライバ
８、１２、３８:タイミングコントローラ
１０:システム
１４:モード制御部
１８:データ復元部
２０、７０:シフトレジスター部
２２、７２:ラッチ部
２４、７４:DAC部
２６、７６:出力バッファ部
４０:エンコディングブロック
４２:デコーディングブロック
５０:ゲート制御信号生成部
５２:データ制御信号生成部
５４、６２:メモリーブロック
５６:比較部
５８:データ生成部
６０:遅延部
７８:データ復元部

Claims (4)

  1. 複数データラインを持つ液晶表示装置の駆動装置であって、
    前記データラインを駆動するデータ集積回路と、
    前記データ集積回路に接続されたタイミングコントローラと、
    前記タイミングコントローラ内に形成されたエンコーダと、
    前記データ集積回路内に形成されて前記ライン制御信号を受信するデコーダとを具備し、
    前記エンコーダは、
    現在の水平ラインのデータと以前の水平ラインのデータとの間の一致性を判定し、前記データが一致するときにはイネーブル状態のライン制御信号を供給し、そして前記データが一致しないときにはディスエイブル状態のライン制御信号を供給する比較器と、
    前記ディスエイブル状態のライン制御信号に応答して現在の画素データと以前の画素データとを比較してデータのビット遷移数を検出し、検出されたデータ遷移数によるモード制御信号を生成し、生成されたモード制御信号に応答して前記現在の画素データを選択的に反転させて供給し、そして、前記イネーブル状態のライン制御信号に応答して前記現在の画素データと前記以前の画素データとを比較せず、前記現在のラインのデータを供給しないデータ生成部と、
    前記比較器に前記以前のラインデータを出力する第１メモリーブロックと、
    前記比較器に前記現在のラインデータを出力する第２メモリーブロックと、
    １水平ラインのデータを遅延させて前記第１メモリーブロックで供給する遅延器とを具備し、
    前記データ生成部は、前記現在の画素データが反転される場合には、前記モード制御信号の極性を反転させ、前記現在の画素データが反転されない場合には、前記モード制御信号の極性を維持し、
    前記デコーダは、前記エンコーダからの前記ディスエイブル状態のライン制御信号が入力されたときには、前記モード制御信号に応答して前記現在の画素データをデコーディングして出力し、そして前記イネーブル状態のライン制御信号が入力されたときには、データを供給せずに前記データ集積回路が前記以前のラインのデータを利用して前記データラインを駆動することを特徴とする液晶表示装置の駆動装置。
  2. 前記エンコーダは、前記タイミングコントローラからソースシフトクロック（ＳＳＣ）を受信する第１入力端子と、前記ライン制御信号を受信する第２入力端子、及び前記データ集積回路に接続された出力端子とを持つＡＮＤゲートをさらに具備することを特徴とする請求項１記載の液晶表示装置の駆動装置。
  3. 前記ＡＮＤゲートは、前記現在のラインデータと前記以前のラインデータとが同一である場合には、前記ソースシフトクロックを出力しないことを特徴とする請求項２記載の液晶表示装置の駆動装置。
  4. 複数のデータラインを持つ液晶表示装置を駆動する方法において、
    タイミングコントローラ内のエンコーダが、遅延器と第１メモリーブロックを経由して供給された以前の水平ラインのデータと、第２メモリーブロックを経由して供給された現在の水平ラインのデータとの間の同一性を判定して、前記データが一致するときにはイネーブル状態のライン制御信号を供給し、そして前記データが一致しないときにはディスエイブル状態のライン制御信号を供給する段階と、
    エンコーダが、前記ディスエイブル状態のライン制御信号に応答して現在の画素データと以前の画素データとを比較してデータのビット遷移数を検出し、検出されたデータ遷移数によるモード制御信号を生成し、生成されたモード制御信号に応答して前記現在の画素データを選択的に反転させて供給するか、あるいは、前記イネーブル状態のライン制御信号に応答して前記現在の画素データと前記以前の画素データを比較せず、前記現在のラインのデータとソースシフトクロックとを供給しない段階と、
    データ集積回路内のデコーダが、前記エンコーダからの前記ディスエイブル状態のライン制御信号が入力されたときには、前記モード制御信号に応答して前記現在の画素データをデコーディングして出力するか、あるいは、前記イネーブル状態のライン制御信号が入力されたときには、データを供給せずに、前記データ集積回路が前記以前のラインのデータを利用して、前記データラインを駆動する段階とを含むことを特徴とする液晶表示装置の駆動方法。
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