JP6232215B2

JP6232215B2 - 半導体装置、表示装置、及び信号取込方法

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Publication number: JP6232215B2
Application number: JP2013129919A
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Inventors: 崇博今吉
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Description

本発明は、半導体装置、表示装置、及び信号取込方法に関するものである。

一般に、ＩＣには、入力信号を取り込むインターフェースが搭載されている。このようなＩＣとしては、例えば、液晶ディスプレイ等の表示パネルに画像を表示させるために用いられる駆動用ＩＣがある。駆動用ＩＣは、タイミングコントローラ用半導体装置から表示パネルに画像を表示させるためのデータ信号や制御信号を受信し、表示パネルの信号線に出力する機能を有する。

駆動用ＩＣとして例えば、特許文献１には、シングル入力方式と差動入力方式の異なる入力方式で入力される信号を入力方式に応じて取り込むことができる半導体回路が記載されている。

特許文献２には、フリップフロップをトーナメント型に配置し、トーナメントの各段に配置されたフリップフロップの動作周期が、入力段から出力段に向けて１段毎に半分になる液晶表示装置が記載されている。

特許文献３には、クロック信号の立ち上がりと立ち下がりでデータをラッチし、クロック信号の立ち上がるタイミングまたは立ち下がるタイミングでラッチしていた２種類のデータ（クロック信号の立ち上がりと立ち下がりでラッチした２種類のデータ）を同時に出力する発明が記載されている。

特開２０１２−４４２５６号公報特開２００２−３１１９１２号公報特開平２−４４８２８号公報

一般に、タイミングコントローラ用半導体装置から駆動用ＩＣへのデータ（情報）の入力方式は、主に差動入力方式が採用されている。例えば、差動入力方式の規格としては、ＲＳＤＳ（Reduced Swing Differential Signaling）及びｍｉｎｉ−ＬＶＤＳ（mini-Low Voltage Differential Signaling）が挙げられる。

近年、ＩＣのインターフェースでは、高速化が求められており、ＲＳＤＳインターフェースより高速なｍｉｎｉ−ＬＶＤＳインターフェースにも対応できることが求められている。

特許文献１〜特許文献３には、異なる差動入力方式の信号を取り込むことについては、記載されていなかった。特許文献１に記載の技術では、シングル入力方式及び差動入力方式の二つの方式に対応することができるが、異なる差動入力方式（例えばＲＳＤＳ及びｍｉｎｉ−ＬＶＤＳ）に対しては対応することができなかった。このように、一般的に従来の駆動用ＩＣは、異なる差動入力方式を入力する機能を有していなかった。

このため、タイミングコントローラが出力する信号毎に駆動用ＩＣの再設計が必要となり、長期にわたる開発期間と再設計に掛かるコストが必要となる。また、駆動用ＩＣに異なる差動入力信号方式に対応した回路の両方を搭載してセレクト信号等でどちらかの回路を使用するかを選択する方法も存在するが、この場合には使用されない回路が冗長となるという課題があった。

本発明は、上述した問題を解決するために提案されたものであり回路が冗長になることなく、異なる差動方式の信号を取り込むことができる、半導体装置、表示装置、及び取込方法を提供することを目的とする。

上記目的を達成するために、本発明の半導体装置は、第１差動信号に応じた第１シングル信号及び前記第１差動信号と異なる第２差動信号に応じた第２シングル信号のいずれか一方が入力され、入力された前記第１差動信号に応じた第１シングル信号または前記第２差動信号に応じた第２シングル信号を第１クロック信号に応じて取り込んで出力する入力部と、前記入力部から出力された前記第１差動信号に応じた第１シングル信号を、第２クロック信号に応じて取り込んで保持後に出力する保持部と、第３クロック信号に応じて前記第１差動信号に応じた第１シングル信号または前記第２差動信号に応じた第２シングル信号を取り込んで出力する出力部に、前記入力部に前記第１差動信号に応じた第１シングル信号が入力された場合は、前記保持部から出力された前記第１差動信号に応じた第１シングル信号を選択して出力し、前記入力部に前記第２差動信号に応じた第２シングル信号が入力された場合は、前記入力部から出力された前記第２差動信号に応じた第２シングル信号を選択して出力する選択部と、前記入力部に入力された前記第１差動信号に応じた第１シングル信号及び前記第２差動信号に応じた第２シングル信号の一方に応じた前記第３クロック信号を前記出力部に供給するクロック信号供給部と、を備える。

本発明の表示装置は、表示パネルと、本発明の半導体装置を備え、前記半導体装置により取り込んだ第１差動信号に応じた第１シングル信号または第２差動信号に応じた第２シングル信号である画像データに基づいて生成した信号を前記表示パネルに出力する駆動用ＩＣと、前記半導体装置に前記画像データの取り込みに関する指示を行うタイミングコントローラと、を備える。

本発明の信号取り込み方法は、入力部により、第１差動信号に応じた第１シングル信号及び前記第１差動信号と異なる第２差動信号に応じた第２シングル信号のいずれか一方が入力され、入力された前記第１差動信号に応じた第１シングル信号または前記第２差動信号に応じた第２ングル信号を第１クロック信号に応じて取り込んで出力する工程と、保持部により、前記入力部から出力された前記第１差動信号に応じた第１シングル信号を、第２クロック信号に応じて取り込んで保持後に出力する工程と、選択部により、第３クロック信号に応じて前記第１差動信号に応じた第１シングル信号または前記第２差動信号に応じた第２シングル信号を取り込んで出力する出力部に、前記入力部に前記第１差動信号に応じた第１シングル信号が入力された場合は、前記保持部から出力された前記第１差動信号に応じた第１シングル信号を選択して出力し、前記入力部に前記第２差動信号に応じた第２シングル信号が入力された場合は、前記入力部から出力された前記第２差動信号に応じた第２シングル信号を選択して出力する工程と、クロック信号供給部により、前記入力部に入力された前記第１差動信号に応じた第１シングル信号及び前記第２差動信号に応じた第２シングル信号の一方に応じた前記第３クロック信号を前記出力部に供給する工程と、を備える。

本発明によれば、回路が冗長になることなく、異なる差動方式の信号を取り込むことができるという効果を奏する。

本実施の形態の表示装置の一例の構成を示す構成図である。本実施の形態の半導体装置の全体構成の一例を示す回路図である。図２に示した半導体装置の一部を詳細に示した回路図である。本実施の形態の半導体装置におけるＲＳＤＳ方式のデータの流れの一例を示した回路図である。本実施の形態の半導体装置の入力部における入力データ及び出力データの一例のタイミングチャートである。本実施の形態の半導体装置の出力部にける入力データ及び出力データの一例のタイミングチャートである。本実施の形態の半導体装置におけるｍｉｎｉ−ＬＶＤＳ方式のデータの流れの一例を示した回路図である。本実施の形態の半導体装置の入力部における入力データ及び出力データの一例のタイミングチャートである。本実施の形態の半導体装置の保持部における入力データ及び出力データの一例のタイミングチャートである。本実施の形態の半導体装置の出力部にける入力データ及び出力データの一例のタイミングチャートである。

以下では、図面を参照して、本実施の形態を詳細に説明する。

本実施の形態の半導体装置は、異なる差動入力方式の信号を取り込んで、当該半導体装置が組み込まれたＩＣ等に搭載された他の回路（内部回路等）に信号を出力する機能を有している。すなわち、半導体装置は、入力される異なる差動入力方式の信号各々に応じたインターフェースとして機能する。本実施の形態では、具体的一例として、ＲＳＤＳ（Reduced Swing Differential Signaling）方式に応じた差動信号及びｍｉｎｉ−ＬＶＤＳ（mini-Low Voltage Differential Signaling）方式に応じた差動信号のいずれかが入力され、半導体装置がＲＳＤＳインターフェースまたはｍｉｎｉ−ＬＶＤＳインターフェースとして機能する場合について説明する。

本実施の形態の半導体装置を駆動用ＩＣのインターフェースとして適用した表示装置について説明する。図１には、本実施の形態の表示装置の一例の構成を表す構成図を示す。図１に示すように、本実施の形態の表示装置８０は、タイミングコントローラ８２と、ｎ個の駆動用ＩＣ８４（８４_１〜８４_ｎ）と、表示パネル８６と、を備える。

表示パネル８６の一例としては、液晶ディスプレイが挙げられる。

タイミングコントローラ８２から、駆動用ＩＣ８４へは、表示パネル８６に画像を表示させるためのデータ信号や制御信号が入力される。各駆動用ＩＣ８４には、半導体装置１０がそれぞれ搭載されている。各駆動用ＩＣ８４では、半導体装置１０がインターフェースとして機能することにより、タイミングコントローラ８２からデータ信号や制御信号を取り込むことができる。従って、本実施の形態の各駆動用ＩＣ８４は、半導体装置１０によってＲＳＤＳ方式の差動入力信号（以下、ＲＳＤＳ方式のデータという）及びｍｉｎｉ−ＬＶＤＳ方式の差動入力信号（以下、ｍｉｎｉ−ＬＶＤＳ方式のデータという）のいずれも取り込むことができる。各駆動用ＩＣ８４は、タイミングコントローラ８２から取り込んだ信号に基づいて、半導体装置１０の後段の回路（図示省略）により所定の処理を施して、表示パネル８６の信号線に出力する。

このように本実施の形態の表示装置８０では、駆動用ＩＣ８４がＲＳＤＳ方式のデータ及びｍｉｎｉ−ＬＶＤＳ方式のデータのいずれも取り込むことができるため、タイミングコントローラ８２の出力がＲＳＤＳ方式及びｍｉｎｉ−ＬＶＤＳのいずれであるかに関わらず、適切にデータ（差動入力信号）を取り込むことができる。

本実施の形態の半導体装置１０の構成について図面を参照して説明する。図２には、本実施の形態の半導体装置の全体構成の一例である回路図を示す。また、図３には、図２に示した半導体装置の一部を詳細に表した回路図を示す。本実施の形態の半導体装置１０は、図２に示すように、３つの半導体装置が並列に接続された１つの回路ブロックとして構成されている。１つの回路ブロックが、出力するデータのビット数は、表示パネル８６に依存する。表示パネル８６は画素により構成されており、各画素は色を表示するために複数のサブピクセルにより構成される。本実施の形態の半導体装置１０の各回路ブロックの出力は、表示パネル８６に画像を表示させるためのサブピクセル毎に２画素分ずつデータを出力するため、ＲＧＢの３原色の場合は、サブピクセル数が「３」となり、３原色（＝３サブピクセル）×２画素＝６の倍数となる。本実施の形態の半導体装置１０では、各色に階調として８ビットのデータ（２５６階調）を使用しているため、３原色×２画素×８ビット＝４８ビットのデータを出力する機能を有している。

本実施の形態の半導体装置１０は、入力部１２、保持部１４、選択部１６、出力部１８、及びＲＳＤＳ用のクロック信号供給部２４を備えている。

本実施の形態では、ＲＳＤＳ用の基準クロック信号ｃｌｋ及びｍｉｎｉ−ＬＶＤＳ用の基準クロック信号ｃｌｋを供給するクロック信号供給部２０が半導体装置１０の外部に設けられており、外部からクロック信号が端子４１を介して入力部１２に供給される。入力部１２は、クロック信号供給部２０から供給される基準クロック信号ｃｌｋに応じて、ＲＳＤＳ方式のデータまたはｍｉｎｉ−ＬＶＤＳ方式のデータを取り込んで出力する機能を有している。

入力部１２は、第１入力回路３０及び第２入力回路３２を備えており、Ｄ型フリップフロップ回路４２（４２_０〜４２_１１）により構成されている。第１入力回路３０のＤ型フリップフロップ回路４２（４２_０〜４２_２、４２_９〜４２_１１）には、各々入力端子４０（４０_０〜４０_２、４０_９〜４０_１１）を介してＲＳＤＳ方式のデータが入力される。第１入力回路３０は、選択部１６を介して出力部１８に接続されており、取り込んだＲＳＤＳ方式のデータを出力部１８に出力する。

第２入力回路３２のＤ型フリップフロップ回路４２（４２_３〜４２_８）には、各々入力端子４０（４０_３〜４０_８）を介してＲＳＤＳ方式のデータ及びｍｉｎｉ−ＬＶＤＳ方式のデータが入力される。第２入力回路３２は、保持部１４及び選択部１６を介して出力部１８に接続されている。第２入力回路３２は、ＲＳＤＳ方式のデータを取り込んだ場合は、選択部１６を介して出力部１８にＲＳＤＳ方式のデータを出力する。また、第２入力回路３２は、ｍｉｎｉ−ＬＶＤＳ方式のデータを取り込んだ場合は、保持部１４にｍｉｎｉ−ＬＶＤＳ方式のデータを出力する。

保持部１４は、第２入力回路３２から出力されたｍｉｎｉ−ＬＶＤＳ方式のデータを、クロック信号供給部２１から供給されたクロック信号ｃｌｋが２分周されたクロック信号ｃｌｋ２に応じて取り込んで出力部１８に出力する機能を有している。保持部１４は、Ｄ型フリップフロップ回路４８（４８_０〜４８_２３）に接続されている。

選択部１６は、具体的には、セレクタ等が挙げられる。選択部１６は、入力されたデータがＲＳＤＳ方式のデータである場合は、入力部１２から出力されたＲＳＤＳ方式のデータを選択して出力部１８に出力する。また、選択部１６は、入力されたデータがｍｉｎｉ−ＬＶＤＳ方式のデータである場合は、保持部１４から出力されたｍｉｎｉ−ＬＶＤＳ方式のデータを選択して出力部１８に出力する。なお、本実施の形態では、いずれのデータ（差動信号）が入力されたか、またはいずれに切り替えるかの制御は、外部から入力される制御信号（図示省略）に応じて行われる。

出力部１８は、選択部１６から入力されたＲＳＤＳ方式のデータ及びｍｉｎｉ−ＬＶＤＳ方式のデータを半導体装置１０の外部に出力する機能を有している。出力部１８は、出力回路３４及び切り替えスイッチ３６を備えている。出力回路３４は、Ｄ型フリップフロップ回路４８（４８_０〜４８_２３）を備えている。出力回路３４は、選択部１６に接続されており、データの種類（ＲＳＤＳ方式及びｍｉｎｉ−ＬＶＤＳ方式）に対応するクロック信号ｃｌｋ２またはクロック信号ｃｌｋ４に応じて、ＲＳＤＳ方式のデータ及びｍｉｎｉ−ＬＶＤＳ方式のデータを取り込んで出力する。ＲＳＤＳ方式のデータの場合は、そのまま半導体装置１０の外部に出力される。一方、ｍｉｎｉ−ＬＶＤＳ方式のデータの場合は、切り替えスイッチ３６により、出力先が切り替えられる。このように本実施の形態の出力部１８は、ｍｉｎｉ−ＬＶＤＳ方式のデータを出力する場合は、切り替えスイッチ３６により、出力先を切り替えて（出力する順番を並べ換えて）出力する機能を有している。切り替えスイッチ３６の具体例としては、クロスバースイッチ等が挙げられる。本実施の形態では、切り替えスイッチ３６の制御等は、選択部１６と同様に、外部から入力される制御信号（図示省略）に応じて行われる。

端子４１には、入力されるデータの種類に応じた基準クロック信号ｃｌｋが、半導体装置１０の外部に設けられたクロック信号供給部２０から入力される。クロック信号供給部２１は、ｍｉｎｉ−ＬＶＤＳ方式のデータに応じて端子４１に入力される基準クロック信号ｃｌｋと同じ速度（周期）のクロック信号ｃｌｋを供給する機能を有している。クロック信号供給部２１により供給された基準クロック信号ｃｌｋが、Ｄ型フリップフロップ回路２２により２分周されたクロック信号ｃｌｋ２が、保持部１４のＤ型フリップフロップ回路４４に供給される。

クロック信号供給部２４は、ＲＳＤＳ方式のデータに応じて端子４１に入力される基準クロック信号ｃｌｋと同じ速度（周期）のクロック信号ｃｌｋを供給する機能を有している。

マルチプレクサ２６は、ｍｉｎｉ−ＬＶＤＳ用のクロック信号ｃｌｋ２（入力Ａ）及びＲＳＤＳ用のクロック信号ｃｌｋ（入力Ｂ）を制御信号（Ｓ）に基づいて選択し、出力（出力Ｙ）する機能を有している。なお、当該制御信号は、切り替えスイッチ３６や選択部１６と同様に、外部から入力される。マルチプレクサ２６から出力されたいずれかのクロック信号（ｃｌｋまたはｃｌｋ２）は、Ｄ型フリップフロップ回路２８により２分周されて出力回路３４のＤ型フリップフロップ回路４８に供給される。すなわち、ＲＳＤＳ方式のデータを取り込む場合は、ＲＳＤＳ方式用の基準クロック信号ｃｌｋが２分周されたクロック信号ｃｌｋ２が、Ｄ型フリップフロップ回路４８に供給される。一方、ｍｉｎｉ−ＬＶＤＳ方式のデータを取り込む場合は、ｍｉｎｉ−ＬＶＤＳ方式用の基準クロック信号ｃｌｋが４分周されたクロック信号ｃｌｋ４がＤ型フリップフロップ回路４８に供給される。

本実施の形態の半導体装置１０は、図２に示すように、クロック信号供給部２４を対象の軸として、線対称となるように、入力部１２、保持部１４、選択部１６、及び出力部１８の各Ｄ型フリップフロップ回路（４２、４４、４８）がレイアウトされている。

また、本実施の形態の半導体装置１０は、図２及び図３に示すように、入力部１２、保持部１４、及び出力部１８（出力回路３４）の各Ｄ型フリップフロップ回路（４２、４４、４８）が２種類のデータを同時に出力することが可能な、いわゆるトーナメント型の接続がなされている。例えば、ＲＳＤＳ方式のデータを取り込む場合では、入力部１２の各Ｄ型フリップフロップ回路４２は、倍の数（２つ）の出力回路３４のＤ型フリップフロップ回路４８に接続され、各Ｄ型フリップフロップ回路４８は、さらに倍の数の出力先にデータを出力する。すなわち、半導体装置１０では、１つの端子４０から入力されたデータが、４つのデータとして出力される。

また、ｍｉｎｉ−ＬＶＤＳ方式のデータを取り込む場合では、入力部１２の各Ｄ型フリップフロップ回路４２は、倍の数（２つ）の保持部１４のＤ型フリップフロップ回路４４に接続され、各Ｄ型フリップフロップ回路４４は、さらに倍の数の出力回路３４のＤ型フリップフロップ回路４８に接続され、各Ｄ型フリップフロップ回路４８は、さらに倍の数の出力先にデータを出力する。すなわち、半導体装置１０では、１つの端子４０から入力されたデータが８つのデータとして出力される。

次に、本実施の形態の半導体装置１０の動作について説明する。

まず、半導体装置１０が、ＲＳＤＳインターフェースとして機能する場合、すなわち入力されるデータがＲＳＤＳ方式のデータである場合の動作について説明する。なお、以下では、説明が煩雑になるのを避けるため、１色（８ビット×２画素）のデータに対応する動作について説明する。

図４には、ＲＳＤＳ方式のデータの流れの一例を示した回路図を示す。また、図５には、入力部１２における入力データ及び出力データの一例のタイミングチャートを示す。また、図６には、出力部１８にける入力データ及び出力データの一例のタイミングチャートを示す。

クロック信号供給部２０から端子４１には、ＲＳＤＳ方式用の基準クロック信号ｃｌｋが入力される。本実施の形態では、具体例として、ＲＳＤＳ方式用の基準クロック信号ｃｌｋの周波数を８５ＭＨｚとしている。また、出力回路３４のＤ型フリップフロップ回路４８には、クロック信号供給部２４から供給された基準クロック信ｃｌｋが２分周されたクロック信号ｃｌｋ２が供給される。

図５に示すように、入力部１２のＤ型フリップフロップ回路４２は、端子４１から入力されたデータを基準クロック信号ｃｌｋの立ち下がりで取り込んで、次の立ち上がりで出力Ｑｆから出力する。また、Ｄ型フリップフロップ回路４２は、端子４１から入力されたデータを基準クロック信号ｃｌｋの立ち上がりで取り込んで、当該立ち上がりで出力Ｑｒから出力する。選択部１６は、入力部１２から出力された出力データを選択して出力回路３４に出力する。

図６に示すように、出力部１８の出力回路３４のＤ型フリップフロップ回路４８は、入力部１２から入力されたデータをクロック信号ｃｌｋ２の立ち下がりで取り込んで、次の立ち上がりで出力Ｑｆから出力する。また、Ｄ型フリップフロップ回路４８は、入力部１２から入力されたデータをクロック信号ｃｌｋの立ち上がりで取り込んで、当該立ち上がりで出力Ｑｒから出力する。ＲＳＤＳ方式のデータを取り込む場合は、切り替えスイッチ３６は動作せず、出力データの出力先を切り替えない。

具体的に１つの端子４０に入力されたデータに着目すると、Ｘ０（端子４０_０）に入力された、データＡ０、Ａ１は、Ｄ型フリップフロップ回路４２により基準クロック信号ｃｌｋの立ち下がりでデータＡ０が取り込まれ、次の立ち上がりでデータＡ１が取り込まれると共に、データＡ０及びデータＡ１が同時に出力される。データＡ０（出力データｘ０＿１ｓｔ）は、出力回路３４のＤ型フリップフロップ回路４８_０に出力される。データＡ１（出力データｘ０＿２ｎｄ）は、出力回路３４のＤ型フリップフロップ回路４８_１に出力される。

このようにして、Ｄ型フリップフロップ回路４８_０には、データＡ０及びデータＢ０が入力される。図６に示すように、Ｄ型フリップフロップ回路４８_０は、クロック信号ｃｌｋ２の立ち下がりでデータＡ０を取り込み、立ち上がりでデータＢ０を取り込むと共に、データＡ０及びデータＢ０が同時に出力される。この際、切り替えスイッチ３６は、出力先を切り替えないため、データＡ０はＸ１［０］に、データＢ０はＸ２［０］にそれぞれ出力される。

なお、本実施の形態では、ＲＳＤＳ方式のデータを取り込む場合は、保持部１４は動作を停止させておく。このように動作を停止させておくことにより、消費電流を低減することができる。

次に、半導体装置１０が、ｍｉｎｉ−ＬＶＤＳインターフェースとして機能する場合、すなわち入力されるデータがｍｉｎｉ−ＬＶＤＳ方式のデータである場合の動作について説明する。なお、以下では、ＲＳＤＳ方式の場合と同様に、説明が煩雑になるのを避けるため、１色（８ビット×２画素）のデータに対応する動作について説明する。

図７には、ｍｉｎｉ−ＬＶＤＳ方式のデータの流れの一例を示した回路図を示す。また、図８には、入力部１２における入力データ及び出力データの一例のタイミングチャートを示す。また、図９には、保持部１４における入力データ及び出力データの一例のタイミングチャートを示す。また、図１０には、出力部１８にける入力データ及び出力データの一例のタイミングチャートを示す。

クロック信号供給部２０から端子４１には、ｍｉｎｉ−ＬＶＤＳ方式用の基準クロック信号ｃｌｋが入力される。本実施の形態では、具体例として、ｍｉｎｉ−ＬＶＤＳ方式用の基準クロック信号ｃｌｋの周波数を３００ＭＨｚとしている。また、保持部１４のＤ型フリップフロップ回路４４には、クロック信号供給部２１から供給された基準クロック信ｃｌｋが２分周されたクロック信号ｃｌｋ２が供給される。また、出力回路３４のＤ型フリップフロップ回路４８には、クロック信号ｃｌｋが２分周されたクロック信号ｃｌｋ４（基準クロック信号の４分周）が供給される。

図８に示すように、入力部１２のＤ型フリップフロップ回路４２は、端子４１から入力されたデータを基準クロック信号ｃｌｋの立ち上がりで取り込んで、次の立ち下がりで出力Ｑｆから保持部１４に出力する。また、Ｄ型フリップフロップ回路４２は、端子４１から入力されたデータを基準クロック信号ｃｌｋの立ち下がりで取り込んで、当該立ち下がりで出力Ｑｒから保持部１４に出力する。なお、本実施の形態では、基準クロック信号ｃｌｋを分周してクロック信号ｃｌｋ２、並びにクロック信号ｃｌｋ４を生成している。このため、保持部１４でのデータの取り込みタイミングを考慮してＤ型フリップフロップ回路４２は、取り込んだデータを立ち下がりで出力する。なお、基準クロック信号ｃｌｋを分周してクロック信号ｃｌｋ２、並びにクロック信号ｃｌｋ４を生成しない場合はこの限りではない。例えば、別のクロック信号供給部により半導体装置１０に対してクロック信号ｃｌｋ２、並びにクロック信号ｃｌｋ４を供給する場合は、Ｄ型フリップフロップ回路４２は、取り込んだデータを立ち上がりで出力してもよい。

図９に示すように、保持部１４のＤ型フリップフロップ回路４４は、入力部１２から入力されたデータをクロック信号ｃｌｋ２の立ち下がりで取り込んで、次の立ち上がりで出力Ｑｆから出力部１８に出力する。また、Ｄ型フリップフロップ回路４４は、入力部１２から入力されたデータをクロック信号ｃｌｋ２の立ち上がりで取り込んで、当該立ち上がりで出力Ｑｒから出力部１８に出力する。

選択部１６は、保持部１４から出力された出力データを選択して出力回路３４に出力する。

図１０に示すように、出力部１８の出力回路３４のＤ型フリップフロップ回路４８は、保持部１４から入力されたデータをクロック信号ｃｌｋ４の立ち下がりで取り込んで、次の立ち上がりで出力Ｑｆから出力する。また、Ｄ型フリップフロップ回路４８は、保持部１４から入力されたデータをクロック信号ｃｌｋ４の立ち上がりで取り込んで、当該立ち上がりで出力Ｑｒから出力する。ｍｉｎｉ−ＬＶＤＳ方式のデータを取り込む場合は、切り替えスイッチ３６は動作し、出力データの出力先を切り替えて、データを所望の順番に並べ換える。

具体的に１つの端子４０に入力されたデータに着目すると、ＬＶ０（端子４０_３）に入力された、データＡ０、Ａ１は、Ｄ型フリップフロップ回路４２により基準クロック信号ｃｌｋの立ち上がりでデータＡ０が取り込まれ、次の立ち下がりでデータＡ１が取り込まれると共に、データＡ０及びデータＡ１が同時に出力される。データＡ０（出力データｌｖ０＿１ｓｔ）は、保持部１４のＤ型フリップフロップ回路４４_０に出力される。データＡ１（出力データｌｖ０＿２ｎｄ）は、保持部１４のＤ型フリップフロップ回路４４_１に出力される。

このようにして、Ｄ型フリップフロップ回路４４_０には、データＡ０、Ａ２、Ａ４、及びデータＡ６が入力される。図９に示すように、Ｄ型フリップフロップ回路４４_０は、クロック信号ｃｌｋ２の立ち下がりでデータＡ０を取り込み、立ち上がりでデータＡ２を取り込むと共に、データＡ０及びデータＡ２が同時に出力される。データＡ０は、出力回路３４のＤ型フリップフロップ回路４８_０に出力され、データＡ２は、出力回路３４のＤ型フリップフロップ回路４８_２に出力される。

このようにして、Ｄ型フリップフロップ回路４８_０には、データＡ０及びデータＡ４が入力される。図１０に示すように、Ｄ型フリップフロップ回路４８_０は、クロック信号ｃｌｋ４の立ち下がりでデータＡ０を取り込み、立ち上がりでデータＡ４を取り込むと共に、データＡ０及びデータＡ４が同時に出力される。この際、切り替えスイッチ３６は、出力先を切り替えるため、データＡ０はＸ１［０］に、データＡ４はＸ１［４］にそれぞれ出力される。

以上説明したように本実施の形態の半導体装置１０は、入力部１２、保持部１４、選択部１６、及び出力部１８を備えている。また、入力部１２は、第１入力回路３０及び第２入力回路３２を備えている。ＲＳＤＳ方式のデータを取り込む場合は、入力部１２から出力されたデータを選択部１６が選択して出力部１８に出力し、ｍｉｎｉ−ＬＶＤＳ方式のデータを取り込む場合は、入力部１２から出力され、保持部１４に一端、保持されたデータを選択部１６が選択して出力部１８に出力する。ｍｉｎｉ−ＬＶＤＳ方式のデータを取り込む場合は、出力部１８の切り替えスイッチ３６が出力先を切り替えて、所望の順番に並べ変えてデータを外部（半導体装置１０の後段の回路）に出力する。

従って、半導体装置１０は、異なる差動方式（ＲＳＤＳ方式及びｍｉｎｉ−ＬＶＤＳ方式）に対応するインターフェースとして機能することができる。また、ＲＳＤＳ方式のデータを取り込むためのインターフェース及びｍｉｎｉ−ＬＶＤＳ方式のデータを取り込むためのインターフェースの両方を備える場合に比べて、回路が冗長になるのを抑制することができ、回路面積を抑制することができる。

また、本実施の形態の半導体装置１０では、ｍｉｎｉ−ＬＶＤＳ用のクロック信号ｃｌｋを供給するクロック信号供給部２０及びクロック信号供給部２１と、ＲＳＤＳ用のクロック信号ｃｌｋを供給するクロック信号供給部２４とが異なっている。そのため、クロック信号供給部２０及びクロック信号供給部２１は、端子４１や端子４０の近傍に配置し、クロック信号供給部２４は、内部回路近傍に配置することができる。本実施の形態の入力部１２及び保持部１４は、高速クロックで動作し、出力部１８は、入力部１２及び１４よりも低速クロックで動作する。そのため、低速クロックで動作する回路については、内部回路のディメンジョンの規格を緩和することが可能となり、製造バラツキに対するマージンを向上させることが可能となる。

また、本実施の形態の半導体装置１０は、トーナメント型の回路構成としており、回路ブロックの中央に、クロック信号供給部２１及びクロック信号供給部２４を配置したことにより、対称性を有するレイアウトを実現することができ、設計作業の容易性を向上させることができる。

なお、上記各実施の形態では、半導体装置１０に入力される差動入力方式の入力信号として、ＲＳＤＳ方式の入力信号及びｍｉｎｉ−ＬＶＤＳ方式の入力信号について説明したがこれに限らずその他の入力信号であってもよい。また、上記各実施の形態では、各色毎に８ビットのデータが対応している場合について説明したが、データのビット数やサブピクセル数は、限定されるものではない。また、半導体装置１０に入力されるデータも画像データに限定されるものではない。

また、本実施の形態の半導体装置１０は、入力部１２、保持部１４、及び選択部１６と、出力部１８とは、同一チップ上に搭載されていてもよいし、異なるチップ上に搭載されていてもよい。

また、その他の上記各実施の形態で説明した半導体装置１０、入力部１２、保持部１４、選択部１６、及び出力部１８の構成、動作等は一例であり、本発明の主旨を逸脱しない範囲内において状況に応じて変更可能であることはいうまでもない。

１０半導体装置
１２入力部
１４保持部
１６選択部
１８出力部
２０ＲＳＤＳ方式用及びｍｉｎｉ−ＬＶＤＳ方式用クロック信号供給部
２１ｍｉｎｉ−ＬＶＤＳ方式用クロック信号供給部
２４ＲＳＤＳ方式用クロック信号供給部（クロック信号供給部）
３０第１入力回路
３２第２入力回路
３４出力回路
３６切り替えスイッチ
８０表示装置
８２タイミングコントローラ
８４駆動用ＩＣ
８６表示パネル

Claims

第１差動信号に応じた第１シングル信号及び前記第１差動信号と異なる第２差動信号に応じた第２シングル信号のいずれか一方が入力され、入力された前記第１差動信号に応じた第１シングル信号または前記第２差動信号に応じた第２シングル信号を第１クロック信号に応じて取り込んで出力する入力部と、
前記入力部から出力された前記第１差動信号に応じた第１シングル信号を、第２クロック信号に応じて取り込んで保持後に出力する保持部と、
第３クロック信号に応じて前記第１差動信号に応じた第１シングル信号または前記第２差動信号に応じた第２シングル信号を取り込んで出力する出力部に、前記入力部に前記第１差動信号に応じた第１シングル信号が入力された場合は、前記保持部から出力された前記第１差動信号に応じた第１シングル信号を選択して出力し、前記入力部に前記第２差動信号に応じた第２シングル信号が入力された場合は、前記入力部から出力された前記第２差動信号に応じた第２シングル信号を選択して出力する選択部と、
前記入力部に入力された前記第１差動信号に応じた第１シングル信号及び前記第２差動信号に応じた第２シングル信号の一方に応じた前記第３クロック信号を前記出力部に供給するクロック信号供給部と、
を備えた半導体装置。
前記入力部は、前記第１差動信号に応じた第１シングル信号を取り込んで出力する第１入力回路と、前記第１差動信号に応じた第１シングル信号または前記第２差動信号に応じた第２シングル信号を取り込んで出力する第２入力回路と、
を備えた請求項１に記載の半導体装置。
前記入力部は、前記第１クロック信号のレベルの、第１遷移及び第２遷移に応じて入力された前記第１差動信号に応じた第１シングル信号及び前記第２差動信号に応じた第２シングル信号のいずれか一方の取り込みを行い、前記第１クロック信号の前記第１遷移及び前記第２遷移のいずれか一方に応じて、前記第１遷移及び前記第２遷移に応じて取り込んだ前記第１差動信号に応じた第１シングル信号または前記第２差動信号に応じた第２シングル信号を共に出力し、
前記保持部は、前記第２クロック信号のレベルの前記第１遷移及び前記第２遷移に応じて前記第１差動信号に応じた第１シングル信号の取り込みを行い、前記第２クロック信号のレベルの前記第１遷移及び前記第２遷移のいずれか一方に応じて、前記第１遷移及び前記第２遷移で取り込んだ前記第１差動信号に応じた第１シングル信号を共に出力する、
請求項１または請求項２に記載の半導体装置。
前記出力部は、前記第３クロック信号に応じて前記第１差動信号に応じた第１シングル信号または前記第２差動信号に応じた第２シングル信号を取り込んで出力する出力回路と、前記出力回路の出力先を切り替える切り替えスイッチと、
を備えた請求項１から請求項３のいずれか１項に記載の半導体装置。
前記第２クロック信号及び前記第３クロック信号は、前記第１クロック信号よりも低速のクロックである、請求項１から請求項４のいずれか１項に記載の半導体装置。
前記入力部、前記保持部、及び前記出力部は、前記出力部の出力数の方が前記入力部の出力数よりも多いトーナメント型の構成とされている、請求項１から請求項５のいずれか１項に記載の半導体装置。
前記入力部、前記保持部、及び前記出力部はデータを保持し出力する複数のフリップフロップ回路により構成されており、前記複数のフリップフロップ回路が、前記クロック信号供給部を軸とした線対称に配置されている、請求項１から請求項６のいずれか１項に記載の半導体装置。
前記第１差動信号は、ＲＳＤＳ入力方式に基づいた信号である、請求項１から請求項７のいずれか１項に記載の半導体装置。
前記第２差動信号は、ｍｉｎｉ−ＬＶＤＳ入力方式に基づいた信号である、請求項１から請求項８のいずれか１項に記載の半導体装置。
表示パネルと、
前記請求項１から前記請求項９のいずれか１項に記載の半導体装置を備え、前記半導体装置により取り込んだ第１差動信号に応じた第１シングル信号または第２差動信号に応じた第２シングル信号である画像データに基づいて生成した信号を前記表示パネルに出力する駆動用ＩＣと、
前記半導体装置に前記画像データの取り込みに関する指示を行うタイミングコントローラと、
を備えた表示装置。
前記半導体装置の出力部から出力される前記第１差動信号または前記第２差動信号の出力数が、前記表示パネルのサブピクセル数×２の倍数である、請求項１０に記載の表示装置。
入力部により、第１差動信号に応じた第１シングル信号及び前記第１差動信号と異なる第２差動信号に応じた第２シングル信号のいずれか一方が入力され、入力された前記第１差動信号に応じた第１シングル信号または前記第２差動信号に応じた第２ングル信号を第１クロック信号に応じて取り込んで出力する工程と、
保持部により、前記入力部から出力された前記第１差動信号に応じた第１シングル信号を、第２クロック信号に応じて取り込んで保持後に出力する工程と、
選択部により、第３クロック信号に応じて前記第１差動信号に応じた第１シングル信号または前記第２差動信号に応じた第２シングル信号を取り込んで出力する出力部に、前記入力部に前記第１差動信号に応じた第１シングル信号が入力された場合は、前記保持部から出力された前記第１差動信号に応じた第１シングル信号を選択して出力し、前記入力部に前記第２差動信号に応じた第２シングル信号が入力された場合は、前記入力部から出力された前記第２差動信号に応じた第２シングル信号を選択して出力する工程と、
クロック信号供給部により、前記入力部に入力された前記第１差動信号に応じた第１シングル信号及び前記第２差動信号に応じた第２シングル信号の一方に応じた前記第３クロック信号を前記出力部に供給する工程と、
を備えた信号取込方法。