JP2018182542A - 入力データ制御装置、表示装置、及び信号取込方法 - Google Patents

Abstract

【課題】回路規模の拡大を抑制しつつ、異なる差動方式の信号を取り込むことができる、入力データ制御装置、表示装置、及び取込方法を提供する。【解決手段】入力データ制御装置は、複数のクロック信号から選択された第１差動信号または第２差動信号に対応するクロック信号が供給され、供給されたクロック信号に応じて、入力された入力データが第１差動信号の場合は、第１出力部に前記第１差動信号に対応した信号を出力し、前記入力データが第２差動信号の場合は、第２出力部に前記第２差動信号に対応した信号を出力する第１出力部を備え、前記入力データの取り込みを制御する。【選択図】図３

Description

本発明は、入力データ制御装置、表示装置及び信号取込方法に関するものである。

一般に、ＩＣには、入力信号を取り込むインターフェースが搭載されている。このようなＩＣとしては、例えば、液晶ディスプレイ等の表示パネルに画像を表示させるために用いられる駆動用ＩＣがある。駆動用ＩＣは、タイミングコントローラ用半導体装置から表示パネルに画像を表示させるためのデータ信号や制御信号を受信し、表示パネルの信号線に出力する機能を有する。

駆動用ＩＣとして例えば、特許文献１には、シングル入力方式と差動入力方式の異なる入力方式で入力される信号を入力方式に応じて取り込むことができる半導体回路が記載されている。

特開２０１２−４４２５６号公報

一般に、タイミングコントローラ用半導体装置から駆動用ＩＣへのデータ（情報）の入力方式は、主に差動入力方式が採用されている。例えば、差動入力方式の規格としては、ＲＳＤＳ（Reduced Swing Differential Signaling）及びｍｉｎｉ−ＬＶＤＳ（mini-Low Voltage Differential Signaling）が挙げられる。

近年、ＩＣのインターフェースでは、高速化が求められており、ＲＳＤＳインターフェースより高速なｍｉｎｉ−ＬＶＤＳインターフェースにも対応できることが求められている。

特許文献１に記載の技術では、シングル入力方式及び差動入力方式の二つの方式に対応することができるが、異なる差動入力方式（例えばＲＳＤＳ及びｍｉｎｉ−ＬＶＤＳ）に対しては対応することができなかった。このように、一般的な従来の駆動用ＩＣは、異なる差動入力方式を入力する機能を有していなかった。

このため、タイミングコントローラが出力する信号毎に駆動用ＩＣの再設計が必要となり、長期にわたる開発期間と再設計に掛かるコストが必要となる。また、駆動用ＩＣに異なる差動入力信号方式に対応した回路の両方を搭載してセレクト信号等でどちらかの回路を使用するかを選択する方法も考えられるが、この場合には使用されない回路が冗長となるという課題が懸念される。

本発明は、上述した問題を解決するために提案されたものであり回路規模の拡大を抑制しつつ、異なる差動方式の信号を取り込むことができる、入力データ制御装置、表示装置、及び信号取込方法を提供することを目的とする。

上記目的を達成するために、本発明の入力データ制御装置は、複数のクロック信号から選択された第１差動信号または第２差動信号に対応するクロック信号が供給され、供給されたクロック信号に応じて、入力された入力データが第１差動信号の場合は、第１出力部に前記第１差動信号に対応した信号を出力し、前記入力データが第２差動信号の場合は、第２出力部に前記第２差動信号に対応した信号を出力する第１出力部を備え、前記入力データの取り込みを制御する。

本発明の表示装置は、表示パネルと、本発明の入力データ制御装置を備え、前記入力データ制御装置により取り込んだ入力データに基づいて生成した信号を前記表示パネルに出力する駆動用ＩＣと、前記入力データ制御装置に入力データの取り込みに関する指示を行うタイミングコントローラと、を備える。

本発明の信号取込方法は、第１差動信号に対応する第１クロック信号または第２差動信号に対応する第２クロック信号がクロック信号として供給され、供給されたクロック信号に応じて、入力された入力データが第１差動信号の場合は、第１出力端子に前記第１差動信号に対応した信号を出力し、前記入力データが第２差動信号の場合は、第２出力端子に前記第２差動信号に対応した信号を出力する第１出力部と、前記第１クロック信号が供給される第２データ保持部と、供給される前記第１クロック信号に応じて、前記第２データ保持部に前記第２差動信号に対応した信号を出力し、かつ前記第１差動信号に対応した信号を第３出力端子に出力する第２出力部と、供給される前記第２クロック信号に応じて、前記第２差動信号に対応した信号を第４出力端子に出力する、前記第２データ保持部に接続された第３出力部と、を備え、前記入力データの取り込みを制御する、入力データ制御装置の信号取込方法であって、入力データが前記第１差動信号の場合に、前記第１差動信号に対応して選択された第１クロック信号が供給される工程と、前記第１出力部により、前記第１クロック信号に応じて前記入力データを前記第１出力端子から出力する工程と、前記第２出力部により、前記第１クロック信号に応じて、第１クロック信号が供給される第２データ保持部に前記第２差動信号に対応した信号を出力し、かつ前記第１差動信号に対応した信号を第３出力端子から出力する工程と、を備え、かつ、入力データが前記第２差動信号の場合に、前記第２差動信号に対応して選択された前記第２クロック信号が供給される工程と、前記第１出力部により、前記第２クロック信号に応じて前記入力データを前記第３出力端子から出力する工程と、前記第３出力部により、前記第２クロック信号に応じて、前記第２差動信号に対応した信号を第４出力端子から出力する工程と、を備える。

本発明によれば、回路規模の拡大を抑制しつつ、異なる差動方式の信号を取り込むことができるという効果を奏する。

本実施の形態の半導体装置の一例を示す概略図である。 図１に概念図として示した半導体装置の回路図である。 第１の実施の形態の半導体装置の一例を示す回路図である。 第１の実施の形態の半導体装置をインターフェースとして用いたＩＣにおける８ビットのデータを取り込むための構成の一例を示す概略図である。 第１の実施の形態の半導体装置がＲＳＤＳインターフェースとして機能する場合の動作の一例を示すタイムチャートである。 第１の実施の形態の半導体装置がｍｉｎｉ−ＬＶＤＳインターフェースとして機能する場合の動作の一例を示すタイムチャートである。 第２の実施の形態の表示装置の一例の構成を示す構成図である。 比較例のＲＳＤＳインターフェース（半導体装置）の回路図である。 比較例のＲＳＤＳインターフェースの動作を示すタイムチャートである。 比較例のｍｉｎｉ−ＬＶＤＳインターフェース（半導体装置）を示す回路図である。 比較例のｍｉｎｉ−ＬＶＤＳインターフェースの動作を示すタイムチャートである。

以下では、図面を参照して、本実施の形態を詳細に説明する。まず、本実施の形態の概略について説明し、その後、具体的な実施の形態について説明する。

図１には、本実施の形態の主要部を抽出した半導体装置の概念図を示す。なお、図１に示した半導体装置１０は、本実施の形態の半導体装置１０を概念的に表したものである。本実施の形態の半導体装置１０は、異なる差動入力方式の信号を取り込んで、当該半導体装置１０が組み込まれたＩＣ等に搭載された他の回路（内部回路等）に信号を出力する機能を有している。すなわち、半導体装置１０は、入力される異なる差動入力方式各々に応じたインターフェースとして機能する。

図１に示すように、半導体装置１０は、入力端子１２、クロック信号供給部１４、セレクタ１６、入力データ制御装置２０、第１出力端子２２、及び第２出力端子２４を備えている。また、入力データ制御装置２０は、第１出力部３０を備えている。

クロック信号供給部１４は、周波数が異なるクロック信号を入力データ制御装置２０に供給する機能を有している。そのため、クロック信号供給部１４は、周波数が異なるクロック信号を供給するクロック信号供給部１４Ａ及びクロック信号供給部１４Ｂを備えている。例えば、クロック信号供給部１４Ａは、所定のクロック信号を２分周（周波数が所定のクロック信号の１／２倍）したクロック信号を入力データ制御装置２０に供給する。また、クロック信号供給部１４Ｂは、所定のクロック信号を４分周（周波数が所定のクロック信号の１／４倍）したクロック信号を入力データ制御装置２０に供給する。これらのクロック信号は、入力データ制御装置２０に直接供給されると共に、セレクタ１６を介して入力データ制御装置２０の第１出力部３０に供給される。

セレクタ１６は、クロック切替信号供給部５から供給されるクロック切替信号に応じて、クロック信号供給部１４から供給されるクロック信号のいずれかを選択して、第１出力部３０に出力する。なお、本実施の形態では、クロック切替信号供給部５は、半導体装置１０とは別個に備えられているが、半導体装置１０自身が備えるようにしてもよい。

本実施の形態の半導体装置１０では、入力端子１２を介して、差動入力方式の入力信号が第１出力部３０に入力される。入力端子１２には、上述したように、異なる入力方式の信号が入力される。

入力データ制御装置２０の第１出力部３０は、セレクタ１６を介して供給されるクロック信号に応じて、入力端子１２から入力される入力信号を取り込んで、入力データ制御装置２０の外部（後段の回路）に出力する。第１出力部３０に供給されるクロック信号は、周波数が異なる信号であるため、第１出力部３０は、供給されるクロック信号に応じて、入力端子１２から入力される入力信号を取り込むタイミングが異なる。

本実施の形態の半導体装置１０では、クロック信号供給部１４Ａから供給されたクロック信号に基づいて第１出力部３０が取り込んだ信号が、第１出力端子２２を介して半導体装置１０の外部（後段の回路）に出力される。また、半導体装置１０では、クロック信号供給部１４Ｂから供給されたクロック信号に基づいて第１出力部３０が取り込んだ信号が、第２出力端子２４を介して半導体装置１０の後段の回路に出力される。

図２には、図１に概念図として示した半導体装置の回路図を示す。図２に示した半導体装置１０のクロック信号供給部１４は、所定の周波数のクロック信号ｃｌｋ、所定の周波数の１／２倍のクロック信号ｃｌｋｘ２、及び所定の周波数の１／４倍のクロック信号ｃｌｋｘ４を入力データ制御装置２０に供給する。クロック信号供給部１４Ｃから供給されるクロック信号ｃｌｋは、入力データ制御装置２０に直接供給される。クロック信号供給部１４Ａから供給されるクロック信号ｃｌｋｘ２は、入力データ制御装置２０に直接供給されると共に、セレクタ１６を介して入力データ制御装置２０に供給される。また、クロック信号供給部１４Ｂから供給されるクロック信号ｃｌｋｘ４は、入力データ制御装置２０に直接供給されると共に、セレクタ１６を介して入力データ制御装置２０に供給される。なお、クロック信号ｃｌｋｘ２並びにクロック信号ｃｌｋｘ４は、クロック信号ｃｌｋを分周して生成してもよい。

図２に示した半導体装置１０の入力データ制御装置２０は、第１出力部３０、第１データ保持部３２、第２出力部３４、第２データ保持部３６、第３出力部３８、及びデータファーストラッチ４０を備えている。本実施の形態の第１出力部３０、第１データ保持部３２、第２出力部３４、第２データ保持部３６、第３出力部３８、及びデータファーストラッチ４０は、図２に示すように、Ｄ型フリップフロップ回路を用いている。

データファーストラッチ４０は、入力端子１２から入力された入力信号をクロック信号ｃｌｋに応じたタイミングで取り込んで出力する機能を有している。

データファーストラッチ４０から出力された信号は、第１データ保持部３２及び第２出力部３４に入力される。第１データ保持部３２は、データファーストラッチ４０から入力された信号をクロック信号ｃｌｋｘ２の立ち下がりに応じたタイミングで取り込んで出力する機能を有している。第１データ保持部３２から出力された信号は、第１出力部３０に入力される。第１出力部３０は、第１データ保持部３２から入力された信号をセレクタ１６を介して入力されたクロック信号ｃｌｋｘ２またはクロック信号ｃｌｋｘ４に応じたタイミングで取り込んで出力する機能を有している。

入力端子１２から入力される差動入力方式の入力信号が第１の信号（例えば、ＲＳＤＳ方式に応じた信号）の場合は、クロック切替信号供給部５の指示（切替信号ｉｆｓｅｌ）に応じて、セレクタ１６は、クロック信号ｃｌｋｘ２を選択して第１出力部３０に供給する。また、入力端子１２から入力される差動入力方式の入力信号が第２の信号（例えば、ｍｉｎｉ−ＬＶＤＳ方式に応じた信号）の場合は、クロック切替信号供給部５の指示（切替信号ｉｆｓｅｌ）に応じて、セレクタ１６は、クロック信号ｃｌｋｘ４を選択して第１出力部３０に供給する。第１出力部３０によりクロック信号ｃｌｋｘ２に応じて取り込まれた信号は、第１出力端子２２を介して半導体装置１０の後段の回路に出力される。第１出力部３０によりクロック信号ｃｌｋｘ４に応じて取り込まれた信号は、第２出力端子２４を介して半導体装置１０の後段の回路に出力される。

一方、第２出力部３４は、データファーストラッチ４０から入力された信号をクロック信号ｃｌｋｘ２の立ち上がりに応じたタイミングで取り込んで出力する機能を有している。第２出力部３４から出力された信号は、第３出力端子４２を介して半導体装置１０の後段の回路に出力されると共に、第２データ保持部３６に入力される。

第２データ保持部３６は、第２出力部３４から入力された信号をクロック信号ｃｌｋｘ２に応じたタイミングで取り込んで出力する機能を有している。第２データ保持部３６から出力された信号は、第３出力部３８に入力される。第３出力部３８は、第２データ保持部３６から入力された信号をクロック信号ｃｌｋｘ４に応じたタイミングで取り込んで出力する機能を有している。第３出力部３８から出力された信号は、第４出力端子４４を介して半導体装置１０の後段の回路に出力される。

図２に示した半導体装置１０は、第１の入力信号に応じたインターフェースとして機能する場合は、セレクタ１６からクロック信号ｃｌｋｘ２が入力データ制御装置２０に供給される。半導体装置１０は、クロック信号ｃｌｋｘ２に応じて取り込んだ入力信号を、第１出力端子２２及び第３出力端子４２を介して後段の回路に出力する。また、半導体装置１０は、第２の入力信号に応じたインターフェースとして機能する場合は、セレクタ１６からクロック信号ｃｌｋｘ４が入力データ制御装置２０に供給される。半導体装置１０は、クロック信号ｃｌｋｘ４に応じて取り込んだ入力信号を、第２出力端子２４及び第４出力端子４４を介して後段の回路に出力する。

次に、本実施の形態の半導体装置１０の具体的一例について説明する。

［第１の実施の形態］
本実施の形態では、具体的一例として、ＲＳＤＳ方式に応じた入力信号及びｍｉｎｉ−ＬＶＤＳ方式に応じた入力信号のいずれかが入力され、半導体装置１０がＲＳＤＳインターフェースまたはｍｉｎｉ−ＬＶＤＳインターフェースとして機能する場合について説明する。ＲＳＤＳインターフェースとして機能する場合は、半導体装置１０は、２ビットのデータを２セット分ラッチする回路として機能する。また、ｍｉｎｉ−ＬＶＤＳインターフェースとして機能する場合は、半導体装置１０は、８ビットのデータを１セット分ラッチする回路として機能する。

図３には、本実施の形態の半導体装置１０の一例の回路図を示す。なお、図３では、記載が煩雑になるのを避けるため、クロック切替信号供給部５、第１出力端子２２、第２出力端子２４、第３出力端子４２、及び第４出力端子４４の記載を省略している。

クロック信号供給部１４は、所定のクロック信号ｃｌｋを２分周するＤ型フリップフロップ回路から成るクロック信号供給部１４Ａ、クロック信号ｃｌｋを４分周するクロック信号供給部１４Ｂ、反転回路６０Ａ、セレクタ６０Ｂ、及び反転回路６０Ｆを備えている。また、クロック信号供給部１４Ｂは、Ｄ型フリップフロップ回路６０Ｃ、６０Ｄ、及び反転回路６０Ｅを備えている。なお、図３に示した半導体装置１０のクロック信号供給部１４では、外部から供給されたクロック信号ｃｌｋをそのまま入力データ制御装置２０に供給するため、クロック信号供給部１４Ｃを設けていない。しかしながら、外部から供給されるクロック信号がクロック信号ｃｌｋと異なる場合は、外部から供給されるクロック信号に基づいてクロック信号ｃｌｋを生成して入力データ制御装置２０に供給するクロック信号供給部１４Ｃが設けられる。

クロック信号供給部１４に入力された所定のクロック信号ｃｌｋ、及びクロック信号ｃｌｋが反転回路６０Ａにより反転された信号がセレクタ６０Ｂに入力される。セレクタ６０Ｂは、クロック切替信号供給部５より供給されたクロック切替信号ｉｆｓｅｌにより、ＲＳＤＳインターフェースとして機能する場合は、クロック信号ｃｌｋをクロック信号供給部１４Ａに出力する。また、セレクタ６０Ｂは、ｍｉｎｉ−ＬＶＤＳインターフェースとして機能する場合は、クロック信号ｃｌｋの反転信号をクロック信号供給部１４Ａに出力する。クロック信号供給部１４Ａは、クロック信号ｃｌｋまたはその反転信号に応じたタイミングでＱＮの出力を取り込んで、反転回路６０Ｆを介して出力することにより、所定のクロック信号ｃｌｋを２分周したクロック信号ｃｌｋｘ２を生成して、入力データ制御装置２０（データセカンドラッチ４１）及びクロック信号供給部１４Ｂに出力する機能を有する。

クロック信号供給部１４ＢのＤ型フリップフロップ回路６０Ｃは、クロック信号ｃｌｋｘ２の立ち下がりに応じたタイミングでＱＮの出力を取り込んで、Ｄ型フリップフロップ回路６０Ｄに出力する。

Ｄ型フリップフロップ回路６０Ｄは、Ｄ型フリップフロップ回路６０ＣのＱの出力をクロック信号ｃｌｋｘ２の立ち上がりに応じたタイミングで取り込んで、反転回路６０Ｅを介して入力データ制御装置２０のデータセカンドラッチ４１に出力する機能を有する。このようにして、クロック信号供給部１４Ｂは、クロック信号ｃｌｋを４分周したクロック信号ｃｌｋｘ４を生成して入力データ制御装置２０のデータセカンドラッチ４１に供給する機能を有する。なお、クロック信号供給部１４ＡのＤ型フリップフロップ回路、及びＤ型フリップフロップ回路６０Ｃ、６０Ｄは、信号ｃｌｋｒｅがＬレベルの期間、クロック信号ｃｌｋｘ２、ｃｌｋｘ４の生成を行う。本実施の形態では、信号ｃｌｋｒｅは、所定のタイミングで、外部から半導体装置１０に入力される。

レシーバ５０は、入力端子１２を介して半導体装置１０に入力されたＲＳＤＳ方式の入力信号ｄｐ、ｄｎまたは、ｍｉｎｉ−ＬＶＤＳ方式の入力信号ｘｐ、ｘｎを受けて、入力データ制御装置２０のデータファーストラッチ４０に出力する機能を有している。

本実施の形態の入力データ制御装置２０は、データファーストラッチ４０及びデータセカンドラッチ４１を含んでいる。データファーストラッチ４０は、Ｄ型フリップフロップ回路４０Ａ、４０Ｂ、及び反転回路４０Ｃを備えている。反転回路４０Ｃには、クロック信号供給部１４から所定のクロック信号ｃｌｋが入力される。データファーストラッチ４０のＤ型フリップフロップ回路４０Ａ及び４０Ｂには、レシーバ５０から出力された入力信号が入力される。また、Ｄ型フリップフロップ回路４０Ａには、所定のクロック信号ｃｌｋの反転信号が入力される。Ｄ型フリップフロップ回路４０Ｂには、クロック信号供給部１４から所定のクロック信号ｃｌｋが入力される。すなわち、データファーストラッチ４０は、レシーバ５０から入力された入力信号をクロック信号ｃｌｋの立ち下がりと立ち上がりとに分けてラッチする機能を有している。

データセカンドラッチ４１は、第１出力部３０、第１データ保持部３２、第２出力部３４、第２データ保持部３６、第３出力部３８、第４出力部５２、及び第５出力部５４を備えている。また、本実施の形態のデータセカンドラッチ４１は、セレクタ１６を備えている。なお、セレクタ１６は、上述したように、データセカンドラッチ４１（入力データ制御装置２０）の外部に設けられていてもよい。

第１データ保持部３２は、Ｄ型フリップフロップ回路３２Ａ、３２Ｂを備えている。Ｄ型フリップフロップ回路３２Ａは、クロック信号ｃｌｋｘ２に応じたタイミングでＤ型フリップフロップ回路４０Ａの出力信号ｎｅｇ＿ｄを取り込み、信号ｄ［３］を出力する機能を有している。また、Ｄ型フリップフロップ回路３２Ｂは、クロック信号ｃｌｋｘ２に応じたタイミングでＤ型フリップフロップ回路４０Ｂの出力信号ｐｏｓ＿ｄを取り込み、信号ｄ［２］を出力する機能を有している。

第１データ保持部３２は、第１出力部３０に接続されている。第１出力部３０は、Ｄ型フリップフロップ回路３０Ａ、３０Ｂを備えている。セレクタ１６は、クロック切替信号供給部５から供給されたクロック切替信号ｉｆｓｅｌに基づいて、半導体装置１０がＲＳＤＳインターフェースとして機能する場合は、クロック信号ｃｌｋｘ２を選択して第１出力部３０に供給する。一方、半導体装置１０がｍｉｎｉ−ＬＶＤＳとして機能する場合は、セレクタ１６は、クロック信号ｃｌｋｘ４を選択して第１出力部３０に供給する。

Ｄ型フリップフロップ回路３０Ａは、クロック信号ｃｌｋｘ２またはクロック信号ｃｌｋｘ４に応じたタイミングで信号ｄ［３］を取り込んで出力する。Ｄ型フリップフロップ回路３０Ｂは、クロック信号ｃｌｋｘ２またはクロック信号ｃｌｋｘ４に応じたタイミングで信号ｄ［２］を取り込んで出力する。半導体装置１０がＲＳＤＳインターフェースとして機能する場合は、第１出力部３０の出力ｌｖ＿１ｓｔ［１：０］は、第１出力端子２２を介して後段の回路に出力される。一方、半導体装置１０がｍｉｎｉ−ＬＶＤＳインターフェースとして機能する場合は、第１出力部３０の出力は、ｌｖ［２］、ｌｖ［３］として第２出力端子２４を介して後段の回路に出力される。

第２出力部３４は、Ｄ型フリップフロップ回路３４Ａ、３４Ｂを備えている。Ｄ型フリップフロップ回路３４Ａは、クロック信号ｃｌｋｘ２に応じたタイミングでＤ型フリップフロップ回路４０Ａの出力信号ｎｅｇ＿ｄを取り込んで信号ｐｒｅ＿ｄ［１］を出力する機能を有している。また、Ｄ型フリップフロップ回路３４Ｂは、クロック信号ｃｌｋｘ２に応じたタイミングでＤ型フリップフロップ回路４０Ｂの出力信号ｐｏｓ＿ｄを取り込んで信号ｐｒｅ＿ｄ［０］を出力する機能を有している。半導体装置１０がＲＳＤＳインターフェースとして機能する場合は、第２出力部３４の出力ｌｖ＿２ｎｄ［１：０］は、第３出力端子４２を介して後段の回路に出力される。

第２出力部３４は、第２データ保持部３６に接続されている。第２データ保持部３６は、Ｄ型フリップフロップ回路３６Ａ、３６Ｂを備えている。Ｄ型フリップフロップ回路３６Ａは、クロック信号ｃｌｋｘ２に応じたタイミングで信号ｐｒｅ＿ｄ［１］を取り込んで信号ｄ［１］を出力する機能を有する。Ｄ型フリップフロップ回路３６Ｂは、クロック信号ｃｌｋｘ２に応じたタイミングで信号ｐｒｅ＿ｄ［０］を取り込んで信号ｄ［０］を出力する機能を有する。

第２データ保持部３６は、第３出力部３８に接続されている。第３出力部３８は、Ｄ型フリップフロップ回路３８Ａ、３８Ｂを備えている。Ｄ型フリップフロップ回路３８Ａは、クロック信号ｃｌｋｘ４に応じたタイミングで信号ｄ［１］を取り込んで出力する機能を有する。Ｄ型フリップフロップ回路３８Ｂは、クロック信号ｃｌｋｘ４に応じたタイミングで信号ｄ［０］を取り込んで出力する。半導体装置１０がｍｉｎｉ−ＬＶＤＳインターフェースとして機能する場合は、第３出力部３８の出力は、ｌｖ［１］、ｌｖ［０］として第４出力端子４４を介して後段の回路に出力される。

また、第４出力部５２は、Ｄ型フリップフロップ回路５２Ａ、５２Ｂを備えている。Ｄ型フリップフロップ回路５２Ａは、クロック信号ｃｌｋｘ４に応じたタイミングで信号ｐｒｅ＿ｄ［１］を取り込んで出力する機能を有する。Ｄ型フリップフロップ回路５２Ｂは、クロック信号ｃｌｋｘ４に応じたタイミングで信号ｐｒｅ＿ｄ［０］を取り込んで出力する機能を有する。半導体装置１０がｍｉｎｉ−ＬＶＤＳインターフェースとして機能する場合は、第４出力部５２の出力は、ｌｖ［４］、ｌｖ［５］として第５出力端子６２_１（図４参照）を介して後段の回路に出力される。

また、第５出力部５４は、Ｄ型フリップフロップ回路５４Ａ、５４Ｂを備えている。Ｄ型フリップフロップ回路５４Ａは、クロック信号ｃｌｋｘ４に応じたタイミングで信号ｎｅｇ＿ｄを取り込んで出力する機能を有する。Ｄ型フリップフロップ回路５４Ｂは、クロック信号ｃｌｋｘ４に応じたタイミングで信号ｐｏｓ＿ｄを取り込んで出力する機能を有する。半導体装置１０がｍｉｎｉ−ＬＶＤＳインターフェースとして機能する場合は、第５出力部５４の出力は、ｌｖ［６］、ｌｖ［７］として第５出力端子６４_１（図４参照）を介して後段の回路に出力される。

本実施の形態の半導体装置１０では、上述したように、ＲＳＤＳインターフェースとして機能する場合は、２ビットのデータを２セット分（ｌｖ＿１ｓｔ［１：０］、ｌｖ＿２ｎｄ［１：０）］ラッチし、ｍｉｎｉ−ＬＶＤＳインターフェースとして機能する場合は、８ビットのデータを１セット分（ｌｖ［７：０］）ラッチする。そのため、本実施の形態の半導体装置１０をインターフェースとして用いるＩＣでは、入力信号がＲＳＤＳである場合に８ビットのデータを取り込むためには、入力データ制御装置２０が４組必要になる。図４に、本実施の形態の半導体装置１０をインターフェースとして用いたＩＣにおける８ビットのデータを取り込むための構成の概略図を示す。

図４に示したＩＣでは、８ビットのＲＳＤＳ方式の入力信号（データ）を取り込むために、レシーバ５０（５０_１〜５０_４）及び入力データ制御装置２０（２０_１〜２０_４）が４組備えられる。なお、クロック信号供給部１４は、４組のレシーバ５０及び入力データ制御装置２０に対して共通とすることができる。すなわち、ＩＣは、レシーバ５０及び入力データ制御装置２０の組数にかかわらず、クロック信号供給部１４を１つ備える。

入力信号がＲＳＤＳ方式の場合は、入力データ制御装置２０_１から第１出力端子２２_１を介して出力されたデータｌｖ＿１［１：０］、入力データ制御装置２０_２から第１出力端子２２_２を介して出力されたデータｌｖ＿１［３：２］、入力データ制御装置２０_３から第１出力端子２２_３を介して出力されたデータｌｖ＿１［５：４］、及び入力データ制御装置２０_４から第１出力端子２２_４を介して出力されたデータｌｖ＿１［７：６］が半導体装置１０の外部で、バス信号として繋がれ、ｌｖ＿１［７：０］として供給される。

また、入力データ制御装置２０_１から第１出力端子４２_１を介して出力されたデータｌｖ＿２［１：０］、入力データ制御装置２０_２から第１出力端子４２_２を介して出力されたデータｌｖ＿２［３：２］、入力データ制御装置２０_３から第１出力端子４２_３を介して出力されたデータｌｖ＿２［５：４］、及び入力データ制御装置２０_４から第１出力端子４２_４を介して出力されたデータｌｖ＿２［７：６］が半導体装置１０の外部で、バス信号として繋がれ、ｌｖ＿２［７：０］として供給される。

このようにして、ＲＳＤＳ方式の入力信号が入力された場合は、４組のレシーバ５０及び入力データ制御装置２０により、８ビットのデータが２セット分取り込まれる。

一方、入力信号がｍｉｎｉ−ＬＶＤＳ方式の場合は、入力データ制御装置２０_１から第４出力端子４４_１を介して出力されたデータｌｖ［１：０］、第２出力端子２４_１を介して出力されたデータｌｖ［３：２］、第５出力端子６２_１を介して出力されたデータｌｖ［５：４］、及び第６出力端子６４_１を介して出力されたデータｌｖ［７：６］が半導体装置１０の内部で繋がれてｌｖ［７：０］として供給される。

このようにして、ｍｉｎｉ−ＬＶＤＳ方式の入力信号が入力された場合は、１セットのレシーバ５０及び入力データ制御装置２０により、８ビットのデータが１セット分取り込まれる。なお、本実施の形態のＩＣでは、ＲＳＤＳ方式の入力信号が入力された場合に合わせて、２セット分のデータを取り込むために、４組のレシーバ５０及び入力データ制御装置２０のうち、２組を駆動させている。例えば、レシーバ５０_１及び入力データ制御装置２０_１と、レシーバ５０_２及び入力データ制御装置２０_２とを駆動させて、２セット分の入力信号を取り込む。この場合、使用（駆動）しない他の２組分のレシーバ５０（５０_３、５０_４）及び入力データ制御装置２０（２０_３、２０_４）については、電源供給をカットすることにより、省電力化が図れる。

次に、本実施の形態の半導体装置１０の動作について説明する。まず、半導体装置１０がＲＳＤＳインターフェースとして機能する場合の動作について説明する。図５には、半導体装置１０がＲＳＤＳインターフェースとして機能する場合の動作の一例のタイムチャートを示す。半導体装置１０がＲＳＤＳインターフェースとして機能する場合は、クロック切替信号供給部５から供給された切替信号ｉｆｓｅｌに応じて、セレクタ１６は、クロック信号ｃｌｋｘ２を選択して第１出力部３０に出力する。ＲＳＤＳインターフェースとして機能する場合は、クロック信号供給部１４の４分周クロック生成回路６０が生成したクロック信号ｃｌｋｘ４は用いないため、図５に示したタイムチャートでは、記載を省略している。

データファーストラッチ４０は、クロック信号供給部１４から供給されるクロック信号ｃｌｋの立ち上がりと立ち下がりとに応じて、レシーバ５０から入力された入力信号（ＲＳＤＳ−Ｄａｔａ）を２ビット分、ラッチする。

第１データ保持部３２は、クロック信号ｃｌｋｘ２の立ち下がりで１セット分の入力信号（１ｓｔ Ｄａｔａ）をラッチする（図５、ｄ［３：２］参照）。その後、クロック信号ｃｌｋｘ２の立ち上がりで第１出力部３０が第１データ保持部３２から出力された信号１ｓｔ Ｄａｔａをラッチして、ｌｖ＿１ｓｔ［１：０］を出力する。入力データ制御装置２０を４組用いることにより、第１出力部３０から８ビット分のデータであるｌｖ＿１ｓｔ［７：０］が出力される。

一方、第２出力部３４は、クロック信号ｃｌｋｘ２の立ち上がりでデータファーストラッチ４０から出力された信号２ｎｄ Ｄａｔａをラッチして、ｌｖ＿２ｎｄ［１：０］を出力する。入力データ制御装置２０を４組用いることにより、第２出力部３４から８ビット分のデータであるｌｖ＿２ｎｄ［７：０］が出力される。

次に、半導体装置１０がｍｉｎｉ−ＬＶＤＳインターフェースとして機能する場合の動作について説明する。図６には、半導体装置１０がｍｉｎｉ−ＬＶＤＳインターフェースとして機能する場合の動作の一例のタイムチャートを示す。半導体装置１０がｍｉｎｉ−ＬＶＤＳインターフェースとして機能する場合は、クロック切替信号供給部５から供給された切替信号ｉｆｓｅｌに応じて、セレクタ１６は、クロック信号ｃｌｋｘ４を選択して第１出力部３０に出力する。

データファーストラッチ４０は、クロック信号供給部１４から供給されるクロック信号ｃｌｋの立ち上がりと立ち下がりとに応じて、レシーバ５０から入力された入力信号（ｍｉｎｉＬＶＤＳ−Ｄａｔａ）を２ビット分、ラッチする。クロック信号ｃｌｋの立ち上がりに応じてラッチしたデータ（ｘ［０］、ｘ［２］、ｘ［４］、ｘ［６］）は、Ｄ型フリップフロップ回路４０Ｂから信号ｐｏｓ＿ｄとして出力される。クロック信号ｃｌｋの立ち下がりに応じてラッチしたデータ（ｘ［１］、ｘ［３］、ｘ［５］、ｘ［７］）は、Ｄ型フリップフロップ回路４０Ａから信号ｎｅｇ＿ｄとして出力される。

第２出力部３４は、クロック信号ｃｌｋｘ２の立ち上がりに応じたタイミングで信号ｐｏｓ＿ｄ及び信号ｎｅｇ＿ｄをラッチして、信号ｐｒｅ＿ｄ［１：０］（ｘ［１：０］、ｘ［５：４］）を出力する。その後、第２データ保持部３６は、クロック信号ｃｌｋｘ２の立ち下がりに応じたタイミングで信号ｐｒｅ＿ｄ［１：０］をラッチして、信号ｄ［１：０］（ｘ［１：０］、ｘ［５：４］）を出力する。

第１データ保持部３２は、クロック信号ｃｌｋｘ２の立ち下がりに応じたタイミングで信号ｐｏｓ＿ｄ及び信号ｎｅｇ＿ｄをラッチして、信号ｄ［３：２］（ｘ［３：２］、ｘ［７：６］）を出力する。

半導体装置１０がｍｉｎｉ−ＬＶＤＳインターフェースとして機能する場合は、第１出力部３０、第３出力部３８、第４出力部５２、及び第５出力部５４には、クロック信号供給部１４からクロック信号ｃｌｋｘ４が供給される。そのため、第１出力部３０、第３出力部３８、第４出力部５２、及び第５出力部５４は、クロック信号ｃｌｋｘ４の立ち上がりに応じて、各々入力された信号をラッチして、出力する。

このようにして、データセカンドラッチ４１にラッチされた８ビットのデータ１セット分が、１ｓｔ Ｄａｔａ（ｘ［７：０］）として半導体装置１０から後段の回路に出力される。

（ＲＳＤＳインターフェースの比較例）
本実施の形態の半導体装置１０の比較例として、ＲＳＤＳインターフェースとして機能する従来の半導体装置について説明する。図８には、比較例の半導体装置１００の回路図を示す。比較例の半導体装置１００は、レシーバ１５０、入力データ制御装置１２０、及びクロック信号供給部１１４を備える。入力データ制御装置１２０は、データファーストラッチ１４０及びデータセカンドラッチ１４１を備える。

レシーバ１５０及びデータファーストラッチ１４０は、第１の実施の形態の半導体装置１０のレシーバ５０及びデータファーストラッチ４０と同様の構成である。

クロック信号供給部１１４は、Ｄ型フリップフロップ回路と反転回路とを備え、クロック信号ｃｌｋに基づいて、２分周したクロック信号ｃｌｋｘ２を生成して、データセカンドラッチ１４１に供給する。

データセカンドラッチ１４１は、第１出力部１３０、第１データ保持部１３２、及び第２出力部１３４を備えている。第１出力部１３０、第１データ保持部１３２、及び第２出力部１３４は、各々２つのＤ型フリップフロップ回路を備えている。第１出力部１３０、第１データ保持部１３２、及び第２出力部１３４は、いずれも、クロック信号ｃｌｋｘ２に応じて、信号を取り込んで出力する機能を有している。

図９には、比較例の半導体装置１００の動作を表したタイムチャートを示す。

データファーストラッチ１４０は、クロック信号供給部１１４から供給されるクロック信号ｃｌｋの立ち上がりと立ち下がりとに応じて、レシーバ１５０から入力された入力信号（ＲＳＤＳ−Ｄａｔａ）を２ビット分、ラッチする。

データファーストラッチ１４０がラッチしたデータを、データセカンドラッチ１４１がクロック信号ｃｌｋｘ２の立ち上がりと立ち下がりとに応じたタイミングで取り込んで、２ビットのデータを２セット分（ｌｖ＿１ｓｔ［１：０］、ｌｖ＿２ｎｄ［１：０］）、ラッチすることができる。

半導体装置１００は、第１の実施の形態の半導体装置１０と同様に、４組で８ビットのデータを２セット分（ｌｖ＿１ｓｔ［７：０］、ｌｖ＿２ｎｄ［７：０］）取り込むことができる。

このように、従来の半導体装置１００は、１２組用いることにより、８ビットのデータを６セット分ラッチすることができる。

（ｍｉｎｉ−ＬＶＤＳの比較例）
本実施の形態の半導体装置１０の比較例として、ｍｉｎｉ−ＬＶＤＳインターフェースとして機能する従来の半導体装置について説明する。図１０には、比較例の半導体装置２００の回路図を示す。比較例の半導体装置２００は、レシーバ２５０、入力データ制御装置２２０、及びクロック信号供給部２１４を備える。入力データ制御装置２２０は、データファーストラッチ２４０及びデータセカンドラッチ２４１を備える。

レシーバ２５０は、第１の実施の形態の半導体装置１０のレシーバ５０と同様の構成である。

クロック信号供給部２１４は、３個のＤ型フリップフロップ回路と２個の反転回路とを備え、クロック信号ｃｌｋ、ｃｌｋｘ２に基づいて、クロック信号ｃｌｋを４分周したクロック信号ｃｌｋｘ４を生成して、データセカンドラッチ２４１に供給する。

データファーストラッチ２４０は、各ビット毎にＤ型フリップフロップ回路が備えられており、８個のＤ型フリップフロップ回路が備えられている。

データセカンドラッチ２４１は、８個のＤ型フリップフロップ回路を備えている。８個のＤ型フリップフロップ回路は、いずれもクロック信号ｃｌｋｘ４に応じて、データファーストラッチ２４０から出力された信号を取り込んで出力する機能を有している。

図１１には、比較例の半導体装置２００の動作を表したタイムチャートを示す。

データファーストラッチ２４０は、レシーバ２５０から入力された入力信号（ｍｉｎｉＬＶＤＳ−Ｄａｔａ）を、クロック信号供給部１１４から供給されるクロック信号ｃｌｋの立ち上がりに応じて４ビット、立ち下がりに応じて４ビット、合計８ビットのデータをラッチする。

データファーストラッチ２４０がラッチした８ビット分のデータを、データセカンドラッチ２４１がクロック信号ｃｌｋｘ４の立ち上がりに応じたタイミングで取り込んで、８ビットのデータを１セット分（ｌｖ［７：０］）、ラッチすることができる。

このように、従来の半導体装置２００は、６組用いることにより、８ビットのデータを６セット分ラッチすることができる。

［第２の実施の形態］
本実施の形態では、第１の実施の形態の半導体装置１０を表示装置の駆動用ＩＣのインターフェースとして適用した場合について説明する。

図７には、本実施の形態の表示装置の一例の構成を表す構成図を示す。図７に示すように、本実施の形態の表示装置８０は、タイミングコントローラ８２と、ｎ個の駆動用ＩＣ８４（８４_１〜８４_ｎ）と、表示パネル８６と、を備える。

表示パネル８６の一例としては、液晶ディスプレイが挙げられる。

タイミングコントローラ８２から、駆動用ＩＣ８４へは、表示パネル８６に画像を表示させるためのデータ信号や制御信号が入力される。各駆動用ＩＣ８４には、第１の実施の形態で説明した半導体装置１０がそれぞれ搭載されている。各駆動用ＩＣ８４では、半導体装置１０がインターフェースとして機能することにより、タイミングコントローラ８２からデータ信号や制御信号を取り込むことができる。従って、本実施の形態の各駆動用ＩＣ８４は、ＲＳＤＳ方式の差動入力信号及びｍｉｎｉ−ＬＶＤＳ方式の差動入力信号のいずれも取り込むことができる。各駆動用ＩＣ８４は、タイミングコントローラ８２から取り込んだ信号に基づいて、半導体装置１０の後段の回路（図示省略）により所定の処理を施して、表示パネル８６の信号線に出力する。

このように本実施の形態の表示装置８０では、駆動用ＩＣ８４がＲＳＤＳ方式の差動入力信号及びｍｉｎｉ−ＬＶＤＳ方式の差動入力信号のいずれも取り込むことができるため、タイミングコントローラ８２の出力がＲＳＤＳ方式及びｍｉｎｉ−ＬＶＤＳのいずれであるかに関わらず、適切に差動入力信号を取り込むことができる。

これにより、本実施の形態では、タイミングコントローラ８２が出力する信号（信号の方式）ごとに、駆動用ＩＣ８４を再設計する必要がなくなり、長期にわる開発期間や再設計に掛かるコスト等が不必要になる。

以上説明したように、上記実施の形態の半導体装置１０は、レシーバ５０、クロック信号供給部１４、入力データ制御装置２０を備えている。また、入力データ制御装置２０は、データファーストラッチ４０、データセカンドラッチ４１を備えている。データファーストラッチ４０は２個のＤ型フリップフロップ回路を含んでいる。データセカンドラッチ４１は、１４個のＤ型フリップフロップ回路と、セレクタ１６と、を含んでいる。

すなわち、半導体装置１０は、ＲＳＤＳインターフェースとして機能する従来の半導体装置１００に、フリップフロップ回路（第４出力部５２、第５出力部５４）及びセレクタ１６を追加することにより、ｍｉｎｉ−ＬＶＤＳインターフェースとしての機能を実現している。

半導体装置１０がＲＳＤＳインターフェースとして機能する場合は、レシーバ５０で受けた入力信号をデータファーストラッチ４０でクロック信号ｃｌｋの立ち上がりと立ち下がりとに分けて２ビットのデータをラッチする。データセカンドラッチ４１は、第１出力部３０、第１データ保持部３２、及び第２出力部３４により、クロック信号ｃｌｋｘ２の立ち上がりと立ち下がりに応じて、２ビットのデータを２セット分ラッチする。

また、半導体装置１０がｍｉｎｉ−ＬＶＤＳインターフェースとして機能する場合は、レシーバ５０で受けた入力信号をデータファーストラッチ４０でクロック信号ｃｌｋの立ち上がりと立ち下がりとに分けて２ビットのデータをラッチする。データセカンドラッチ４１は、第１データ保持部３２及び第２出力部３４により、データファーストラッチ４０から出力された信号ｎｅｇ＿ｄ、ｐｏｓ＿ｄをクロック信号ｃｌｋｘ２の立ち上がりと立ち下がりとに応じて４クロック分保持する。その後、データセカンドラッチ４１は、第１出力部３０、第３出力部３８、第４出力部５２、及び第５出力部５４により、クロック信号ｃｌｋｘ４の立ち上がりに応じて、８ビットのデータを１セット分ラッチする。

従って、半導体装置１０は、異なる差動方式（ＲＳＤＳ方式及びｍｉｎｉ−ＬＶＤＳ方式）に対応するインターフェースとして機能することができる。

具体的な一例として、８ビットのデータを６セット分ラッチする場合について説明する。従来のＩＣ（駆動用ＩＣ８４等）では、ＲＳＤＳインターフェースとして半導体装置１００（入力データ制御装置１２０）を１２組、ｍｉｎｉ−ＬＶＤＳインターフェースとして半導体装置２００（入力データ制御装置２２０）を６組必要とした。従って、入力データ制御装置１２０、２２０に用いられるＤ型フリップフロップ回路は、全体で、８個×１２組＋１６個×６組＝９６個＋９６個＝１９２個、必要であった。

これに対して、本実施の形態の半導体装置１０を適用したＩＣ（駆動用ＩＣ８４等）では、本実施の形態の半導体装置１０（入力データ制御装置２０）を６組と、ＲＳＤＳインターフェースとして半導体装置１００（入力データ制御装置１２０）を６組備えればよい。そのため、入力データ制御装置２０、１２０に用いられるＤ型フリップフロップ回路は、全体で、１６個×６組＋８個×６組＝９６個＋４８個＝１４４個、必要となる。このように、本実施の形態の半導体装置１０を用いることにより、Ｄ型フリップフロップ回路の数を削減することができ、これにより、回路面積の増加を抑制することができる。

また、ｍｉｎｉ−ＬＶＤＳインターフェースである半導体装置２００の入力データ制御装置２２０では、８個のＤ型フリップフロップ回路が、クロック信号ｃｌｋにより動作していた。これに対して、本実施の形態の半導体装置１０の入力データ制御装置２０では、２個のＤ型フリップフロップ回路（データファーストラッチ４０）がクロック信号ｃｌｋにより動作し、６個のＤ型フリップフロップ回路（第１データ保持部３２、第２出力部３４、第２データ保持部３６）がクロック信号ｃｌｋｘ２により動作する。このように半導体装置１０の入力データ制御装置２０では、クロック信号ｃｌｋよりも低い周波数でＤ型フリップフロップ回路が動作するため、消費電流を抑えることができる。

従って、本実施の形態の半導体装置１０は、回路規模の拡大が抑制されるため、回路面積を抑制すると共に、異なる差動方式の信号を取り込むことができる。

なお、８ビットのデータを６セット分ラッチする場合について説明した具体的一例では、半導体装置１０の入力データ制御装置２０を６組使用し、ＲＳＤＳインターフェース及びｍｉｎｉ−ＬＶＤＳインターフェースを共有化していたが共有化する入力データ制御装置２０の数（組）は、これに限らず、ＩＣ（駆動用ＩＣ８４等）の使用等により、定めることができる。

また、上記各実施の形態では、半導体装置１０に入力される差動入力方式の入力信号として、ＲＳＤＳ方式の入力信号及びｍｉｎｉ−ＬＶＤＳ方式の入力信号について説明したがこれに限らずその他の入力信号であってもよい。また、上記各実施の形態では、８ビットのデータ（入力信号）を取り込む場合について説明したが、データのビット数は、限定されるものではない。

また、その他の上記各実施の形態で説明した半導体装置１０、クロック信号供給部１４、入力データ制御装置２０、及び表示装置８０等の構成、動作等は一例であり、本発明の主旨を逸脱しない範囲内において状況に応じて変更可能であることはいうまでもない。

５ クロック切替信号供給部
１０ 半導体装置
１２ 入力端子
１４、１４Ａ、１４Ｂ、１４Ｃ クロック信号供給部
１６ セレクタ
２０ 入力データ制御装置
２２ 第１出力端子
２４ 第２出力端子
３０ 第１出力部
３２ 第１データ保持部
３４ 第２出力部
３６ 第２データ保持部
３８ 第３出力部
４０ データファーストラッチ
４１ データセカンドラッチ
４２ 第３出力端子
４４ 第４出力端子
５０ レシーバ
５２ 第４出力部
５４ 第５出力部
６０ ４分周クロック生成回路
６２ 第５出力端子
６４ 第６出力端子
８０ 表示装置
８２ タイミングコントローラ
８４ 駆動用ＩＣ
８６ 表示パネル

Claims (13)

1. 複数のクロック信号から選択された第１差動信号または第２差動信号に対応するクロック信号が供給され、供給されたクロック信号に応じて、入力された入力データが第１差動信号の場合は、第１出力端子に前記第１差動信号に対応した信号を出力し、前記入力データが第２差動信号の場合は、第２出力端子に前記第２差動信号に対応した信号を出力する第１出力部を備え、
   前記入力データの取り込みを制御する、
   入力データ制御装置。
2. 前記第１出力部に供給されるクロック信号は、前記第１差動信号に対応する第１クロック信号または、前記第２差動信号に対応し、前記第１クロック信号よりも周波数が低い第２クロック信号である、
   請求項１に記載の入力データ制御装置。
3. 前記第１出力部は、供給される第１クロック信号または第２クロック信号のレベルが、ハイレベルに立ち上がる遷移、またはローレベルに立ち下がる遷移のいずれか一方の遷移に応じて前記入力データの保持を行い、
   前記第１クロック信号のレベルの遷移が、前記第１出力部が入力データの保持を行う信号のレベルの遷移とは異なる他方の遷移である場合に、前記第１クロック信号のレベルの遷移に応じてデータ保持を行う、前記第１出力部の前段に接続された第１データ保持部をさらに備える、
   請求項１または請求項２に記載の入力データ制御装置。
4. 前記第１データ保持部は、フリップフロップ回路からなる、
   請求項３に記載の入力データ制御装置。
5. 第１クロック信号が供給される第２データ保持部と、
   供給される前記第１クロック信号に応じて、前記第２データ保持部に前記第２差動信号に対応した信号を出力し、かつ前記第１差動信号に対応した信号を第３出力端子に出力する第２出力部と、
   供給される第２クロック信号に応じて、前記第２差動信号に対応した信号を第４出力端子に出力する、前記第２データ保持部に接続された第３出力部と、
   をさらに備えた、
   請求項１から請求項４のいずれか１項に記載の入力データ制御装置。
6. 前記第１出力部、前記第２出力部、及び前記第３出力部は、フリップフロップ回路からなる、
   請求項５に記載の入力データ制御装置。
7. 前記第２データ保持部は、フリップフロップ回路からなる、
   請求項５または請求項６に記載の入力データ制御装置。
8. 供給される第２クロック信号に応じて、前記第２出力部から出力された信号を第５出力端子に出力する第４出力部をさらに備えた、
   請求項５から請求項７のいずれか１項に記載の入力データ制御装置。
9. 供給される第２クロック信号に応じて、入力された入力データを第６出力端子に出力する第５出力部をさらに備えた、
   請求項１から請求項８のいずれか１項に記載の入力データ制御装置。
10. 前記第１差動信号は、ＲＳＤＳ入力方式に基づいた信号である、
    請求項１から請求項９のいずれか１項に記載の入力データ制御装置。
11. 前記第２差動信号は、ｍｉｎｉ−ＬＶＤＳ入力方式に基づいた信号である、
    請求項１から請求項１０のいずれか１項に記載の入力データ制御装置。
12. 表示パネルと、
    請求項１から請求項１１のいずれか１項に記載の入力データ制御装置を備え、前記入力データ制御装置により取り込んだ入力データに基づいて生成した信号を前記表示パネルに出力する駆動用ＩＣと、
    前記入力データ制御装置に入力データの取り込みに関する指示を行うタイミングコントローラと、
    を備えた表示装置。
13. 第１差動信号に対応する第１クロック信号または第２差動信号に対応する第２クロック信号がクロック信号として供給され、供給されたクロック信号に応じて、入力された入力データが第１差動信号の場合は、第１出力端子に前記第１差動信号に対応した信号を出力し、前記入力データが第２差動信号の場合は、第２出力端子に前記第２差動信号に対応した信号を出力する第１出力部と、前記第１クロック信号が供給される第２データ保持部と、供給される前記第１クロック信号に応じて、前記第２データ保持部に前記第２差動信号に対応した信号を出力し、かつ前記第１差動信号に対応した信号を第３出力端子に出力する第２出力部と、供給される前記第２クロック信号に応じて、前記第２差動信号に対応した信号を第４出力端子に出力する、前記第２データ保持部に接続された第３出力部と、を備え、前記入力データの取り込みを制御する、入力データ制御装置の信号取込方法であって、
    入力データが前記第１差動信号の場合に、前記第１差動信号に対応して選択された第１クロック信号が供給される工程と、
    前記第１出力部により、前記第１クロック信号に応じて前記入力データを前記第１出力端子から出力する工程と、
    前記第２出力部により、前記第１クロック信号に応じて、第１クロック信号が供給される第２データ保持部に前記第２差動信号に対応した信号を出力し、かつ前記第１差動信号に対応した信号を第３出力端子から出力する工程と、
    を備え、かつ、
    入力データが前記第２差動信号の場合に、前記第２差動信号に対応して選択された前記第２クロック信号が供給される工程と、
    前記第１出力部により、前記第２クロック信号に応じて前記入力データを前記第３出力端子から出力する工程と、
    前記第３出力部により、前記第２クロック信号に応じて、前記第２差動信号に対応した信号を第４出力端子から出力する工程と、
    を備えた信号取込方法。