JP2010170104A - タイミングコントロール回路およびそれを用いたディスプレイ装置 - Google Patents

Abstract

【課題】データを高速伝送可能なタイミングコントローラを提供する。
【解決手段】タイミングコントローラ１００は、ディスプレイパネル３０２を駆動するための複数のデータドライバ３０６に、共通のバス３０９を介して接続される。受信インタフェース回路１０は、各色（ＲＧＢ）の輝度データを含む画像データＧＤを受信する。タイミング制御部１２は、ＲＧＢ各色の輝度データＤＲ、ＤＧ、ＤＢのタイミングを、送信先の複数のデータドライバ３０６に適合するように制御する。送信インタフェース回路１４は、タイミング制御部１２によりタイミングが制御された各色の輝度データＤＲ、ＤＧ、ＤＢを、同期クロックＣＬＫとともに共通のバス３０９を介して複数のデータドライバ３０６に対し送信する。送信インタフェース回路１４は、バス３０９に対して出力する同期クロックＣＬＫと各色の輝度データＤＲ、ＤＧ、ＤＢそれぞれの位相を、独立に調節可能に構成される。
【選択図】図２

Description

本発明は、液晶パネルのドライバに駆動信号を供給するタイミングコントロール回路に関する。

液晶ディスプレイ（ＬＣＤ）、プラズマディスプレイ、有機ＥＬディスプレイ（以下、ディスプレイ装置と総称する）は、マトリクス状に配置された複数の画素と、マトリクスの行ごとに設けられた走査線および列ごとに設けられたデータ線と、で構成されるディスプレイパネルを備える。図１は、ディスプレイ装置３００の一般的な構成を示すブロック図である。ディスプレイ装置３００は、ディスプレイパネル３０２と、複数のデータ線を駆動するためのデータドライバ（ソースドライバ）３０６と、複数の走査線を駆動するための走査ドライバ（ゲートドライバ）３０４と、が設けられる。

単一のデータドライバ３０６が駆動できるデータ線の本数、ならびに単一の走査ドライバ３０４が駆動できる走査線の本数は、予め決められている。したがって、ディスプレイ装置３００には、ディスプレイパネル３０２の解像度、つまり、データ線の本数および走査線の本数それぞれに応じた個数のデータドライバ３０６および走査ドライバ３０４が設けられる。

ディスプレイ装置３００には、グラフィックスプロセッサやチューナーユニット、あるいはＤＶＤプレイヤなどから、デジタルあるいはアナログ形式の画像データＧＤが入力される。この画像データＧＤは、ディスプレイ装置３００の内部で生成される場合もある。画像データＧＤは、アナログあるいはデジタルの信号フォーマットを問わずに、ＲＧＢ３色の輝度データＤＲ、ＤＧ、ＤＢを含む。この画像データＧＤは、走査ドライバ３０４およびデータドライバ３０６に分配される前に一旦、タイミングコントローラ１００と呼ばれる回路ブロックに入力される。

タイミングコントローラ１００は、複数の走査ドライバ３０４と共通のバスを介して接続されており、複数のデータドライバ３０６とも共通のバス３０９を介して接続される。たとえば液晶ディスプレイを例に説明すると、複数のデータドライバ３０６とタイミングコントローラ１００間のデータ伝送は、ｍｉｎｉ−ＬＶＤＳ（Low Voltage Differential Signaling）やＲＳＤＳ（Reduced Swing Differential Signaling）をはじめとする高速差動伝送方式が採用されている。

ｍｉｎｉ−ＬＶＤＳでは、各色（ＲＧＢ）の差動形式の輝度データＤＲ、ＤＧ、ＤＢが、同期クロックＣＬＫとともに伝送される。受信側において、輝度データＤＲ、ＤＧ、ＤＢは、同期クロックＣＬＫのポジティブエッジとネガティブエッジのタイミングでラッチされる。

特開平６−２７３７８８号公報 特開２００３−１７３１５０号公報 特開２００２−１３５２３４号公報

タイミングコントローラ１００と複数のデータドライバ３０６それぞれの間のバス３０９の配線長やインピーダンスは均一化されていることが望ましいが、実際のディスプレイ装置では、設計の制約から、経路ごとに異なる場合が多い。経路ごとに配線長やインピーダンスが異なると、複数のデータドライバ３０６において、同期クロックＣＬＫと輝度データＤＲ、ＤＧ、ＤＢのタイミングのずれ（スキュー）が発生してしまう。その結果、複数のデータドライバ３０６のいずれかにおいて、セットアップタイムやホールドタイムの違反を引き起こし、データ取り込みエラーの要因となる。

この問題を解決するための方法として、タイミングコントローラ１００がバス３０９に送出する同期クロックＣＬＫの位相を、輝度データＤＲ、ＤＧ、ＤＢに対して調節するクロックスキューアジャストが提案されている。しかしながら現在、高速差動伝送方式の伝送周波数は１５０ＭＨｚ程度であるところ、近い将来において伝送周波数が高く、たとえば２倍の３００ＭＨｚなると、クロックスキューアジャストのみでは対応できない可能性がある。

本発明はかかる課題に鑑みてなされたものであり、その目的は、複数のデータドライバに対して、輝度データを高速伝送可能なタイミングコントローラの提供にある。

本発明のある態様は、ディスプレイパネルを駆動するための複数のデータドライバに、共通のバスを介して接続されたタイミングコントロール回路に関する。タイミングコントロール回路は、各色の輝度データを受信する受信インタフェース回路と、各色の輝度データのタイミングを、送信先の複数のデータドライバに適合するように制御するタイミング制御部と、タイミング制御部によりタイミングが制御された各色の輝度データを、同期クロックとともに共通のバスを介して複数のデータドライバに対し送信する送信インタフェース回路と、を備える。送信インタフェース回路は、バスに対して出力する同期クロックと各色の輝度データそれぞれの位相を、独立に調節可能に構成される。

この態様によると、同期クロックの位相と、すべての輝度データの位相を、配線ごとに独立して調節することができるため、伝送周波数が高い場合であっても、クロックとデータのスキューを調節することができ、複数のデータドライバに対して、確実にデータを伝送することができる。

ある態様のタイミングコントロール回路は、互いに異なる位相を有する複数のクロックを含む多相クロックを発生する発振器をさらに備えてもよい。送信インタフェース回路は、多相クロックの複数のクロックのうち、同期クロックに要求される位相に応じた１つを選択し、選択したクロックにもとづいて同期クロックを発生してもよい。また送信インタフェース回路は、多相クロックの複数のクロックのうち、各色の輝度データに要求される位相に応じた１つを選択し、各色の輝度データを、選択したクロックでリタイミングして出力してもよい。

送信インタフェース回路は、同期クロックに対し、当該同期クロックに要求される位相に応じた遅延を与える第１可変遅延回路と、各色の輝度データごとに設けられ、対応する輝度データに対して、当該輝度データに要求される位相に応じた遅延を与える第２可変遅延回路と、を含んでもよい。

本発明の別の態様は、ディスプレイ装置である。この装置は、ディスプレイパネルと、ディスプレイパネルを駆動する少なくともひとつの走査ドライバと、ディスプレイパネルを駆動する複数のデータドライバと、データドライバに輝度信号および同期クロックを送出する上述のいずれかの態様のタイミングコントロール回路と、を備える。

この態様によると、タイミングコントロール回路とデータドライバ間の伝送エラーが低減されるため、画質を向上することができ、あるいはディスプレイ装置を設計する上での制約が緩和される。

なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明のある態様のタイミングコントロール回路によれば、データドライバに対して、高速にデータを伝送できる。

ディスプレイ装置の一般的な構成を示すブロック図である。 実施の形態に係るタイミングコントローラＩＣおよびその周辺を示す図である。 送信インタフェース回路の構成例を示す回路図である。 実施の形態に係るタイミングコントローラの動作を示すタイムチャートである。 タイミングコントロール回路を示すブロック図である。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

図２は、実施の形態に係るタイミングコントローラＩＣ（制御ＩＣともいう）１００およびその周辺を示す図である。タイミングコントローラＩＣ１００は、液晶パネル（不図示）に出力すべき画像データＧＤを外部のプロセッサ１２０から受け、必要に応じて所定の信号処理、たとえばスケーリング処理やインタレース化、非インタレース化処理を施し、各信号のタイミングを最適化した後に、複数の走査ドライバ３０４に対して垂直同期信号を出力し、複数のデータドライバ３０６に対して輝度信号および水平同期信号を出力する。

タイミングコントローラＩＣ１００は、受信インタフェース回路１０、タイミング制御部１２、送信インタフェース回路１４を備え、単一のパッケージに内蔵されている。

受信インタフェース回路１０は、プロセッサから、画像データＧＤ（色ごとの輝度データ）およびクロック信号ＣＬＫをそれぞれ入力信号として受ける。入力信号は、ＬＶＤＳ（Low Voltage Differential Signaling）をはじめとする差動信号形式である。入力信号は、パラレルのＣＭＯＳ入力信号であってもよい。

タイミング制御部１２は、受信インタフェース回路１０が受信した輝度データを受け、そのタイミングおよびフォーマットを、複数のデータドライバ（不図示）および複数の走査ドライバ（不図示）に適合するように制御する。

送信インタフェース回路１４は、タイミング制御部１２により生成された輝度データＤＲ、ＤＧ、ＤＢを、共通のバス３０９を介して複数のデータドライバ（不図示）に対して送信する。１画素を構成する輝度データＤＲ、ＤＧ、ＤＢは、それぞれ８ビットである。バス３０９は、Ｒ、Ｇ、Ｂそれぞれに対してパラレルの４ビットを含み、さらに同期クロックＣＬＫ用のラインを含む。つまり、バス３０９は、１２本のデータラインと、１本のクロックラインを含む。なお、ここで１本のバスは、差動ラインのペアで構成される。輝度データＤＲ［３：０］は、同期クロックＣＬＫのポジティブエッジとネガティブエッジに１ビットのデータを含み、同期クロックＣＬＫの１周期に、４×２＝８ビットのデータを伝送する。輝度データＤＧ、ＤＢについても同様である。なお、アプリケーションによっては画素ごとのビット数は、６ビット、１０ビット、１２ビットなども取り得る。それらの場合、バスの本数はビット数に応じて変更される。また、ＲＳＤＳ、ｍｉｎｉ−ＬＶＤＳなどの伝送方式ごとに、シリアル化するビット数と差動バスのライン数は異なるため、各伝送方式に適した設計がなされることはいうまでもない。

送信インタフェース回路１４は、同期クロックＣＬＫの位相と、輝度データＤＲ［３：０］、ＤＧ［３：０］、ＤＢ［３：０］すべての位相を、予め用意された調整データＡＤＪにもとづいてそれぞれ独立に設定可能に構成される。

図３は、送信インタフェース回路１４の構成例を示す回路図である。送信インタフェース回路１４は、互いに異なる位相を有する複数のクロックＣＬＫ１〜ＣＬＫｎを含むｎ相（ｎは２以上の整数）クロックＭＣＬＫを生成するための発振器１６を備える。隣接するクロックＣＬＫｉとＣＬＫ（ｉ＋１）の位相は（３６０／ｎ）度、互いにシフトしている。このような多相クロックは、公知技術を用いて生成することができ、たとえばＰＬＬ（Phase Locked Loop）回路が好適に利用できる。あるいはリングオシレータを用いて多相クロックを生成してもよく、その方法は限定されない。

送信インタフェース回路１４は、多相クロックＭＣＬＫの複数のクロックＣＬＫ１〜ＣＬＫｎのうち、バス３０９に出力すべき同期クロックＣＬＫに要求される位相に応じた１つを選択し、選択したクロックにもとづいて同期クロックＣＬＫを生成する。セレクタＳＥＬには、上述の調整データＡＤＪが入力される。この調整データＡＤＪは、ディスプレイ装置３００の設計者によって生成され、図示しない不揮発性メモリ（ＥＥＰＲＯＭやＦｅＲＡＭ）などに書き込まれている。あるいはＩ２Ｃバスなどを介して外部のホストプロセッサから調整データＡＤＪを受信する構成も本発明の態様として有効である。

また送信インタフェース回路１４は、輝度データごとに、多相クロックＭＣＬＫの複数のクロックＣＬＫ１〜ＣＬＫｎのうち、その輝度データに要求される位相に応じた１つを選択し、輝度データを選択したクロックでリタイミングして出力する。

この２つの機能を実現するために、送信インタフェース回路１４は、バス３０９のラインごとに設けられた、つまり送信すべき同期クロックおよび輝度データのビットラインごとに設けられたクロック用パラレルシリアル変換回路Ｐ／Ｓ＿ＣＬＫおよびデータ用パラレルシリアル変換回路Ｐ／Ｓ＿Ｄを備える。説明の簡略化のために、図３には輝度データＤＲ［３］に対して設けられたパラレルシリアル変換回路Ｐ／Ｓ＿Ｄのみが示される。

パラレルシリアル変換回路Ｐ／Ｓ＿ＣＬＫは、複数のクロックＣＬＫ１〜ＣＬＫｎを受け、設定されたひとつを選択するセレクタＳＥＬと、セレクタＳＥＬにより選択されたクロックＣＬＫｉ（１≦ｉ≦ｎ）のポジティブエッジのタイミングで、第１入力端子Ｐ１のデータをラッチし、ネガティブエッジのタイミングで第２入力端子Ｐ２のデータをラッチするフリップフロップＦＦと、を含む。フリップフロップＦＦの第１入力端子Ｐ１にはハイレベル（１）が、第２入力端子Ｐ２にはローレベル（０）が入力されている。この構成によれば、セレクタＳＥＬによって選択するクロックＣＬＫｉを切りかえることにより、同期クロックＣＬＫの位相を、ｎ相の中から任意に選択することができる。あるいはフリップフロップＦＦを設けずに、セレクタＳＥＬによって選択したクロックＣＬＫｉを直接あるいはバッファを介して、同期クロックＣＬＫとして出力してもよい。

また、データ用のパラレルシリアル変換回路Ｐ／Ｓ＿Ｄの構成は、クロック用のそれＰ／Ｓ＿ＣＬＫと同様である。データ用パラレルシリアル変換回路Ｐ／Ｓ＿Ｄには、２ビットパラレルの輝度データＤ０、Ｄ１が入力される。フリップフロップＦＦの第１入力端子Ｐ１には第１データＤ０が、第２入力端子Ｐ２には第２データＤ１が入力されている。この構成によれば、パラレルの輝度データＤ０、Ｄ１をシリアルデータに変換するとともに、セレクタＳＥＬによって選択するクロックＣＬＫｉを切りかえることにより、輝度データＤＲ［３］の位相を、ｎ相の中から任意に選択することができる。

以上がタイミングコントローラ１００の構成である。続いてその動作を説明する。図４は、実施の形態に係るタイミングコントローラ１００の動作を示すタイムチャートである。図４の上段は、クロック用のパラレルシリアル変換回路Ｐ／Ｓ＿ＣＬＫの動作を、下段は、データ用のパラレルシリアル変換回路Ｐ／Ｓ＿Ｄの動作を示す。

実施の形態に係るタイミングコントローラ１００によれば、セレクタＳＥＬによって選択するクロックＣＬＫ１〜ＣＬＫｎの位相を切りかえることにより、バス３０９に出力される同期クロックＣＬＫの位相を任意に設定することができ、また輝度データＤＲ［３：０］、ＤＧ［３：０］、ＤＢ［３：０］すべての位相を、それぞれ独立に設定することができる。この機能を、クロックのみのスキューアジャストに対して、分離アジャスト（Separate Adjust）機能と称する。

ディスプレイ装置３００の設計者あるいは製造者は、タイミングコントローラ１００の上述した分離アジャスト機能を利用して、複数のデータドライバ３０６すべてにおいて、セットアップ時間とホールド時間などの条件を満足させることができる。このことは、画質の向上を意味する。

また従来においては、輝度データのタイミングが固定されていたため、バス３０９を非常にシビアな条件のもと設計する必要があった。これに対して、実施の形態に係るタイミングコントローラ１００を用いれば、多少のバスの配線長やインピーダンスのばらつきは、タイミングコントローラ１００の分離アジャスト機能によって解消することができるため、ディスプレイ装置３００の設計上の制約を緩和することができる。

以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。

図１では、すべてのデータドライバ３０６が共通のバス３０９に接続される場合を示しているが、本発明はこれに限定されない。ディスプレイパネル３０２のサイズが大きい場合、複数のデータドライバ３０６が２系統に分割され、一系統の複数のデータドライバ３０６が共通のバス３０９Ａに接続され、他系統の複数のデータドライバ３０６が異なる共通のバス３０９Ｂに接続される場合もある。この場合、図２の送信インタフェース回路１４が、バス３０９Ａ、３０９Ｂごとに２系統、設けられる。

実施の形態では、図３に示すように、輝度データを生成する際に、２ビットのパラレルデータＤ０、Ｄ１をパラレルシリアル変換する処理を説明したが、本発明はこれに限定されない。たとえば、多相クロックＭＣＬＫの１周期に２ビットを含むシリアルデータ［Ｄ１：Ｄ０］を生成し、セレクタＳＥＬによって選択されたクロックＣＬＫｉの両エッジを利用して、シリアルデータの各ビットをリタイミングする構成であってもよい。さらには、上述したように、伝送方式によっては２ビット以外のパラレルデータをシリアル化して伝送する場合もあり、この場合、ビット数に応じたパラレルシリアル変換を行えばよい。

実施の形態では、同期クロックＣＬＫおよび輝度データのタイミング調節に、多相クロックＭＣＬＫを利用する処理を説明したが、本発明はこれに限定されず、同期クロックＣＬＫおよび輝度データの位相を、独立に調節可能であればよい。たとえば、同期クロックＣＬＫおよび輝度データそれぞれの経路に対して、可変遅延回路を設け、それぞれの遅延量が独立に調節可能であってもよい。

図５は、タイミングコントロール回路を示すブロック図である。

受信インタフェース回路（ＬＶＤＳ）１０は、電源電圧２．５Ｖ系で動作する。複数の差動レシーバ２０、ＤＬＬ３０、遅延回路２２、シリアルパラレル変換回路２４、レベルシフタ２６を含む。差動レシーバ２０はそれぞれ、差動形式のクロック信号ＣＬＫおよび画像データＧＤを受け、シングルエンドの信号に変換する。

ＤＬＬ３０は、位相周波数検出器３２、チャージポンプ回路３４、電圧電流変換回路３６、ＶＣＯ３９を含み、クロック用の差動レシーバ２０ａからの基準クロック信号に応じた周波数を有する内部クロック信号を発生する。ＶＣＯ３９は、電圧電流変換回路３６およびリングオシレータ３８を含む。

複数の遅延回路２２および複数のシリアルパラレル変換回路２４は、はデータ用の差動レシーバ２０ｂごとに設けられる。各遅延回路２２は、対応する差動レシーバ２０ｂの出力に遅延を与える。シリアルパラレル変換回路２４は、対応する遅延回路２２の出力データをシリアルパラレル変換する。レベルシフタ２６は、２．５Ｖ振幅の信号を、１．５Ｖ系の信号にレベルシフトし、タイミング制御部１２に受け渡す。

タイミング制御部１２は、ロジック部４０およびＥＥＰＲＯＭ４２を含む。タイミング制御部１２には受信インタフェース回路１０からのデータに必要な信号処理を施し、後段の送信インタフェース回路１４へと出力する。
ロジック部４０は、受信インタフェース回路１０からのクロック信号ＣＬＫａの有無を監視しており、それがある場合にはそれを使用し、無い場合には送信インタフェース回路１４のオシレータ７０からのクロック信号ＣＬＫｂを使用する。

送信インタフェース回路（ｍｉｎｉ−ＬＶＤＳ）１４は、ＰＬＬ５２、パラレルシリアル変換回路５４、レベルシフタ５６、複数の差動ドライバ６０、オシレータ７０、バンドギャップレギュレータ７２、バイアス電流源７４、アンプ７６を含む。

オシレータ７０は、５０ＭＨｚのクロック信号ＣＬＫｂを発生しロジック部４０へと供給する。ＰＬＬ５２は、１．５逓倍もしくは２逓倍されたクロック信号ＣＬＫｃを発生し、パラレルシリアル変換回路５４およびロジック部４０へと出力する。パラレルシリアル変換回路５４はロジック部４０からのパラレルデータをシリアルデータに変換する。この際、ＰＬＬ５２からのクロック信号ＣＬＫｃが使用される。

レベルシフタ５６は、パラレルシリアル変換回路５４によってシリアル形式に変換された２００ＭＨｚのデータを、１．５Ｖ系から２．５系にレベルシフトする。複数の差動ドライバ６０は、対応するデータを受け、差動信号に変換して出力する。

バンドギャップレギュレータ７２は基準電圧を発生する。バイアス電流源７４は基準電圧にもとづいて１００μＡの基準電流を生成し、差動ドライバ６０へと供給する。
またアンプ７６は、基準電圧にもとづいて、電源電圧ＭＶｄｄ（＝２．５Ｖ）の中点電圧ＶＣＭ（＝１．２５Ｖ）を生成し、差動ドライバ６０へと供給する。差動ドライバ６０は、中点電圧ＶＣＭをセンターとしてスイングする差動信号を出力する。

実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。

１００…タイミングコントローラ、１０…受信インタフェース回路、１２…タイミング制御部、１４…送信インタフェース回路、３００…ディスプレイ装置、３０２…ディスプレイパネル、３０４…走査ドライバ、３０６…データドライバ、３０９…バス、ＧＤ…画像データ。

Claims (12)

1. ディスプレイパネルを駆動するための複数のデータドライバに、共通のバスを介して接続されたタイミングコントロール回路であって、
   各色の輝度データを受信する受信インタフェース回路と、
   前記各色の輝度データのタイミングを、送信先の前記複数のデータドライバに適合するように制御するタイミング制御部と、
   前記タイミング制御部によりタイミングが制御された前記各色の輝度データを、同期クロックとともに前記共通のバスを介して前記複数のデータドライバに対し送信する送信インタフェース回路と、
   を備え、
   前記送信インタフェース回路は、前記バスに対して出力する前記同期クロックと前記各色の輝度データそれぞれの位相を、独立に調節可能に構成されることを特徴とするタイミングコントロール回路。
2. 互いに異なる位相を有する複数のクロックを含む多相クロックを発生する発振器をさらに備え、
   前記送信インタフェース回路は、
   前記多相クロックの複数のクロックのうち、前記同期クロックに要求される位相に応じた１つを選択し、選択したクロックにもとづいて前記同期クロックを発生し、
   前記多相クロックの複数のクロックのうち、前記各色の輝度データに要求される位相に応じた１つを選択し、前記各色の輝度データを、選択したクロックでリタイミングして出力することを特徴とする請求項１に記載のタイミングコントロール回路。
3. ディスプレイパネルと、
   前記ディスプレイパネルを駆動する少なくともひとつの走査ドライバと、
   前記ディスプレイパネルを駆動する複数のデータドライバと、
   前記データドライバに輝度信号を送出する請求項１または２に記載のタイミングコントロール回路と、
   を備えることを特徴とするディスプレイ装置。
4. 前記受信インタフェース回路に入力される輝度データは差動信号であることを特徴とする請求項１に記載のタイミングコントロール回路。
5. 前記送信インタフェース回路から出力される１画素を構成する輝度データは、それぞれ８ビットであることを特徴とする請求項１に記載のタイミングコントロール回路。
6. 前記バスは、１２本のデータラインと１本のクロックラインを含むことを特徴とする請求項１に記載のタイミングコントロール回路。
7. １本のバスは、差動ラインのペアで構成されることを特徴とする請求項１に記載のタイミングコントロール回路。
8. 前記送信インタフェース回路は、同期クロックおよび輝度データのビットラインごとに設けられたクロック用パラレルシリアル変換回路およびデータ用パラレルシリアル変換回路を含むことを特徴とする請求項１に記載のタイミングコントロール回路。
9. クロック用パラレルシリアル変換回路は、
   複数のクロックを受け、設定されたひとつを選択するセレクタと、
   前記セレクタにより選択されたクロックのポジティブエッジのタイミングで第１入力端子のデータをラッチし、そのネガティブエッジのタイミングで第２入力端子のデータをラッチするフリップフロップと、
   を含むことを特徴とする請求項８に記載のタイミングコントロール回路。
10. 前記データ用パラレルシリアル変換回路は、
    複数のクロックを受け、設定されたひとつを選択するセレクタと、
    前記セレクタにより選択されたクロックのポジティブエッジのタイミングで第１入力端子に入力される第１データをラッチし、そのネガティブエッジのタイミングで第２入力端子に入力される第２データをラッチするフリップフロップと、
    を含むことを特徴とする請求項８に記載のタイミングコントロール回路。
11. 差動信号形式のクロック信号と差動信号形式の複数の輝度データが入力される複数の入力端子と、
    それぞれの輝度データが入力されるそれぞれのデータ用差動レシーバと、
    差動増幅器の出力が入力されるそれぞれのシリアルパラレル変換回路と、
    クロック信号が入力されるクロック用差動レシーバと、
    クロック用差動増幅器からの信号に基づいて第２のクロック信号を生成するＤＬＬ（Delay Locked Loop）回路と、
    前記ＤＬＬ回路および各シリアルパラレル変換回路からの信号が入力されるロジック部と、
    所定の周波数のクロック信号を生成するＰＬＬ（Phase Locked Loop）回路と、
    前記ＰＬＬ回路が発生したクロック信号にもとづき、前記ロジック部からのパラレル形式のデータをシリアル信号に変換するパラレルシリアル変換回路と、
    前記パラレルシリアル変換回路によってシリアル形式に変換された複数のデータを、差動形式で出力する差動ドライバと、
    基準となる周波数で発振するオシレータと、
    を備えることを特徴とするタイミングコントロール回路。
12. 前記ロジック部、前記オシレータおよび前記ＰＬＬ回路は、前記差動レシーバおよび前記差動レシーバよりも低い電源電圧で動作することを特徴とする請求項１１に記載のタイミングコントロール回路。

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