KR100583631B1 - 클록 신호가 임베딩된 멀티 레벨 시그널링을 사용하는디스플레이, 타이밍 제어부 및 컬럼 구동 집적회로 - Google Patents

Abstract

본 발명은 디스플레이, 타이밍 제어부 및 컬럼 구동 집적회로에 관한 발명으로써, 특히, 클록 신호가 임베딩된 멀티 레벨 시그널링을 사용하는 타이밍 제어부 및 컬럼 구동 집적회로에 관한 발명이다.

본 발명은 화상 데이터를 수신하는 수신부; 상기 수신된 화상 데이터를 일시적으로 저장한 후 출력하는 버퍼 메모리; 송신 클록 신호를 형성하는 타이밍 제어회로; 및 상기 버퍼 메모리에서 출력되는 화상 데이터를 포함하는 송신 데이터 및 상기 송신 클록 신호를 입력받아, 상기 송신 클록 신호가 상기 송신 데이터 신호 사이에 다른 신호 크기로 임베딩된 신호를 송신하는 송신부를 포함하는 타이밍 제어부를 제공한다. 또한 본 발명은 수신 신호의 크기를 이용하여 수신 데이터 신호 사이에 임베딩된 클록 신호를 분리한 후, 상기 분리된 수신 클록 신호를 이용하여 수신 데이터 신호를 샘플링하여 출력하는 수신부; 스타트 펄스를 순차적으로 쉬프트하여 출력하는 쉬프트 레지스터; 상기 쉬프트 레지스터에서 출력되는 신호에 따라, 상기 수신 데이터 신호에 포함된 화상 데이터를 순차적으로 저장한 후 병렬로 출력하는 데이터 래치; 및 상기 데이터 래치에서 출력되는 디지털 신호를 아날로그 신호로 변환하여 출력하는 DAC를 포함하는 컬럼 구동 집적회로를 제공한다.

Description

클록 신호가 임베딩된 멀티 레벨 시그널링을 사용하는 디스플레이, 타이밍 제어부 및 컬럼 구동 집적회로{DISPLAY, TIMING CONTROLLER AND COLUMN DRIVER IC USING CLOCK EMBEDDED MULTI-LEVEL SIGNALING}

도 1은 종래의 RSDS(Reduced Swing Differential Signaling)의 구현을 개념적으로 간략하게 도시한 도면이고,

도 2는 종래의 mini-LVDS(Low Voltage Differential Signaling)의 구현을 개념적으로 간략하게 도시한 도면이고,

도 3은 종래의 PPDS(Point-to-Point Differential Signaling)의 구현을 개념적으로 간략하게 도시한 도면이고,

도 4는 종래의 PPDS에서 컬럼 구동 집적회로가 체인(chain) 형태로 구성되어 있어서, 클록 신호를 인접 컬럼 구동 집적회로로부터 연쇄적으로 받는 방식을 개략적으로 도시한 도면이고,

도 5는 본 발명의 제 1 실시예에 의한 디스플레이(clock embedded intra-panel display)의 구조도이고,

도 6은 이해의 편의를 위하여 도 5의 타이밍 제어부와 컬럼 구동 집적회로(column driver)들 사이의 클록 및 데이터의 전달 구조만을 표현한 도면이고,

도 7 내지 10은 도 5의 타이밍 제어부와 컬럼 구동 집적회로 사이의 인터페이스에 사용될 수 있는 멀티-레벨 시그널링(multi-level signaling)의 예들을 설명하기 위한 도면이고,

도 11는 본 발명의 제 2 실시예에 의한 디스플레이(clock embedded intra-panel display)의 구조도이고,

도 12는 이해의 편의를 위하여 도 11의 타이밍 제어부와 컬럼 구동 집적회로(column driver)들 사이의 클록 및 데이터의 전달 구조만을 표현한 도면이고,

도 13은 도 5 또는 도 11의 디스플레이에 사용될 수 있는 타이밍 제어부의 일례를 나타내는 도면이고,

도 14는 도 5 또는 도 11의 디스플레이에 사용될 수 있는 컬럼 구동 집적회로의 일례를 나타내는 도면이고,

도 15는 도 5 또는 도 11의 디스플레이에 사용될 수 있는 타이밍 제어부의 다른 예를 나타내는 도면이고,

도 16은 도 5 또는 도 11의 디스플레이에 사용될 수 있는 컬럼 구동 집적회로의 다른 예를 나타내는 도면이다.

*도면의 주요 부분에 부호의 설명*

10 RSDS 타이밍 제어부

11 mini-LVDS 타이밍 제어부

12, 13 PPDS 타이밍 제어부

14, 15 클록 신호가 임베딩된 멀티 레벨 시그널링 방법에서의 타이밍 제어 부

20 RSDS 컬럼 구동 집적회로(RSDS CD)

21 mini-LVDS 컬럼 구동 집적회로(mini-LVDS CD)

22, 23 PPDS 컬럼 구동 집적회로(PPDS CD)

24, 25 클록 신호가 임베딩된 멀티 레벨 시그널링 방법에서의 컬럼 구동 집적회로

30 로우 구동 집적회로 40 디스플레이 패널

51, 71 타이밍 제어부의 수신부 52, 72 버퍼 메모리

53, 73 타이밍 제어 회로 54, 74 송신부

55, 75 역다중화부 56, 76 직렬변환부

57, 77 구동부 61, 81 컬럼 구동 집적회로의 수신부

62, 82 쉬프트 레지스터 63, 83 데이터 래치

64, 84 DAC 65, 85 기준 전압 생성부

66, 86 멀티레벨 검출기 67, 87 클록복원 회로

68, 88 샘플러 69, 89 데이터 정렬부

본 발명은 디스플레이, 타이밍 제어부 및 컬럼 구동 집적회로에 관한 발명으 로써, 특히, 클록 신호가 임베딩된 멀티 레벨 시그널링을 사용하는 디스플레이, 타이밍 제어부 및 컬럼 구동 집적회로에 관한 발명이다.

최근 노트북 및 개인 휴대 통신 장치와 같은 휴대용 전자장치의 보급 증가와 더불어 디지털 가전기기 및 개인용 컴퓨터의 시장 증가는 꾸준히 지속되고 있다. 이러한 장치들과 사용자 사이의 최종 연결 매체인 디스플레이 장치들은 경량화 및 저 전력화 기술을 요구하고, 이에 따라 기존의 CRT (Cathode Ray Tube)가 아닌 LCD(Liquid Crystal Display), PDP (Plasma Display Panel), OELD(Organic Electro-Luminescence Display)와 같은 평판 디스플레이(FPD) 장치들이 일반화되는 추세이다.

상기한 바와 같이, 현재 일반화된 FPD 시스템의 경우, 실제 디스플레이를 하는데 사용되는 패널을 구동하기 위해서는 타이밍 제어부(timing controller)와 패널 구동용 드라이버 IC(로우 구동 집적회로 및 컬럼 구동 집적회로)를 필요로 한다. 그런데, 전자기파 및 고주파에 의해 전자 장치에서 유발되는 장해를 일컫는 전자기파 간섭(EMI : electromagnetic interference) 또는 고주파 간섭(RFI)(이하, 통칭하여 "EMI"라 한다) 등이, 타이밍 제어부와 패널 구동용 드라이버 IC 사이의 데이터 신호를 전송하는 배선에서 가장 많이 발생하게 되는 문제점이 있다.

또한, 현재의 FPD 시스템의 경우 지속적으로 대화면 및 고해상도를 추구하고 있으며, 특히 고해상도 패널의 경우, 칼럼 라인(column line) 수 역시 수백에서 2천 개에 이르므로, 이들 각각의 라인을 구동하는 컬럼 구동 집적회로의 입력으로는 고속의 데이터 전송 기술이 요구되게 된다.

상기한 바와 같이, EMI의 규격 등이 최근에 강해지고, 또한 고속으로 신호를 전송하는 기술이 더욱 필요로 하게 되는 상황이므로, 그 결과, RSDS(Reduced Swing Differential Signaling)와 mini-LVDS와 같은 소 신호 차동 시그널링(differential signaling) 방식들이 타이밍 제어부(timing controller)와 패널을 연결하는 인트라 패널(intra-panel) 디스플레이에 많이 사용되는 추세이다.

도 1은 상기한 RSDS의 구현을 개념적으로 간략하게 도시한 도면이며, 또한 도 2도 상기한 mini-LVDS의 구현을 개념적으로 간략하게 도시한 도면이다. 여기서, RSDS와 mini-LVDS 두 방식 모두 데이터와 동기된 별도의 클록 신호를 사용하여 원하는 대역폭을 소화하기 위해 하나 이상의 데이터 신호선을 가지고 있다. 클록 신호는 단 하나만을 사용하기 때문에 패널 안에 있는 컬럼 구동 집적회로(column driver IC)(20, 21)의 개수만큼 클록 신호와 데이터 신호들이 공급되어야만 한다. 다시 말해, 도 1 및 도 2를 통해서 알 수 있는 바와 같이, RSDS 및 mini-LVDS 두 가지 방식 모두 멀티 드롭(multi-drop) 방식을 채택하고 있다는 것을 알 수 있다.

그런데, RSDS 및 mini-LVDS 방식이 모두 채택하고 있는 이와 같은 멀티 드롭 방식에서는 라인이 갈라지는 지점에서 임피던스의 부정합(impedance mismatch)으로 인하여, EMI가 커지는 문제점, 신호 왜곡 등의 신호의 퀄리티가 떨어지는 문제점 뿐만 아니라, 클록 신호의 큰 부하로 인하여 최대 동작 속도가 제한되는 문제점을 갖고 있었다.

이에 네셔널 세마이컨덕터사(社)(national semiconductor)에서 최근 발표한 포인트 투 포인트(point-to-point) 방식의 인트라 패널 인터페이스(intra-panel interface)가 PPDS(point-to-point differential signaling)이다. 도 3의 이 방식에서는 클록 신호가 컬럼 구동 집적회로(22)에 공유되면서 생기는 문제점을 해결하기 위해 각각의 컬럼 구동 집적회로(22)에 클록 신호들을 보내는 방식을 취하고 있다. 또한 이전에는 여러 개의 데이터 라인이 다수의 컬럼 구동 집적회로에 연결되었으나, 타이밍 제어부(timing controller)와 하나의 컬럼 구동 집적회로(22) 사이에는 독립적인 데이터 라인을 가지는 특징을 지니고 있다. 다시 말해, PPDS의 경우에는 직렬(serial) 방식을 채택하여, 도 3에서 알 수 있는 바와 같이, PPDS 타이밍 제어부(12)에서 하나의 컬럼 구동 집적회로(22)로 향하는 하나의 독립적인 데이터 라인을 갖고 있다.

따라서, RSDS 및 mini-LVDS 방식에서 채택하고 있는 기존의 멀티 드롭(multi-drop) 방식에 비해, 임피던스 부정합 등이 작아짐으로써 EMI 등을 줄일 수 있고, 전체 신호선의 개수를 줄임으로써 저가격화를 이를 수 있는 장점이 있다.

그러나, 기존의 RSDS 등에 비해 고속의 클록 신호가 필요로 하게 되고, 별도의 클록 라인들이 모든 컬럼 구동 집적회로(22)에 각각 연결됨으로써 오버헤드(overhead)를 지닌다고 볼 수 있다. 또한, 데이터를 샘플링하기 위한 클록 신호와 데이터 신호 사이의 스큐(skew)가 존재할 경우 데이터 샘플링 과정에서 오류가 생길 수 있으며 이를 방지하기 위해서는 별도의 스큐(skew)를 보상하는 회로 등의 구현이 필요하다고 할 수 있다. 따라서, PPDS 또한 종래의 RSDS 및 mini-LVDS와는 또 다른 해결해야 될 문제점을 갖고 있는 것이다.

또한, 도 4에 도시된 바와 같이, 컬럼 구동 집적회로(23)가 체인(chain) 형태로 클록 신호를 받는 방식이 최근에 제안되고 있으며, 이와 같은 방식은 클록 라인들의 멀티 드롭으로 인한 임피던스 부정합, 그리고 이에 기인한 EMI를 줄일 수 있는 장점을 갖고 있지만, 컬럼 구동 집적회로(23) 사이에서 발생하는 클록의 딜레이(delay)로 인해 데이터 샘플링이 제대로 되지 않는 새로운 문제점을 갖고 있다.

상기한 바와 같이, 최근의 인트라 패널 인터페이스(intra-panel interface)의 경향은 신호선의 개수를 줄이고, EMI 성분을 줄이는데 초점이 맞추어지고 있다. 아울러 신호선의 개수가 줄어드는데 비해 패널의 동작 속도 및 해상도는 점점 커짐으로써 고속 신호 전달 과정에서 생길 수 있는 스큐(skew)나 상대 지터(jitter) 등의 문제를 해결할 수 있는 새로운 인트라 패널 인터페이스(intra-panel interface)의 구현이 요구되고 있는 실정이다.

따라서, 본 발명이 이루고자 하는 기술적 과제는 상기한 문제점들을 해결하기 위한 것으로서, 신호선의 개수를 현저히 줄이며, EMI 성분을 줄일 수 있으면서 복원된 클록을 통해서 데이터 샘플링을 더욱 정확히 할 수 있는, 디스플레이, 타이밍 제어부 및 컬럼 구동 집적회로를 제공하는 것이다.

상술한 목적을 달성하기 위한 기술적 수단으로서, 본 발명의 제 1 측면은 화상 데이터를 수신하는 수신부; 상기 수신된 화상 데이터를 일시적으로 저장한 후 출력하는 버퍼 메모리; 송신 클록 신호를 형성하는 타이밍 제어회로; 및 상기 버퍼 메모리에서 출력되는 화상 데이터를 포함하는 송신 데이터 및 상기 송신 클록 신호를 입력받아, 상기 송신 클록 신호가 상기 송신 데이터 신호 사이에 다른 신호 크기로 임베딩된 신호를 송신하는 송신부를 포함하는 타이밍 제어부를 제공한다.

본 발명의 제 2 측면은 수신 신호의 크기를 이용하여 수신 데이터 신호 사이에 임베딩된 클록 신호를 분리한 후, 상기 분리된 수신 클록 신호를 이용하여 수신 데이터 신호를 샘플링하여 출력하는 수신부; 스타트 펄스를 순차적으로 쉬프트하여 출력하는 쉬프트 레지스터; 상기 쉬프트 레지스터에서 출력되는 신호에 따라, 상기 수신 데이터 신호에 포함된 화상 데이터를 순차적으로 저장한 후 병렬로 출력하는 데이터 래치; 및 상기 데이터 래치에서 출력되는 디지털 신호를 아날로그 신호로 변환하여 출력하는 DAC를 포함하는 컬럼 구동 집적회로를 제공한다.

본 발명의 제 3 측면은 타이밍 제어부, 복수의 컬럼 구동 집적회로, 적어도 하나의 로우 구동 집적회로 및 디스플레이 패널을 포함하는 디스플레이에 있어서, 상기 타이밍 제어부는 화상 데이터를 수신하는 제 1 수신부; 상기 수신된 화상 데이터를 일시적으로 저장한 후 출력하는 버퍼 메모리; 송신 클록 신호를 형성하는 타이밍 제어회로; 및 상기 버퍼 메모리에서 출력되는 화상 데이터를 포함하는 송신 데이터 및 상기 송신 클록 신호를 입력받아, 상기 송신 클록 신호가 상기 송신 데 이터 신호 사이에 다른 신호 크기로 임베딩된 송신 신호를 상기 컬럼 구동 집적회로로 송신하는 송신부를 포함하며, 상기 컬럼 구동 집적회로는 상기 타이밍 제어부로부터 수신한 수신 신호의 크기를 이용하여 수신 데이터 신호 사이에 임베딩된 클록 신호를 분리한 후, 상기 분리된 수신 클록 신호를 이용하여 수신 데이터 신호를 샘플링하여 출력하는 제 2 수신부; 스타트 펄스를 순차적으로 쉬프트하여 출력하는 쉬프트 레지스터; 상기 쉬프트 레지스터에서 출력되는 신호에 따라, 상기 수신 데이터 신호에 포함된 화상 데이터를 순차적으로 저장한 후 병렬로 출력하는 데이터 래치; 및 상기 데이터 래치에서 출력되는 디지털 신호를 아날로그 신호로 변환하여 출력하는 DAC를 포함하는 것을 특징으로 하는 디스플레이를 제공한다.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러가지 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인하여 한정되는 식으로 해석되어 져서는 안된다. 본 발명의 실시예들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되는 것이다.

본 발명에서는 기존의 멀티 레벨 시그널링(multi-level signaling) 기법을 응용하여, 별도의 클록 신호 선이 필요 없고, 대신에 클록 신호 정보가 데이터 신호들 사이에 임베딩(embedding)된 새로운 코딩(coding) 기법을 제안하여, 종래의 기술들이 갖고 있었던 데이터 라인 및 클록 라인의 멀티 드롭으로 인한 임피던스 부정합 및 그 결과 발생하는 EMI 등의 문제점을 해결하고자 하는 것이다.

또한, 본 발명에서는, 데이터 신호선 안에 임베딩된 클록 신호는 멀티 레벨 검출(multi-level detection) 기법을 사용하여 용이하게 클록 신호 성분만을 추출해 낼 수 있으며, 이러한 클록 신호 주파수 성분은 실제 데이터를 샘플링하는데 필요한 주파수보다 수십 분의 1정도 밖에 되지 않는다. 따라서, 주파수가 작은 만큼 이는 전체 시스템의 EMI를 줄이는데 큰 역할을 할 수 있으며, 데이터 신호와 클록 신호가 분리된 경우에 발생하는 상대적인 지터(jitter) 문제나 스큐(skew) 문제를 없앨 수 있기 때문에, 고속에서도 안정된 동작을 수행할 수 있다는 장점이 있다.

(제 1 실시예)

도 5는 본 발명의 제 1 실시예에 의한 디스플레이(clock embedded intra-panel display)의 구조도이며, 도 6은 이해의 편의를 위하여 도 5의 타이밍 제어부와 컬럼 구동 집적회로들 사이의 클록 및 데이터의 전달 구조만을 표현한 도면이다. 도 5 및 6을 참조하면, 디스플레이는 타이밍 제어부(14), 컬럼 구동 집적회로(24)들, 로우 구동 집적회로(30)들 및 디스플레이 패널(40)을 포함한다. 디스플레이 패널(40)용 구동 장치는 타이밍 제어부(14), 컬럼 구동 집적회로(24)들, 로우 구동 집적회로(30)들을 포함한다.

디스플레이 패널(40)는 주사 신호 및 데이터 신호에 따라 화상을 표시하는 부분으로써, LCD 패널, PDP 패널 또는 OELD 패널 등 여러 종류의 디스플레이 패널이 될 수 있다. 로우 구동 집적회로(30)들은 디스플레이 패널(40)에 주사 신호(S1 내지 Sn)를 인가하며, 컬럼 구동 집적회로(24)들은 디스플레이 패널(40)에 데이터 신호(D1 내지 Dm)를 인가한다. 타이밍 제어부(14)는 컬럼 구동 집적회로(24)에 데이터(DATA)를 전달하며, 컬럼 구동 집적회로(24) 및 로우 구동 집적회로(30)에 클록들(CLK, CLK_R) 및 스타트 펄스(SP, SP_R)들을 인가한다. 타이밍 제어부(14)에서 컬럼 구동 집적회로(24)로 전달되는 데이터(DATA)는 디스플레이 패널(40)에 표시될 화상 데이터만을 포함할 수도 있으며, 화상 데이터 및 제어신호를 포함할 수도 있다.

종래기술과 달리, 본 발명의 제 1 실시예에서는 차동 쌍(differential pair) 한 쌍만이 타이밍 제어부(14)로부터 하나의 컬럼 구동 집적회로(24)로 클록(CLK)과 데이터 신호(DATA)를 보내는데 사용된다. 송신단인 타이밍 제어부(14)에서 클록 신호(CLK)는 데이터 신호(DATA) 사이에 다른 신호 크기로 임베딩 되어 전송되며, 수신단인 컬럼 구동 집적회로(24)에서 수신되어지는 신호의 크기를 이용하여 클록 신호(CLK)와 데이터 신호(DATA)를 구별하게 된다.

도 7은 도 5의 타이밍 제어부와 컬럼 구동 집적회로 사이의 인터페이스에 사용될 수 있는 멀티-레벨 시그널링(multi-level signaling)의 일례를 설명하기 위한 도면이다. 도 5, 6 및 7을 참조하면, 송신단인 타이밍 제어부(14)는 데이터를 소정의 기준 전압보다 작은 전압으로 변환하고, 클록을 기준 전압보다 큰 전압으로 변화하고, 상기 변환된 클록 신호를 상기 변환된 데이터 신호에 임베딩(embedding)하여 멀티플렉싱한 후 송신한다. 또한, 수신단인 컬럼 구동 집적회로(24)에 있어서, 데이터 신호들의 값은 기존에 널리 알려진 차동 신호 처리를 통해 얻을 수 있으며, 클록 신호의 경우는 별도로 있는 V_refh와 V_refl을 사용해 구별해 내게 된다. 다시 말해, 데이터의 두 입력의 신호차의 절대값(|V_in.p-V_in.n|)이 기준 신호 크기(|V_refh - V_refl|)보다 작은 경우는 데이터 신호로 처리되어, V_{in .p}가 V_{in .n}보다 큰 경우는 1이 되며, 그 반대의 경우, 즉 V_{in .p}가 V_{in .n}보다 작은 경우는 0이 된다. 그러나 두 입력 신호차의 절대값이 기준 신호 크기보다 큰 경우(|V_{in .p} - V_{in .n}| > |V_refh - V_refl|)는 클록으로 인식하게 된다.

도면을 통해서 알 수 있는 바와 같이, 실제 임베딩된 클록 주파수는 데이터의 전송 속도보다 낮기 때문에 수신단에서는 PLL(미도시) 또는 DLL(미도시)을 사용해 데이터의 전송속도와 같은 클록 신호를 만들고, 이를 사용해 데이터를 샘플링하게 됨은 물론이다. 시스템의 EMI 관점에서 가장 중요한 원인은 클록 신호이며, 이러한 EMI의 크기는 클록 신호의 크기와 주파수에 비례하는 것으로 알려져 있다. 따라서, 본 발명의 경우 신호선을 통해 보내지는 클록의 주파수가 기존에 발표된 PPDS 시스템에 비해 일례로 1/10 혹은 1/20 정도로 낮출 수 있으므로 EMI를 현저히 줄일 수 있게 됨은 물론이다.

또한, 도면에 도시된 바와 같이 구성되어 있는 데이터 및 클록 신호 구성에서 클록을 복원할 경우, 클록이 자연스럽게 데이터와 동기된 상태로 복원이 되기 때문에, 복원된 클록을 이용하여 데이터 샘플링을 하게 되면 종래의 LVDS, mini- RSDS 및 PPDS와 비교하여 더욱 정확하게 데이터 샘플링을 할 수 있다는 장점을 갖는다.

또한, 도면에서 알 수 있는 바와 같이, 실제로 표현 가능한 신호의 조합은 네 가지인 반면에, 원하는 신호는 2개의 데이터 신호와 하나의 클록 신호임을 알 수 있다. 따라서, 데이터의 두 입력의 신호차의 절대값(|V_in,p - V_in,n|)이 기준 신호의 크기(|V_refh - V_refl|) 보다 큰 경우는 무조건 클록 신호를 발생시킴과 동시에 이 두 입력의 신호차의 부호를 사용해 별도의 제어 신호 또는 화상 데이터를 보낼 수 있는 것이다. +인 경우는 1의 신호가 인가된 것으로, -인 경우는 0의 신호가 인가된 것으로 인식하는 것이다.

도 8은 도 5의 타이밍 제어부와 컬럼 구동 집적회로 사이의 인터페이스에 사용될 수 있는 멀티-레벨 시그널링(multi-level signaling)의 다른 일례를 설명하기 위한 도면이다.

도 5, 6 및 8을 참조하면, 송신단인 타이밍 제어부(14)는 데이터를 소정의 기준 전압보다 큰 전압으로 변환하고, 클록을 기준 전압보다 작은 전압으로 변화하고, 상기 변환된 클록 신호를 상기 변환된 데이터 신호에 임베딩(embedding)하여 멀티플렉싱한 후 송신한다. 또한, 수신단인 컬럼 구동 집적회로(24)는 수신 받은 신호가 기준 전압보다 큰 전압인 경우 데이터로 복원하고, 수신받은 신호가 상기 기준전압보다 작은 전압인 경우 클록으로 복원한다.

도면에서 알 수 있는 바와 같이, 클록 신호의 경우는 데이터와 달리 1과 0이라는 개념이 없으므로, 멀티 레벨 시그널링에서 3개의 멀티 레벨(multi-level)이면 충분하다. 다시 말해, 데이터의 두 입력의 신호차의 절대값(|V_in,p - V_in,n|)이 기준 신호의 크기(|V_refh - V_refl|)보다 큰 경우는 데이터로 인식되며, 그 부호에 따라 데이터가 1 혹은 0으로 인식된다. 반대로, 두 입력의 신호차의 절대값(|V_{in ,p} - V_in,n|)이 기준 신호의 크기(|V_refh - V_refl|)보다 작은 경우는 클록으로 인식되게 된다. 따라서, 4개의 멀티 레벨이 필요하므로 3ΔVx(ΔVx는 노이즈 마진을 의미한다.)의 전압 동작이 요구되는 도 7의 방식과 달리, 도 8의 방식은 3개의 멀티 레벨이면 충분하므로 2ΔVx의 낮은 전압 동작이 가능하다는 장점이 있다.

도 9는 도 5의 타이밍 제어부와 컬럼 구동 집적회로 사이의 인터페이스에 사용될 수 있는 멀티-레벨 시그널링(multi-level signaling)의 또 다른 일례를 설명하기 위한 도면이다.

상기의 도 7 및 도 8에서 도시하고 있는 경우들은 모두 클록 신호를 데이터와 함께 보내지만, 그 빈도수가 매 데이터마다 있지 않은 경우에 대해서는 수신단에서 DLL 혹은 PLL 등으로 구성된 클록 복원 회로를 필요로 하게 된다. 대형 LCD 컬럼 구동 직접회로와 같은 경우는 DLL 등으로 인한 면적 혹은 전류의 증가가 아주 큰 영향이 없지만, 소형 LCD 컬럼 구동 직접회로에서는 이러한 것들이 문제가 될 수 있다. 또한, 데이터의 전송 속도가 아주 고속이지 않은 경우는, 매 데이터마다 클록을 함께 보냄으로써 클록 복원 회로를 간단하게 하는 편이 오히려 더 이로울 수 있다.

도 9에 도시된 방식은 이를 해결하기 위해 위한 방식으로서, 상기의 도 7 및 도 8에서와 마찬가지로 멀티 레벨(multi-level)이라는 입장에서는 동일하지만, 매 데이터 주기의 절반에 해당하는 신호 구간 동안 클록 신호를 보낸다는 점에서 차이가 있다. 두 입력의 신호차의 절대값(|V_in,p - V_in,n|)이 기준 신호의 크기(|V_refh - V_refl|) 보다 큰 경우는 데이터로 인식되며, 부호에 따라 데이터의 1과 0으로 나뉘게 된다. 이에 비하여, 데이터의 두 입력의 신호차의 절대값(|V_in,p - V_in,n|)이 기준 신호의 크기(|V_refh - V_refl|) 보다 작은 경우는 무조건 클록 신호로 인식되게 된다.

복원된 데이터와 클록 신호에서 볼 수 있듯이, 클록 신호는 매 데이터 천이 구간사이의 중간에 위치함을 알 수 있다. 클록 복원 회로의 목적은 데이터를 샘플링하는 가장 이상적인 위치 즉, 데이터 천이 영역 사이의 중간에 클록 신호가 놓이게 하는 것이며, 본 신호 구성의 경우는 이를 만족함을 쉽게 알 수 있다. 즉, 데이터 신호 주기를 절반으로 하고, 대신 클록 신호를 데이터를 보내는 길이와 동일하게 구성함으로써, 수신단에서 매 데이터마다 클록 신호가 복원되도록 할 수 있는 것이다. 이와 같은 과정을 통해 수신되어 지는 데이터 신호를 간단한 샘플링 회로를 통해 복원해낼 수 있는 것이다.

도 9에 도시되어 있는 구조에서, 수신된 데이터는 임계값(threshold)을 벗어 나는 경우에만 그 부호가 바뀌게 된다. 즉, 두 입력의 신호차의 절대값(|V_{in ,p} - V_in,n|)이 기준 신호의 크기(|V_refh - V_refl|)보다 큰 경우에만 데이터의 부호에 따라 그 값이 바뀌게 된다는 것이다.

이에 비하여, 클록은 두 가지의 구성이 가능하다. 첫째는, 데이터와 마찬가지로 데이터의 두 입력의 신호차의 절대값(|V_in,p - V_in,n|)이 기준 신호의 크기(|V_refh - V_refl|)보다 작아지는 경우에만, 그 극성을 바꾸는 경우는 데이터가 클록 신호의 상승(rising)과 하강(falling)에서 모두 샘플링하면 된다. 둘째는, 상기와 달리 데이터의 두 입력의 신호차의 절대값(|V_in,p - V_in,n|)이 기준 신호의 크기(|V_refh - V_refl|)보다 커지는 경우와 데이터의 두 입력의 신호차의 절대값(|V_{in ,p} - V_{in ,n}|)이 기준 신호의 크기(|V_refh - V_refl|)보다 작아 지는 경우를 클록의 천이 구간으로 잡으면, 도 9에 도시된 바와 같이 클록 신호의 상승(rising)에서만 데이터를 샘플링하면 된다.

도 9를 참조하여 클록 신호의 크기가 데이터 신호보다 작은 경우를 중심으로 설명하였으나, 이와 같이 클록 신호를 데이터 신호 하나 마다 임베딩하는 것은 클록 신호의 크기가 데이터 신호보다 큰 경우에도 적용될 수 있으며, 이는 당업자라면 상기한 설명으로부터 충분히 파악할 수 있으므로, 이에 대한 상세한 설명은 생략한다.

도 10은 도 5의 타이밍 제어부와 컬럼 구동 집적회로 사이의 인터페이스에 사용될 수 있는 멀티-레벨 시그널링(multi-level signaling)의 또 다른 일례를 설명하기 위한 도면이다.

도 10을 참조하면, 클록 신호의 극성은 이전 데이터의 극성을 따라가며, 즉 데이터 n-1과 클록이 동일한 극성을 갖고 있으며, 클록 신호의 테일 비트(tail bit)를 하나 더 두어 이전 데이터 신호(데이터 n-1)와 같은 더미 데이터(dummy data)의 신호를 하나 더 만들어 주게 된다.

여기서, 더미 데이터를 통해서 충분한 상승 시간(rising time) 및 하강 시간(falling time)을 확보할 수 있게 되며, 도 7과 같은 경우 이전 데이터의 형태에 따라 클록이 늦어지거나 빨라질 수 있는 경우가 발생할 수 있으므로, 이를 방지하기 위해 더미 데이터가 추가된 것이다. 따라서, 이 경우 데이터의 변이부(transition)과 클록 신호로 인식되는 변이부(transition) 사이에 슬루 레이트(slew rate) 등으로 인해 지터(jitter)가 생길 수 있는 가능성이 사라지므로, 고속 전송에서 보다 안정되게 동작할 수 있는 장점이 있다.

다시 말해, 도 7의 경우는 클록 신호 생성을 위한 제로 크로싱(zero-crossing) 위치가 이전 데이터의 값에 의존하는데 비해, 도 10의 경우는 제로 패턴 종속적인 지터(zero-pattern dependent jitter)가 생기지 않는 장점이 있다.

(제 2 실시예)

도 11는 본 발명의 제 2 실시예에 의한 디스플레이(clock embedded intra- panel display)의 구조도이며, 도 12는 이해의 편의를 위하여 도 11의 타이밍 제어부와 컬럼 구동 집적회로(column driver)들 사이의 클록 및 데이터의 전달 구조만을 표현한 도면이다.

본 발명의 제 1 실시예와 제 2 실시예를 서로 비교해 보면, 제 1 실시예에서는 포인트 투 포인트 방식(point to point scheme)을 사용하는 것과는 달리, 제 2 실시예에서는 포인트 투 커플 방식(point to couple scheme)을 사용하고 있는 점을 알 수 있다. 제 2 실시예는 포인트 투 커플 방식을 채택하고 있다는 점을 제외하고는 기본적인 방식은 제 1 실시예와 동일하므로, 도 7 내지 10을 참조하여 설명되어지는 타이밍 제어부와 컬럼 구동 집적회로 사이의 인터페이스에 사용될 수 있는 멀티-레벨 시그널링(multi-level signaling) 방식이 제 2 실시예에도 적용될 수 있다. 다만, 제 1 실시예의 경우 하나의 컬럼 구동 집적회로에 차동 쌍이 연결되어 있으나, 제 2 실시예의 경우에는 두개의 컬럼 구동 집적회로(25)에 차동 쌍이 연결되어 있다. 따라서, 제 2 실시예의 경우 차동 쌍을 통하여 전달되는 데이터의 양이 제 1 실시에에 비하여 2배 증가하게 된다.

도 5 및 11에 있어서, 타이밍 제어부(14, 15)로부터 컬럼 구동 집적회로(24, 25)로 전달되는 스타트 펄스(SP) 신호선이 점선으로 표현된 이유는, 경우에 따라 스타트 펄스(SP) 신호선이 사용되지 아니하기 때문이다. 보다 구체적으로, 차동 쌍을 통하여 클록 신호(CLK)와 화상 데이터만이 전송되는 경우에는 스타트 펄스(SP) 신호선이 필요하나, 차동 쌍을 통하여 클록 신호(CLK), 화상 데이터뿐만 아니라, 스타트 펄스(SP)를 포함하는 제어신호도 전송되는 경우에는 스타트 펄스(SP) 신호선을 필요로 하지 아니한다. 이 경우에, 제어신호는 데이터 신호(DATA)에 포함되어 전송될 수도 있다. 또한, 만일 클록 신호의 크기가 데이터 신호의 크기보다 큰 경우에는, 제어신호는 클록 신호의 극성을 이용하여 전달될 수 있다. 가령, 소정 로우 라인에 해당하는 데이터 신호 중 컬럼 구동 집적회로에 처음으로 전달되는 데이터의 앞에 위치한 클록 신호는 1에 해당하는 극성을 가지고, 그 이외의 클록 신호는 0에 해당하는 극성을 가지도록 할 수 있다.

도 13은 도 5 또는 도 11의 디스플레이에 사용될 수 있는 타이밍 제어부의 일례를 나타내는 도면이다. 본 예는 스타트 펄스가 차동 쌍과 별도의 신호선으로 전달되는 경우의 예이다. 도 13을 참조하면, 타이밍 제어부는 수신부(51), 버퍼 메모리(52) 타이밍 제어회로(53) 및 송신부(54)을 포함한다.

수신부(51)는 타이밍 제어부로 입력되는 화상 데이터 신호 및 수신 제어신호를 TTL(transistor-transistor logic) 신호로 변환하는 기능을 수행한다. 수신 제어신호는 일례로 스타트 펄스가 될 수 있다. 타이밍 제어부로 입력되는 수신 신호는 도면에 표시된 바와 같은 LVDS 형태의 신호에 한정되지 않으며, TMDS(transition minimized differential signaling)형태의 신호일 수도 있으며, 다른 어떤 형태의 신호라도 무방하다. TTL 신호는 일반적으로 디지털로 변환된 신호를 의미하며, 일반적으로 0.35V의 작은 전압폭을 가지는 LVDS와 달리 전원 전압 수준의 큰 전압 폭을 가진다.

버퍼 메모리(52)는 TTL 신호로 변환된 화상 데이터를 일시적으로 저장한 후에 출력한다.

타이밍 제어 회로(53)는 TTL 신호로 변환된 수신 제어신호를 입력받아, 로우 구동 집적회로로 전달되는 스타트 펄스(SP_R)와 클록 신호(CLK_R)를 생성한다. 또한, 컬럼 구동 집적회로로 전달될 스타트 펄스(SP)를 생성하며, 송신부(54)에서 사용될 클록을 생성한다.

송신부(54)는 버퍼 메모리(52)에서 출력되는 화상 데이터와 타이밍 제어 회로(53)에서 출력되는 클록신호를 입력받아, 각 컬럼 구동 집적회로로 전달될 클록 신호(CLK)와 데이터 신호(DATA)를 출력한다. 클록 신호(CLK)와 데이터 신호(DATA)는 각 컬럼 구동 집적회로에 대하여 하나의 차동 쌍을 통하여 전송되며, 클록 신호(CLK)가 데이터 신호(DATA) 사이에 다른 신호 크기로 임베딩 되어 전송된다. 송신부(54)는 클록 신호를 데이터 신호 하나마다 임베딩하여 송신할 수도 있으며, N개(N은 2 이상의 정수)의 데이터 신호마다 임베딩하여 송신할 수도 있다. 또한, 송신부(54)는 클록 신호를 데이터 신호보다 크게 변환하여 송신할 수도 있으며, 클록 신호를 데이터 신호보다 작게 변환하여 송신할 수도 있다. 클록 신호를 데이터 신호보다 크게 변환하는 경우, 송신부(54)는 임베딩된 클록 신호의 극성을 임베딩된 클록 신호 직전의 데이터 신호의 극성과 동일하게 설정하고, 임베딩된 클록 신호 직후에 데이터 신호를 임베딩된 클록 신호 직전의 데이터 신호의 극성과 동일한 극성을 가지는 더미 신호를 추가함으로써, 고속 전송에서 지터 등의 발생을 방지할 수도 있다. 또한, 클록 신호를 데이터 신호보다 크게 변환하는 경우, 클록 신호의 극성을 이용하여 데이터 신호를 전송할 수도 있다. 송신부(54)는 역다중화부(55), 직렬변환부(serializer)(56) 및 구동부(57)를 포함한다.

역다중화부(55)는 버퍼 메모리(52)에서 출력되는 화상 데이터를 각 컬럼 구동 집적회로 별로 분리하여 직렬변환부(56)로 전달한다. 만일 하나의 차동 쌍에 복수의 컬럼 구동 집적회로가 연결되어 있는 경우에는, 역다중화부(55)는 화상 데이터를 하나의 차동 쌍에 연결된 컬럼 구동 집적회로 별로 분리하여 직렬변환부(56)로 전달한다. 만일 도 11과 같이 하나의 차동 쌍에 2개의 컬럼 구동 집적회로가 연결되어 있는 경우라면, 역다중화부(55)는 2개의 컬럼 구동 집적회로에 대응하는 화상 데이터를 하나의 직렬변환부(56)로 전달한다.

직렬변환부(56)는 클록 비트 및 역다중화부(55)에서 출력되는 화상 데이터 등을 순차적으로 구동부(57)로 출력하는 기능을 수행한다. 가령, 도 10과 같은 클록 테일을 사용하는 경우에는, 직렬변환부(56)는 데이터n-1을 출력하고, 데이터n-1과 동일한 극성을 가지는 클록 비트를 출력하고, 데이터n-1과 동일한 극성을 가지는 클록테일 비트(더미 비트)를 출력하고, 데이터0을 출력한다. 만일 한 픽셀에 해당하는 화상 데이터마다 하나의 클록 신호가 임베딩되고, RGB 각 색의 깊이(depth)가 8비트이고, 도 10과 같은 클록 테일을 사용한다고 가정하면, 직렬변환부(56)에서 출력되는 데이터는 클록비트, 클록데일 비트 및 24비트의 화상 데이터를 합한 총 26비트의 신호가 매 클록마다 구동부(57)로 전송된다. 또한, 만일 클록 테일 비트를 사용하지 않는다면, 클록비트 및 24비트의 화상 데이터를 합한 총 25비트의 신호가 매 클록마다 구동부(57)로 전송될 수 있으며, 만일 클록 신호의 극 성을 이용하여 데이터 신호를 전송하는 경우라면, 별도의 클록 비트를 필요로 하지 않으므로, 총 24비트의 신호가 매 클록마다 구동부(57)로 전송될 수 있다. 또한, 직렬변환부(66)는 도 9와 같이 매 데이터마다 클록이 전송되도록, 클록 비트를 매 데이터 비트 사이에 위치시킬 수도 있다.

구동부(57)는 직렬변환부(56)에서 순차적으로 출력되는 신호를 차동 신호로 변환하여 출력하되, 클록 신호와 데이터 신호는 서로 신호의 크기를 달리하여 변환하여 출력한다. 만일 상술한 바와 같이, 클록비트, 클록테일 비트 및 24비트의 화상 데이터를 합한 총 26비트의 신호가 입력되는 경우에는 클록비트의 신호를 다른 클록테일 비트 및 화상 데이터와 다른 신호 크기로 변환하여 출력하며, 클록비트 및 24비트의 화상 데이터를 합한 총 25비트의 신호가 입력되는 경우에도 클록비트의 신호를 화상 데이터와 다른 신호 크기로 변환하여 출력한다. 또한, 상술한 바와 같이, 별도의 클록비트를 포함하지 아니하는 24비트의 신호가 입력되는 경우에는 클록에 해당하는 위치에 있는 데이터 신호의 크기를 타 화상 데이터 신호의 크기와 다르게 변환하여 출력한다. 구동부(67)는 클록 신호를 데이터 신호보다 크게 변환하여 송신할 수도 있으며, 클록 신호를 데이터 신호보다 작게 변환하여 송신할 수도 있다.

도 14는 도 5 또는 도 11의 디스플레이에 사용될 수 있는 컬럼 구동 집적회로의 일례를 나타내는 도면이다. 본 예는 스타트 펄스가 차동 쌍과 별도의 신호선으로 전달되는 경우의 예이다. 도 14를 참조하면, 컬럼 구동 집적회로는 수신부 (61), 쉬프트 레지스터(62), 데이터 래치(63) 및 DAC(digital-to-analog converter)(64)를 포함한다.

수신부(61)는 하나의 차동 쌍을 통하여 전송된 신호로부터 데이터 신호(DATA)와 클록 신호(CLK)를 복원하여 출력한다. 이 때, 클록 신호(CLK)는 데이터 신호(DATA) 사이에 다른 신호 크기로 임베딩되어서 전송되므로, 신호의 크기를 이용하여 전송된 신호가 클록 신호(CLK)인지 데이터 신호(DATA)인지 여부를 구분한다. 그 후, 수신부(61)는 복원된 클록 신호(CLK)를 이용하여 수신된 데이터 신호(DATA)를 샘플링한다. 만일 타이밍 제어부에서 클록 신호(CLK)를 데이터 신호(DATA) 하나마다 임베딩하여 송신한 경우에는 클록 신호(CLK)의 주파수를 변경하지 아니하고, 클록 신호(CLK) 그대로를 데이터 신호의 샘플링에 사용할 수 있다. 그러나, 타이밍 제어부에서 클록 신호(CLK)를 복수의 데이터 신호(DATA)마다 임베딩하여 송신한 경우에는 PLL 또는 DLL 등을 사용하여 클록 신호(CLK)로부터 높은 주파수의 신호를 형성한 후, 이 신호를 이용하여 데이터 신호를 샘플링하여야 한다. 수신부(61)는 기준 전압 생성부(65), 멀티레벨 검출기(multi level detector)(66) 및 샘플러(68)를 포함한다. 또한 수신부(61)는 클록 복원 회로(67) 및 데이터 정렬부(69)를 더 포함할 수 있다.

기준 전압 생성부(65)는 차동 기준 전압(V_refh, V_refl)을 생성하여 출력한다.

멀티레벨 검출기(66)는 수신되는 신호의 크기를 기준 전압(V_refh, V_refl)과 비교하여 수신된 신호로부터 클록 신호(CLK)와 데이터 신호(DATA)를 분리하는 기능을 수행한다. 수신되는 차동 전압을 V_{in ,p} 및 V_{in ,n}라 하고, 만일 타이밍 제어부에서 클록 신호의 크기를 데이터 신호의 크기보다 작게 임베딩하여 송신하는 경우에는, 수신되는 차동 전압의 차의 절대값(|V_in,p - V_in,n|)이 기준 전압의 차(|V_refh - V_refl|)보다 큰 경우는 데이터로 인식되며, 수신되는 차동 전압의 차의 절대값(|V_in,p - V_in,n|)이 기준 전압의 차(|V_refh - V_refl|)보다 작은 경우는 클록으로 인식된다. 만일 타이밍 제어부에서 클록 신호의 크기를 데이터 신호의 크기보다 크게 임베딩하여 송신하는 경우에는, 수신되는 차동 전압의 차의 절대값(|V_in,p - V_in,n|)이 기준 전압의 차(|V_refh - V_refl|)보다 작은 경우는 데이터로 인식되며, 수신되는 차동 전압의 차의 절대값(|V_in,p - V_in,n|)이 기준 전압의 차(|V_refh - V_refl|)보다 큰 경우는 클록으로 인식된다.

클록 복원 회로(67)는 수신된 클록 신호(CLK)로부터 데이터 신호의 샘플링에 사용되어지는 클록(Rclk)을 형성한다. 클록 복원 회로(67)는 일례로 PLL(phase locked loop) 또는 DLL(delay locked loop)이 될 수 있으며, 낮은 주파수의 수신된 클로 신호(CLK)로부터 높은 주파수를 가지는 샘플링에 사용되는 클록 신호(Rclk)를 형성할 수 있다. 만일, 수신된 클록 신호(CLK)의 주파수와 데이터 신호의 주파수가 일치하는 경우에는 수신부(61)는 클록 복원 회로(67)를 포함하지 아니할 수 있으며, 이 경우에는 멀티레벨 검출기(66)에서 출력되는 클록 신호(CLK)가 바로 샘플러(68)로 입력된다.

샘플러(68)는 샘플링에 사용되는 클록(Rclk)을 이용하여 데이터 신호(Rdata)를 샘플링하여 출력하는 기능을 수행한다. 또한, 샘플러(68)는 샘플링된 데이터를 병렬 데이터로 변환하는 기능을 수행할 수 있다. R, G, B 각각 8비트의 깊이(depth)를 가지는 경우에는 24 비트의 병렬변환된 데이터가 출력될 수 있다.

데이터 정렬부(69)는 병렬 변환된 데이터가 시간적으로 정렬되지 아니한 경우 필요한 구성요소로써, 병렬 변환된 데이터의 값이 바뀌는 시점을 일치시키는 기능을 수행한다.

쉬프트 레지스터(62)는 입력되는 스타트 펄스(SP)를 순차적으로 쉬프트하여 출력하는 기능을 수행한다.

데이터 래치(63)는 쉬프트 레지스터(62)에서 출력되는 신호에 따라, 수신부에서 출력되는 화상 데이터를 순차적으로 저장한 후, 병렬로 출력하는 기능을 수행한다. 일례로, 한 로우 라인에 해당하는 데이터를 순차적으로 저장한 후 병렬로 출력할 수 있다.

DAC(64)는 데이터 래치에서 출력되는 디지털 신호를 아날로그 신호로 변환하여 출력한다.

상술한 쉬프트 레지스터(62), 데이터 래치(63) 및 DAC(64)는 기존의 RSDS 등을 사용하는 경우와 그 구조가 크게 다르지 아니하다. 다만, 기존의 RSDS 등을 사용하던 컬럼 구동 집적회로는 픽셀 주파수 f로 동작하였던 것에 반하여, 본 발명에 의한 컬럼 구동 집적회로는 f/N(N은 컬럼 구동 집적회로의 개수임)의 낮은 주파수에서 동작한다. 이는 사이클릭 DAC(cyclic DAC)의 적용을 용이하게 한다.

도 15는 도 5 또는 도 11의 디스플레이에 사용될 수 있는 타이밍 제어부의 다른 예를 나타내는 도면이다. 본 예는 스타트 펄스가 차동 쌍을 통하여 전달되는 경우의 예이다. 도 15의 타이밍 제어부는 도 13의 타이밍 제어부와 비교하여, 스타트 펄스가 차동 쌍을 통하여 전달된다는 점을 제외하고는 동일하므로, 이하에서는 양자의 차이점을 중심으로 설명한다.

도 15를 참조하면, 타이밍 제어부는 수신부(71), 버퍼 메모리(72) 타이밍 제어회로(73) 및 송신부(74)를 포함한다. 이들 중 타이밍 제어 회로(73)는 TTL 신호로 변환된 수신 제어신호를 입력받아, 로우 구동 집적회로로 전달되는 스타트 펄스(SP_R)와 클록 신호(CLK_R)를 생성한다. 또한, 컬럼 구동 집적회로로 전달될 스타트 펄스(SP) 및 클록 신호(CLK)에 대응하는 신호를 생성하여 송신부(54)로 전달한다.

송신부(74)는 버퍼 메모리(52)에서 출력되는 화상 데이터와 타이밍 제어 회로(73)에서 출력되는 스타트 펄스(SP) 및 클록신호(CLK)에 대응하는 신호를 입력받아, 각 컬럼 구동 집적회로로 전달될 스타트 펄스(SP)를 포함하는 제어신호, 클록 신호(CLK) 및 데이터 신호(DATA)를 출력한다. 제어신호, 클록 신호(CLK) 및 데이터 신호(DATA)는 각 컬럼 구동 집적회로에 대하여 하나의 차동 쌍을 통하여 전송된다. 클록 신호(CLK)는 데이터 신호(DATA) 사이에 다른 신호 크기로 임베딩 되어 전송되며, 제어신호는 클록 신호(CLK)의 극성을 이용하여 전송되거나, 데이터 신호(DATA)의 일부로써 전송된다.

송신부(74)는 역다중화부(75), 직렬변환부(serializer)(76) 및 구동부(77)를 포함한다. 이들 중 직렬변환부(76)는 클록 비트 및 역다중화부(75)에서 출력되는 화상 데이터, 스타트 펄스를 포함하는 제어신호 등을 순차적으로 구동부(77)로 출력하는 기능을 수행한다. 가령, 도 10과 같은 클록 테일을 사용하는 경우에는, 직렬변환부(76)는 화상 데이터n-1을 출력하고, 화상 데이터n-1과 동일한 극성을 가지는 클록 비트를 출력하고, 화상 데이터n-1과 동일한 극성을 가지는 클록테일 비트(더미 비트)을 출력하고, 제어비트를 출력하고 화상 데이터 0를 출력한다. 만일 한 픽셀에 해당하는 화상 데이터마다 하나의 클록 신호가 임베딩되고, RGB 각 색의 깊이(depth)가 8비트이고, 도 10과 같은 클록 테일을 사용한다고 가정하면, 직렬변환부(76)에서 출력되는 데이터는 클록비트, 클록데일 비트, 제어비트 및 24비트의 화상 데이터를 합한 총 27비트의 신호가 매 클록마다 구동부(77)로 전송된다. 또한, 만일 클록 테일 비트를 사용하지 않는다면, 클록비트, 제어비트 및 24비트의 화상 데이터를 합한 총 26비트의 신호가 매 클록마다 구동부(77)로 전송될 수 있으며, 만일 클록 신호의 극성을 이용하여 제어 비트를 전송하는 경우라면, 총 25비트의 신호가 매 클록마다 구동부(77)로 전송될 수 있다.

구동부(77)의 동작에 있어서, 만일 상술한 바와 같이, 클록비트, 클록테일 비트, 제어비트 및 24비트의 화상 데이터를 합한 총 27비트의 신호가 입력되는 경우에는 클록비트의 신호를 클록테일 비트, 제어비트 및 화상 데이터와 다른 신호 크기로 변환하여 출력하며, 클록비트, 제어비트 및 24비트의 화상 데이터를 합한 총 26비트의 신호가 입력되는 경우에도 클록비트의 신호를 화상 데이터와 다른 신 호 크기로 변환하여 출력한다. 또한, 상술한 바와 같이, 클록 신호의 극성을 이용하여 제어 비트를 전송하는 경우라면, 제어비트의 크기를 타 화상 데이터 신호의 크기와 다르게 변환하여 출력한다.

도 16은 도 5 또는 도 11의 디스플레이에 사용될 수 있는 컬럼 구동 집적회로의 일례를 나타내는 도면이다. 본 예는 스타트 펄스가 차동 쌍을 통하여 전달되는 경우의 예이다. 도 16의 컬럼 구동 집적회로는 도 14의 컬럼 구동 집적회로와 비교하여, 스타트 펄스가 차동 쌍을 통하여 전달된다는 점을 제외하고는 동일하므로, 이하에서는 양자의 차이점을 중심으로 설명한다.

도 16을 참조하면, 컬럼 구동 집적회로는 수신부(81), 쉬프트 레지스터(82), 데이터 래치(83) 및 DAC(digital-to-analog converter)(84)를 포함한다. 이들 중에서, 수신부(81)는 하나의 차동 쌍을 통하여 전송된 신호로부터 데이터 신호(DATA)와 클록 신호(CLK)를 복원하여 출력한다. 스타트 펄스(SP)를 포함하는 제어신호 또한 상기 차동 쌍을 통하여 전송되므로, 수신부(81)는 클록 신호(CLK)의 극성으로부터 얻어지거나, 데이터 신호(DATA)의 일부로써 전송된 제어신호를 복원하여 출력한다.

수신부(81)는 기준 전압 생성부(85), 멀티레벨 검출기(multi level detector)(86) 및 샘플러(88)를 포함한다. 또한 수신부(81)는 클록 복원 회로(87) 및 데이터 정렬부(89)를 더 포함할 수 있다. 이들 중에서 샘플러(88)는 샘플링에 사용되는 클록(Rclk)을 이용하여 데이터 신호(Rdata) 및 제어신호를 샘플링하여 출 력하는 기능을 수행한다. 제어신호는 상술한 바와 같이, 클록 비트의 극성으로부터 또는 데이터 신호의 일부로부터 얻어질 수 있다. 이와 같이 얻어진 제어신호는 쉬프트 레지스터(82)로 전달된다.

도 15 및 16에 설명된 타이밍 제어부 및 컬럼 구동 집적회로는 차동 쌍을 통하여 화상 데이터 및 클록 신호뿐만 아니라, 스타트 펄스 등의 제어신호도 전송하므로, 도 13 및 14에 표현된 타이밍 제어부 및 컬럼 구동 집적회로에 비하여 스타트 펄스 신호선 등을 사용하지 않을 수 있으므로, 디스플레이의 배선이 단순하여 진다는 장점이 있다.

상기의 설명에서, 본 발명에서의 디스플레이 패널은 TFT-LCD(TFT Liquid Crystal Display), STN-LCD, Ch-LCD, FLCD(강유전성 액정화면), PDP (Plasma Display Panel), OELD (Organic Electro-Luminescence Display), FED 등등, 본 발명에 따른 클록이 임베딩된 멀티 레벨 시그널링 방법이 타이밍 제어부와 디스플레이 구동 IC(DDI) 사이에서 사용 가능한 각종의 디스플레이 패널을 모두 포함하는 것이다.

또한, 본 발명에서의 클록의 주파수 f 단위는, 경우에 따라서, 함께 멀티플렉싱되는 데이터와 동일한 주파수일 수 있으며, 멀티플렉싱되는 하나의 데이터마다 하나의 클록 신호를 포함할 수 있으며, 함께 멀티플렉싱되는 데이터의 주파수보다 1/10 혹은 1/20 정도로 낮을 수도 있다. 따라서, 본 발명에서의 클록의 주파수 f 에 따라서, 클록 신호를 복원할 때 DLL 이나 PLL을 사용하여 복원된 클록 신호의 주파수를 끌어 올릴 수도 있고, 하나의 데이터마다 하나의 클록 신호를 포함하는 경우는 복원한 클록 신호를 별도의 DLL이나 PLL이 없이도 데이터 샘플링에 그대로 사용할 수도 있다.

비록 본 발명의 상세한 설명에서는 타이밍 제어부와 컬럼 구동 집적회로 사이에 하나의 차동 쌍이 연결되어 있는 것을 중심으로 설명하였으나, 이는 타이밍 제어부와 컬럼 구동 집적회로 사이에 둘 이상의 차동 쌍이 연결된 경우를 본 발명의 범주에서 제외시키기 위함이 아니다.

이상과 같이, 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술 사상과 아래에 기재될 특허 청구범위의 균등 범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.

본 발명에 의한 디스플레이, 타이밍 제어부 및 컬럼 구동 집적회로는 신호선의 개수를 현저히 줄이며, EMI 성분을 줄일 수 있으면서 복원된 클록을 통해서 데이터 샘플링을 더욱 정확히 할 수 있다는 장점이 있다.

또한, 본 발명에 의한 디스플레이, 타이밍 제어부 및 컬럼 구동 집적회로는 스타트 펄스 신호선을 줄일 수 있다는 장점이 있다.

Claims (33)

1. 화상 데이터를 수신하는 수신부;

   상기 수신된 화상 데이터를 일시적으로 저장한 후 출력하는 버퍼 메모리;

   송신 클록 신호를 형성하는 타이밍 제어회로; 및

   상기 버퍼 메모리에서 출력되는 화상 데이터를 포함하는 송신 데이터 및 상기 송신 클록 신호를 입력받아, 상기 송신 클록 신호가 상기 송신 데이터 신호 사이에 다른 신호 크기로 임베딩된 송신 신호를 송신하는 송신부를 포함하는 타이밍 제어부.
2. 제 1 항에 있어서,

   상기 타이밍 제어회로는 컬럼 구동 집적회로로 전달될 스타트 펄스를 출력하는 타이밍 제어부.
3. 제 1 항에 있어서,

   상기 송신부는 상기 송신 신호를 이용하여 제어신호를 송신하는 타이밍 제어부.
4. 제 3 항에 있어서,

   상기 제어신호는 스타트 펄스를 포함하는 타이밍 제어부.
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6. 제 3 항에 있어서,

   상기 송신부는 상기 제어신호를 상기 데이터 신호의 일부에 포함시켜 송신하는 타이밍 제어부.
7. 제 1 항에 있어서,

   상기 송신부는 상기 송신 클록 신호를 상기 송신 데이터 신호 하나마다 임베딩하는 타이밍 제어부.
8. 제 1 항에 있어서,

   상기 송신부는 상기 송신 클록 신호를 N개(N은 2 이상의 정수)의 상기 송신 데이터 신호마다 임베딩하는 타이밍 제어부
9. 제 1 항에 있어서,

   상기 송신부는 상기 송신 데이터 신호의 크기를 소정의 기준 전압보다 작게, 상기 임베딩된 송신 클록 신호의 크기를 상기 기준 전압보다 크게 설정하는 타이밍 제어부.
10. 제 9 항에 있어서,

    상기 송신부는 상기 임베딩된 송신 클록 신호의 극성을 상기 임베딩된 송신 클록 신호의 직전의 송신 데이터 신호의 극성과 동일하게 설정하는 타이밍 제어부.
11. 제 10 항에 있어서,

    상기 송신부는 상기 임베딩된 송신 클록 직후에 상기 임베딩된 송신 클록 직전의 송신 데이터 신호의 극성과 동일한 극성을 가지는 더미 비트를 추가하는 타이밍 제어부.
12. 제 1 항에 있어서,

    상기 송신부는 상기 송신 데이터 신호의 크기를 소정의 기준 전압보다 크게, 상기 임베딩된 송신 클록 신호의 크기를 상기 기준 전압보다 작게 설정하는 타이밍 제어부.
13. 제 1 항에 있어서,

    상기 송신부는 역다중화부, 복수의 직렬 변환부 및 복수의 구동부를 포함하며,

    상기 역다중화부는 상기 송신 데이터를 상기 직렬 변환부 별로 분리하여 전달하며,

    상기 직렬 변환부는 상기 송신 클록 신호 및 상기 역다중화부에서 전달되는 송신 데이터를 직렬로 변환하여 순차적으로 출력하며,

    상기 구동부는 상기 직렬 변환부에서 순차적으로 출력되는 신호를 차동 신호로 변환한 상기 송신 신호를 출력하되, 상기 송신 클록 신호와 상기 송신 데이터 신호는 서로 신호의 크기를 달리하여 변환하는 타이밍 제어부.
14. 제 13 항에 있어서,

    상기 역다중화부는 하나의 컬럼 구동 집적회로에 대응하는 상기 송신 데이터를 하나의 상기 직렬 변환부로 전달하는 타이밍 제어부.
15. 제 13 항에 있어서,

    상기 역다중화부는 복수의 컬럼 구동 집적회로에 대응하는 상기 송신 데이터를 하나의 상기 직렬 변환부로 전달하는 타이밍 제어부.
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