KR20150040540A - 반도체 장치 및 이를 포함하는 반도체 시스템 - Google Patents

반도체 장치 및 이를 포함하는 반도체 시스템 Download PDF

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KR20150040540A
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현상아
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Abstract

본 기술은 반도체 장치에 관한 것으로서, 클럭 정보와 데이터 정보가 결합된 신호를 입력받아 상기 클럭 정보와 상기 데이터 정보 각각을 서로 다른 기준 전압을 통해 검출하기 위한 정보 검출부, 및 상기 정보 검출부에서 검출된 상기 클럭 정보에 응답하여 상기 데이터를 동기화시켜 출력하기 위한 데이터 동기화부가 제공된다.

Description

반도체 장치 및 이를 포함하는 반도체 시스템{SEMICONDUCTOR DVICE AND SEMICONDUCTOR SYSTEMS INCLUDING THE SAME}
본 특허 문헌은 반도체 설계 기술에 관한 것으로, 더욱 구체적으로는 외부 데이터를 입력받아 버퍼링하여 사용하는 반도체 장치에 관한 것이다.
일반적으로 반도체 장치는 외부 핀으로부터 데이터를 입력받아 내부적으로 동기화하여 사용하며, 이러한 동기화 동작에는 클럭 신호가 필요하다. 클럭 신호는 데이터와 마찬가지로 외부 핀으로부터 입력받으며, 데이터가 입력되지 않아도 항상 토글링(Toggling)하고 있어야 하므로 전류 소모가 많은 문제점이 있다.
도 1은 종래기술에 따른 반도체 장치를 설명하기 위한 블록 다이어그램이다.
도 1을 참조하면, 반도체 장치는 버퍼부(110), 및 동기화부(120)를 포함한다.
버퍼부(110)는 외부로부터 데이터(D<0:13>) 및 기준전압(VREF)을 입력받아 버퍼링하여 버퍼링 된 입력 신호를 출력한다.
동기화부(120)는 버퍼링부(110)로부터 출력된 입력 신호를 외부로부터 입력되는 클럭 신호(이하, 외부 클럭 신호라 칭함, EX_CLK)에 의해 동기화하여 데이터(DAT<0:13>)를 출력한다.
도 2는 도 1의 반도체 장치의 회로 동작을 설명하기 위한 타이밍도이다.
도 1 및 도 2를 참조하면, 동기화부(120)는 토글링하는 외부 클럭 신호(EX_CLK)에 의해서 데이터(D<0>)를 동기화시킨다. 이러한 동기화 동작을 위해서는 외부 클럭 신호(EX_CLK)의 라이징 에지(Rising edge)가 데이터(D<0>)의 중앙에 위치하여야 한다.
요즈음 반도체 장치의 동작 속도가 점점 높아지는 상황에서 외부 클럭 신호(EX_CLK)와 데이터(D<0>)의 위상을 알맞게 제어하기 위해서는 트레이닝 동작이 반드시 필요하다.
클럭 신호와 데이터가 연관된 트레이닝 동작 없이 데이터를 인식할 수 있는 반도체 장치를 제공하고자 한다.
본 발명의 실시예에 따른 반도체 장치는, 클럭 정보와 데이터 정보가 결합된 신호를 입력받아 상기 클럭 정보와 상기 데이터 정보 각각을 서로 다른 기준 전압을 통해 검출하기 위한 정보 검출부; 및 상기 정보 검출부에서 검출된 상기 클럭 정보에 응답하여 상기 데이터를 동기화시켜 출력하기 위한 데이터 동기화부를 포함할 수 있다.
여기서 상기 정보 검출부는, 상기 클럭 정보와 상기 데이터 정보가 결합된 신호를 입력받아 제1 기준전압을 통해 데이터 정보를 검출하기 위한 제1 버퍼링부; 및 상기 클럭 정보와 상기 데이터 정보가 결합된 신호를 입력받아 제2 기준전압을 통해 상기 클럭 정보를 검출하기 위한 제2 버퍼링부를 포함할 수 있다.
또한, 본 발명의 실시예에 따른 반도체 시스템은, 클럭 정보의 전압 레벨과 데이터 정보의 전압 레벨을 합산하여 입력 데이터를 생성하기 위한 입력 데이터 생성부를 포함하는 컨트롤러; 및 상기 입력 데이터를 상기 서로 다른 기준전압을 통해 상기 클럭 정보와 상기 데이터 정보 각각을 검출하고, 상기 클럭 정보에 응답하여 상기 데이터 정보를 동기화시켜 출력하는 반도체 장치를 포함할 수 있다.
여기서 상기 컨트롤러는 상기 서로 다른 기준전압을 상기 반도체 장치로 제공하기 위한 기준전압 제공부를 더 포함할 수 있다.
트레이닝 동작이 필요하지 않기 때문에 트레이닝 동작시 소모되는 전류, 시간 등을 줄여줄 수 있는 효과가 있다.
도 1은 종래기술에 따른 반도체 장치를 설명하기 위한 블록 다이어그램이다.
도 2는 도 1의 반도체 장치의 회로 동작을 설명하기 위한 타이밍도이다.
도 3은 본 발명의 실시예에 따른 반도체 장치의 블록 다이어그램이다.
도 4는 도 3에 도시된 정보 검출부의 동작에 따른 타이밍도이다.
도 5는 도 3에 도시된 파이프 래치부를 상세히 도시한 블록 다이어그램이다.
도 6은 도 3에 도시된 반도체 장치의 동작에 따른 타이밍도이다.
도 7은 본 발명의 실시예에 따른 반도체 시스템의 블록 다이어그램이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3은 본 발명의 실시예에 따른 반도체 장치의 블록 다이어그램이다.
도 3을 참조하면, 반도체 장치는 정보 검출부(310), 셋업 제어부(320), 데이터 동기화부(330), 및 파이프 래치부(340)를 포함한다.
정보 검출부(310)는 외부로부터 클럭 정보와 데이터 정보가 결합된 입력 데이터(D)를 입력받아 클럭 정보(CLK)와 데이터 정보(DAT) 각각을 제1 기준전압(VREF1), 및 제2 기준전압(VREF2)을 통해 검출할 수 있다. 제1 기준전압(VREF1), 및 제2 기준전압(VREF2)은 반도체 장치 내부 또는 외부에서 생성될 수 있으며, 서로 다른 전압 레벨을 갖는다.
여기서 정보 검출부(310)는 제1 버퍼링부(311)와 제2 버퍼링부(312)를 포함하여 구성한다.
제1 버퍼링부(311)는 클럭 정보와 데이터 정보가 결합된 입력 데이터(D)를 입력받아 제1 기준전압(VREF1)을 통해 데이터 정보(DAT)를 검출한다. 이때, 제1 버퍼링부(311)는 제1 기준전압(VREF1)을 기준으로 입력 데이터(D)가 ‘하이(High)’인지 ‘로우(Low)’인지 구분하여 실제 유효한 데이터 정보(DAT)를 얻을 수 있다.
제2 버퍼링부(312)는 클럭 정보와 데이터 정보가 결합된 입력 데이터(D)를 입력받아 제2 기준전압(VREF2)을 통해 클럭 정보(CLK)를 검출한다. 이때, 제2 버퍼링부(322)는 제2 기준전압(VREF2)을 기준으로 입력 데이터(D)가 ‘하이’인지 ‘로우’인지 구분하여 클럭 정보(CLK)를 얻을 수 있다.
셋업 제어부(320)는 제2 버퍼링부(312)를 통해 검출된 클럭 정보(CLK)를 일정 시간 딜레이시켜 클럭 정보(CLK)와 데이터 정보(DAT)와의 셋업 시간을 조절한다. 이와 같이 셋업 제어부(320)를 통해 일정 시간 딜레이 된 클럭 정보(CLK_DLE)는 데이터 동기화부(330)의 제어 신호로 사용된다.
데이터 동기화부(330)는 셋업 제어부(320)를 통해 딜레이 된 클럭 정보(CLK_DLE)에 응답하여 제1 버퍼링부(311)로부터 출력된 데이터 정보(DAT)를 동기화 시켜 출력(PIN_DAT)한다.
파이프 래치부(340)는 데이터 동기화부(330)로부터 출력된 데이터(PIN_DAT)를 래치하여 최종 데이터(POUT_DAT)를 출력한다. 여기서 파이프 래치부(340)는 외부에서 고속으로 입력되는 데이터를 반도체 장치의 내부 동작 속도에 맞추어 동작하기 위한 구성으로써, 파이프 래치부(340)의 세부 구성은 도 5에서 상세히 설명하기로 한다.
한편, 반도체 장치는 파이프 래치부(340)의 입력신호(PIN_DAT), 및 출력신호(POUT_DAT)를 제어하기 위한 파이프 입력 제어부(350), 및 파이프 출력 제어부(360)를 더 포함할 수 있다.
파이프 입력 제어부(350)는 제2 버퍼링부(312)를 통해 검출된 클럭 정보(CLK)를 입력받아 클럭 정보(CLK)를 분주하여 주파수가 2배로 느려진 파이프 입력 제어 신호(PIN_CTRL)를 생성할 수 있다. 이때 파이프 입력 제어부(350)는 플립 플롭으로 구성될 수 있다.
파이프 출력 제어부(360)는 리드(RD), 라이트(WT), 액티브(ACT) 등 외부로부터 커맨드 정보를 입력받아 입력받은 커맨드 정보를 분주하여 파이프 출력 제어 신호(POUT_CTRL)를 생성할 수 있다. 여기서 복수개의 커맨드 정보는 오아 게이트(OR gate)를 통해 입력되고, 선택된 한 개의 커맨드에 응답하여 파이프 출력 신호(POUT_CTRL)를 생성할 수 있다. 이때 파이프 출력 제어부(360)는 파이프 입력 제어부(350)와 마찬가지로 플립 플롭으로 구성될 수 있다.
도 4는 도 3에 도시된 정보 검출부의 동작에 따른 타이밍도이다.
도 3 및 도 4를 참조하면, 정보 검출부(310)의 제1 버퍼링부(311) 및 제2 버퍼링부(312)는 외부로부터 데이터 정보와 클럭 정보가 결합된 입력 데이터(D)를 서로 다른 기준전압을 통해 데이터 정보(DAT)와 클럭 정보(CLK_DLE)를 검출한다.
제1 버퍼링부(311)는 제1 기준전압(VREF1)을 기준으로 '하이'인지 '로우'인지 구분하여 실제 유효한 데이터 정보(DAT)를 얻으며, 제2 버퍼링부(312)는 제2 기준전압(VREF2)을 기준으로 '하이'인지 '로우'인지 구분하여 클럭 정보(CLK_DLE)를 얻는다.
한편, 도 4에 도시된 클럭 정보(CLK_DLE)는 도 3에 도시된 제2 버퍼링부(312)로부터 클럭 정보(CLK)를 검출하여 라이징 에지에서 데이터 정보(DAT)를 동기화할 수 있도록 하기 위해 도 3의 셋업 제어부(320)를 통해 일정 시간 딜레이 된 클럭 정보(CLK_DLE)이다.
이와 같이 본 발명의 실시예에 따른 반도체 장치는 외부로부터 입력 데이터(D)를 통해 데이터 정보(DAT)뿐만 아니라 클럭 정보(CLK_DLE)까지 얻는 것이 가능하다.
따라서, 외부록부터 입력 데이터(D)를 통해 데이터 정보(DAT), 클럭 정보(CLK)를 생성하여 사용할 수 있게 함으로써 전류 소모를 감소시킬 수 있다. 또한, 고속 동작시 외부에서 입력되는 데이터를 클럭 신호의 라이징 에지에 동기화될 수 있도록 컨트롤러에서 따로 트레이닝 동작을 하지 않아도 되므로 데이터 전송을 위한 준비시간, 즉, 레이턴시를 감소시킬 수 있다.
도 3에서는 외부로부터 입력 데이터(D) 한 개만을 받는 경우를 대표로 도시하였으나, 복수 개의 데이터(D<0:15>)를 받는 경우에도 적용이 가능하다. 이러한 경우, 복수 개의 데이터(D<0:15>) 중 한 개의 데이터(예를 들어 D<0>)로만 클럭 정보와 데이터 정보가 결합된 데이터를 입력받아 데이터 정보와 클럭 정보 각각을 검출하고, 나머지 복수 개의 데이터(예를 들어 D<1:15>)로는 클럭 정보가 결합되지 않은 데이터 정보만을 입력받는다. 복수 개의 데이터(D<1:15>)는 한 개의 데이터(D<0>)를 통해 검출된 클럭 정보를 공통으로 사용하여 데이터를 동기화할 수 있다.
또한, DDR 동작에 대한 확장이 가능하며, 이러한 경우 클럭 정보의 라이징 에지에서뿐만 아니라 폴링 에지에서도 데이터를 동기화시켜 동작 속도를 높일 수 있다.
도 5는 도 3에 도시된 파이프 래치부를 상세히 도시한 블록 다이어그램이다.
도 5를 참조하면, 파이프 래치부(340)는 제1 플립플롭(341), 제2 플립플롭(342), 및 먹스부(343)를 포함한다.
제1 플립플롭(341)와 제2 플립플롭(342)는 D 플립플롭으로 구성되며, 클럭단(C)으로 파이프 입력 제어신호(PIN_CTRL)를 입력받아 파이프 입력 데이터(PIN_DAT)를 래치하여 제1 출력 데이터(FF1_DAT), 및 제2 출력 데이터(FF2_DAT)를 출력한다.
여기서 제1 플립플롭(341)로 입력되는 파이프 입력 제어신호(PIN_CTRL)는 반전되어 입력되는데, 이는 폴링 에지에 파이프 입력 데이터(PIN_DAT)를 래치할 수 있게 하기 위해서이다. 제2 플립플롭(342)는 제1 플립플롭(341)와는 다르게 파이프 입력 제어신호(PIN_CTRL)를 반전하지 않고 그대로 입력되어 라이징 에지에 파이프 입력 데이터(PIN_DAT)를 래치할 수 있다.
먹스부(343)는 파이프 출력 제어신호(POUT_CTRL)에 응답하여 제1 출력 데이터(FF1_DAT) 또는 제2 출력 데이터(FF2_DAT)를 선택하여 출력(POUT_DAT)할 수 있다. 예컨대, 파이프 출력 제어신호(POUT_CTRL)가 '하이'일 경우, 출력 데이터(POUT_DAT)는 제2 출력 데이터(FF2_DAT)이며, 파이프 출력 제어신호(POUT_CTRL)가 '로우'일 경우, 출력 데이터(POUT_DAT)는 제1 출력 데이터(FF1_DAT)이다.
본 발명의 실시예에 따른 파이프 래치부(340)는 도 3에 도시된 제2 버퍼링부(312)를 통해 출력된 클럭 정보(CLK)를 분주하여 주파수가 두 배 느린 파이프 입력 제어신호(PIN_CTRL)로 인해 제어됨으로써 고속으로 입력되는 파이프 입력 데이터(PIN_DAT)를 내부 동작 속도에 맞추어 출력(POUT_DAT)할 수 있다.
한편, 도 5에서는 파이프 래치 회로를 두 개만 사용하여 파이프 래치부(340)를 구성하였으나, 두 개에 한정적이지 않고 확장이 가능하다. 예를 들어 파이프 래치 회로를 4개를 사용한다면, D 플립플롭 회로를 4개로 늘리고, 먹스부(343)의 구성 또한 4:1 먹스로 변경할 수 있다. 이 경우, 파이프 입력 제어신호(PIN_CTRL) 및 파이프 출력 제어신호(POUT_CTRL)를 2비트(bit)로 디코딩(00, 01, 10, 11)하여 사용할 수 있다.
도 6은 도 3에 도시된 반도체 장치의 동작에 따른 타이밍도이다.
도 3 내지 도 6을 참조하면, 정보 검출부(310)를 통해 외부로부터 클럭 정보와 데이터 정보가 결합된 입력 데이터(D)가 입력되면, 제1 버퍼링부(311)는 제1 기준전압(VREF1)을 기준으로 입력 데이터(D)가 '하이'인지 '로우'인지 구분하여 데이터 정보(DAT)를 검출하고, 제2 버퍼링부(312)는 제2 기준전압(VREF2)을 기준으로 입력 데이터(D)가 '하이'인지 '로우'인지 구분하여 클럭 정보(CLK)를 검출할 수 있다.
제2 버퍼링부(312)를 통해 검출된 클럭 정보(CLK)는 셋업 제어부(320)를 통해 일정 시간 딜레이 되어 출력(CLK_DLE)된다. 데이터 동기화부(330)는 딜레이 된 클럭 정보(CLK_DLE)에 응답하여 클럭 정보(CLK_DLE)의 라이징 에지에 데이터 정보(DAT)를 동기화시켜 출력(PIN_DAT)한다. 데이터 동기화부(330)를 통해 출력된 데이터(PIN_DAT)는 파이프 래치부(340)의 입력이 된다.
파이프 래치부(340)의 입력 데이터(PIN_DAT)를 제어하기 위한 파이프 입력 제어신호(PIN_CTRL)는 제2 버퍼링부(312)를 통해 검출된 클럭 정보(CLK)를 분주하여 주파수가 2배로 느려진 신호가 된다. 이와 같이 생성된 파이프 입력 제어신호(PIN_CTRL)에 의해 도 5에 도시된 파이프 래치부(340) 내의 제1 플립플롭(341)와 제2 플립플롭(342)를 제어할 수 있다. 파이프 입력 데이터(PIN_DAT)는 파이프 입력 제어신호(PIN_CTRL)에 의해 래치되어 제1 출력 데이터(FF1_DAT)와 제2 출력 데이터(FF2_DAT)를 출력할 수 있다. 제1 출력 데이터(FF1_DAT)는 파이프 입력 제어신호(PIN_CTRL)의 폴링 에지에 파이프 입력 데이터(PIN_DAT)가 래치되며, 제2 출력 데이터(FF2_DAT)는 파이프 입력 제어신호(PIN_CTRL)의 라이징 에지에 파이프 입력 데이터(PIN_DAT)가 래치되어 출력된다.
파이프 출력 제어신호(POUT_CTRL)는 외부 커맨드(RD)를 분주하여 생성할 수 있다. 이와 같이 생성된 파이프 출력 제어신호(POUT_CTRL)에 의해 도 5에 도시된 먹스부(343)가 제어되어 제1 출력 데이터(FF1_DAT) 또는 제2 출력 데이터(FF2_DAT)를 출력(POUT_DAT)할 수 있다. 따라서, 파이프 출력 제어신호(POUT_CTRL)가 '하이'인 경우, 제2 출력 데이터(FF2_DAT)를 출력하고, 파이프 출력 제어신호(POUT_CTRL)가 '로우'인 경우, 제1 출력 데이터(FF1_DAT)를 출력함으로써 최종 데이터(POUT_DAT)를 출력할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 이와 같은 동작을 통해 외부로부터 입력된 데이터(D)를 통해 데이터 정보(DAT), 및 클럭 정보(CLK)를 생성하여 사용하므로 외부로부터 따로 클럭 정보(CLK)를 받지 않아도 된다. 이는 곧 클럭 정보(CLK)를 전달하기 위한 별도의 채널이 필요하지 않다는 것을 의미한다.
도 7은 본 발명의 실시예에 따른 반도체 시스템의 블록 다이어그램이다.
도 7을 참조하면, 반도체 시스템은 컨트롤러(710), 및 반도체 장치(720)를 포함할 수 있다.
컨트롤러(710)는 입력 데이터 생성부(711), 및 기준전압 제공부(712)를 포함할 수 있다. 여기서 입력 데이터 생성부(711)는 클럭 정보의 전압 레벨과 데이터 정보의 전압 레벨을 합산하여 입력 데이터(D)를 생성할 수 있다.
기준전압 제공부(712)는 데이터 정보에 대응하는 제1 기준전압(VREF1)과 클럭 정보에 대응하는 제2 기준전압(VREF2)을 반도체 장치(720)로 제공한다.
반도체 장치(720)는 정보 검출부(721), 및 데이터 동기화부(722)를 포함할 수 있다. 여기서 정보 검출부(721)는 컨트롤러(710) 내의 입력 데이터 생성부(711)로부터 전달된 입력 데이터(D)를 제1 기준전압(VREF1)과 제2 기준전압(VREF2)을 통해 데이터 정보(DAT)와 클럭 정보(CLK) 각각을 검출할 수 있다.
데이터 동기화부(722)는 정보 검출부(721)에서 검출된 클럭 정보(CLK)에 응답하여 데이터 정보(DAT)를 동기화하여 출력할 수 있다.
반도체 장치(720)에 대한 동작은 앞서 설명하였기에 상세한 동작 설명은 생략하기로 한다.
결론적으로 컨트롤러(710)는 클럭 정보와 데이터 정보가 결합된 입력 데이터(D)를 반도체 장치(720)로 전달하며 반도체 장치(720)는 입력 데이터(D)를 제1 기준전압(VREF1), 및 제2 기준전압(VREF2)을 통해 내부적으로 데이터 정보(DAT)와 클럭 정보(CLK)를 생성하여 사용할 수 있다. 다시 말하면, 반도체 장치(720)는 클럭 정보(CLK)를 외부로부터 따로 입력받지 않아도 되므로 별도의 트레이닝 동작이 필요하지 않다.
한편, 도 7에서는 반도체 장치(720)가 컨트롤러(710)로부터 제1 기준전압(VREF1), 및 제2 기준전압(VREF2)을 각각의 채널을 통해 직접 입력받아 사용하였지만, 제1 기준전압(VREF1), 및 제2 기준전압(VREF2) 각각에 대응하는 코드값을 입력받아 반도체 장치(720) 내부적으로 코드값에 대응하는 기준전압을 생성하여 사용할 수도 있다.
여기서, 제1 및 제2 코드값을 사용하는 경우, 제1 및 제2 코드값을 입력 데이터(D)가 전달되는 동일한 채널을 통해 전달받을 수 있다. 이때, 컨트롤러(710)는 입력 데이터(D)와 제1 및 제2 코드값이 각각 시간차를 두고 순차적으로 전달될 수 있도록 제어해야 한다. 먼저 컨트롤러(710)가 제1 코드값과 제2 코드값을 순차적으로 반도체 장치(720)로 전달하면 반도체 장치는 전달받은 제1 코드값과 제2 코드값에 대응하는 제1 기준전압(VREF1), 및 제2 기준전압(VREF2)을 내부적으로 생성할 수 있다. 이어서, 컨트롤러(710)는 데이터 정보와 클럭 정보가 결합된 입력 데이터(D)를 반도체 장치(720)로 전달하고, 반도체 장치(720)는 이에 응답하여 제1 기준전압(VREF1)과 제2 기준전압(VREF2)을 통해 데이터 정보(DAT)와 클럭 정보(CLK)를 각각 검출할 수 있다.
본 발명의 실시예에 따른 반도체 시스템은 컨트롤러(710)에서 기준전압이 아닌 기준전압에 대응하는 코드값을 입력 데이터(D)와 동일한 채널을 통해 순차적으로 반도체 장치(720)로 제공함으로써 별도의 채널을 사용하지 않아도 된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
310 : 정보 검출부 320 : 셋업 제어부
330 : 데이터 동기화부 340 : 파이프 래치부
350 : 파이프 입력 제어부 360 : 파이프 출력 제어부

Claims (15)

  1. 클럭 정보와 데이터 정보가 결합된 신호를 입력받아 상기 클럭 정보와 상기 데이터 정보 각각을 서로 다른 기준 전압을 통해 검출하기 위한 정보 검출부; 및
    상기 정보 검출부에서 검출된 상기 클럭 정보에 응답하여 상기 데이터를 동기화시켜 출력하기 위한 데이터 동기화부
    를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 정보 검출부는,
    상기 클럭 정보와 상기 데이터 정보가 결합된 신호를 입력받아 제1 기준전압을 통해 상기 데이터 정보를 검출하기 위한 제1 버퍼링부; 및
    상기 클럭 정보와 상기 데이터 정보가 결합된 신호를 입력받아 제2 기준전압을 통해 상기 클럭 정보를 검출하기 위한 제2 버퍼링부
    를 포함하는 반도체 장치.
  3. 제2항에 있어서,
    상기 제2 버퍼링부로부터 검출된 상기 클럭 정보를 일정 시간 딜레이시켜 셋업 시간을 제어하기 위한 셋업 제어부를 더 포함하는 반도체 장치.
  4. 제1항에 있어서,
    상기 데이터 동기화부로부터 출력된 데이터를 내부 동작 속도에 맞게 조절하기 위한 파이프 래치부를 더 포함하는 반도체 장치.
  5. 제4항에 있어서,
    상기 파이프 래치부는,
    상기 데이터 동기화부로부터 출력된 데이터를 파이프 입력 제어 신호의 폴링 에지에 저장하기 위한 제1 플립플롭;
    상기 데이터 동기화부로부터 출력된 데이터를 상기 파이프 입력 제어 신호의 라이징 에지에 저장하기 위한 제2 플립플롭; 및
    파이프 출력 제어 신호에 응답하여 상기 제1 플립플롭로부터 입력받은 데이터 또는 상기 제2 플립플롭로부터 입력받은 데이터를 출력하는 먹스부
    를 포함하는 반도체 장치.
  6. 제5항에 있어서,
    상기 클럭 정보에 응답하여 상기 클럭 정보를 분주하여 상기 파이프 입력 제어 신호를 생성하기 위한 파이프 입력 제어부; 및
    외부 커맨드에 응답하여 상기 외부 커맨드를 분주하여 상기 파이프 출력 제어 신호를 생성하기 위한 파이프 출력 제어부
    를 더 포함하는 반도체 장치.
  7. 클럭 정보의 전압 레벨과 데이터 정보의 전압 레벨을 합산하여 입력 데이터를 생성하기 위한 입력 데이터 생성부를 포함하는 컨트롤러; 및
    상기 입력 데이터를 상기 데이터 정보에 대응하는 제1 기준전압과 상기 클럭 정보에 대응하는 제2 기준전압으로 상기 데이터 정보 및 클럭 정보 각각을 검출하고, 상기 클럭 정보에 응답하여 상기 데이터 정보를 동기화시켜 출력하는 반도체 장치
    를 포함하는 반도체 시스템.
  8. 제7항에 있어서,
    상기 제1 기준전압 및 제2 기준전압은 각각 서로 다른 전압 레벨을 갖는 반도체 시스템.
  9. 제7항에 있어서,
    상기 컨트롤러는 상기 서로 다른 기준전압을 상기 반도체 장치로 제공하기 위한 기준전압 제공부를 더 포함하는 반도체 시스템.
  10. 제7항에 있어서,
    상기 반도체 장치는,
    상기 클럭 정보와 상기 데이터 정보가 결합된 신호를 입력받아 상기 클럭 정보와 상기 데이터 정보 각각을 상기 제1 기준전압 및 상기 제2 기준전압을 통해 검출하기 위한 정보 검출부; 및
    상기 정보 검출부에서 검출된 상기 클럭 정보에 응답하여 상기 데이터 정보를 동기화시켜 출력하기 위한 데이터 동기화부
    를 포함하는 반도체 시스템.
  11. 제10항에 있어서,
    상기 정보 검출부는,
    상기 클럭 정보와 상기 데이터 정보가 결합된 신호를 입력받아 상기 제1 기준전압을 통해 상기 데이터 정보를 검출하기 위한 제1 버퍼링부; 및
    상기 클럭 정보와 상기 데이터 정보가 결합된 신호를 입력받아 상기 제2 기준전압을 통해 상기 클럭 정보를 검출하기 위한 제2 버퍼링부
    를 포함하는 반도체 시스템.
  12. 제11항에 있어서,
    상기 반도체 장치는,
    상기 제2 버퍼링부로부터 검출된 상기 클럭 정보를 일정 시간 딜레이시켜 셋업 시간을 제어하기 위한 셋업 제어부를 더 포함하는 반도체 시스템.
  13. 제10항에 있어서,
    상기 반도체 장치는,
    상기 데이터 동기화부로부터 출력된 데이터를 내부 동작 속도에 맞게 조절하기 위한 파이프 래치부를 더 포함하는 반도체 시스템.
  14. 제13항에 있어서,
    상기 파이프 래치부는,
    상기 데이터 동기화부로부터 출력된 데이터를 파이프 입력 제어 신호의 폴링 에지에 저장하기 위한 제1 플립플롭;
    상기 데이터 동기화부로부터 출력된 데이터를 상기 파이프 입력 제어 신호의 라이징 에지에 저장하기 위한 제2 플립플롭; 및
    파이프 출력 제어 신호에 응답하여 상기 제1 플립플롭로부터 입력받은 데이터 또는 상기 제2 플립플롭로부터 입력받은 데이터를 출력하는 먹스부
    를 포함하는 반도체 시스템.
  15. 제14항에 있어서,
    상기 반도체 장치는,
    상기 클럭 정보에 응답하여 상기 클럭 정보를 분주하여 상기 파이프 입력 제어 신호를 생성하기 위한 파이프 입력 제어부; 및
    외부 커맨드에 응답하여 상기 외부 커맨드를 분주하여 상기 파이프 출력 제어 신호를 생성하기 위한 파이프 출력 제어부
    를 더 포함하는 반도체 시스템.
KR20130119177A 2013-10-07 2013-10-07 반도체 장치 및 이를 포함하는 반도체 시스템 KR20150040540A (ko)

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