KR20060135233A

KR20060135233A - 디엘엘 장치

Info

Publication number: KR20060135233A
Application number: KR1020050054998A
Authority: KR
Inventors: 구영준; 윤석철
Original assignee: 주식회사 하이닉스반도체
Priority date: 2005-06-24
Filing date: 2005-06-24
Publication date: 2006-12-29
Also published as: KR100800138B1

Abstract

본 발명의 일 실시예인 디엘엘 장치는 외부클락신호를 수신하는 버퍼와, 버퍼의 출력신호를 수신하는 지연부와, 상기 지연부의 지연시간을 제어하는 지연 제어부를 구비하며, 상기 지연 제어부는 상기 외부클락신호의 주파수에 따라서 복수개의 제어신호를 출력하며, 상기 복수개의 제어신호중의 하나에 의하여 상기 지연부의 지연시간을 조절한다.

Description

디엘엘 장치{DLL device}

도 1은 종래의 디엘엘 장치이다.

도 2는 본 발명의 일 실시예인 디엘엘 장치이다.

도 3은 도 2에 개시된 본 발명 디엘엘 장치의 지연 제어부의 일예이다.

도 4는 도 2에 개시된 본 발명 디엘엘 장치의 지연부의 일예이다.

도 5는 도 2에 개시된 본 발명 디엘엘 장치의 지연부의 다른 일예이다.

본 발명은 반도체 집적 회로에 관한 것으로, 특히 반도체 장치에 사용되는 디엘엘(DLL) 장치에 관한 것이다.

주지된 바와같이, DLL 장치는 반도체 장치의 외부에서 입력되는 클락을 바탕으로 반도체 장치의 내부에서 외부로 출력되는 신호(예컨대, 데이타 등)의 출력 타이밍을 제어하는 회로이다. 여기서, 반도체 장치는 메모리 장치 등과 같이 외부 컨트롤러와 연관되어 동작하는 모든 반도체 장치를 의미한다. 여기서는 설명의 편의상 동기식 메모리 장치에 사용되는 DLL 장치를 예를 들어 설명하기로 한다.

도 1은 일반적인 DLL 장치의 일예이다. 참고로, DQ는 리드된 데이타를 나타 낸다.

도 1에서, t1은 클락신호(CLK, /CLK)를 수신하는 버퍼의 지연시간을 나타내고, td는 지연부의 지연시간을 나타내며, t2는 DLL 드라이버부터 데이타 출력 버퍼까지의 지연시간을 나타낸다. 레프리카 지연부의 지연시간은 t1+t2이다.

도 1에서, 지연부는 외부클락신호의 위상을 지연시키는 회로이다. 이때, 위상 지연 정도는 위상 비교기에 의하여 결정되며, 지연 제어부의 제어를 받아 위상 지연을 결정하는 지연 경로를 형성하게 된다. 주지된 바와같이, 지연부는 직렬 연결된 다수개의 단위 지연셀로 구성되어 있으며, 지연 제어부에 의하여 지연 시간의 조절이 가능하다.

도시된 바와같이, 지연부는 라이징 클락신호(CLK)를 수신하는 것과 폴링 클락신호(/CLK)를 수신하는 것으로 구분된다. 이렇게 하는 이유는 라이징 에지와 폴링 에지를 동일하게 처리하여 듀티비 왜곡을 최대한 억제하기 위해서이다.

나머지 구성과 동작에 대하여, 도 1에 도시된 DLL 장치는 당업자에게 널리 알려진 일반적인 DLL 장치이므로 구체적인 기능과 동작은 생략하기로 한다.

그런데, 이러한 종래의 DLL 장치의 경우, 지연부를 구성하는 다수의 지연셀로 인하여 레이아웃 측면에서 매우 불리하다는 문제점을 안고 있었다.

본 발명은 전술한 문제점을 해결하기 위하여 제안된 것으로, 지연부의 면적을 감소시키고, 외부클락신호의 주파수에 따라서 지연부의 지연시간을 결정할 수 있는 DLL 장치를 제공하고자 한다.

본 실시예에서, 지연부는 상기 복수개의 제어신호에 일대일 대응하는 복수개의 지연 소자로 구성된다.

(실시예)

이하, 도면을 참조하여 본 발명에 대하여 설명한다.

도 2는 본 발명에 따른 DLL 장치의 일 실시예를 나타낸다.

도시된 바와같이, DLL 장치는 외부클락신호(/CLK, CLK)를 각각 수신하는 버퍼(20, 21)와, 버퍼(20, 21)의 출력신호(fclkt2, rclkt2)를 각각 수신하는 지연부(22, 23)와, 지연부의 지연시간을 제어하는 신호를 출력하는 지연 제어부(24)와, 지연부(22, 23)의 각 출력신호를 수신하는 DLL 드라이버(25, 26)를 구비한다.

DLL 드라이버(25, 26)의 각 출력신호(fclk_dll, rclk_dll)는 각각 데이타 출력 버퍼(27, 28)에 인가되며, 이에 응답하여 각 데이타 출력 버퍼(27, 28)는 데이타를 출력한다.

도 2에서, t1은 클락신호(CLK, /CLK)를 수신하는 버퍼의 지연시간을 나타내고, td는 지연부의 지연시간을 나타내며, t2는 DLL 드라이버부터 데이타 출력 버퍼 까지의 지연시간을 나타낸다.

도 2의 DLL 장치는 종래와 달리 피드백 루프를 없애고 지연부와 지연 제어부를 도 3내지 도 5에 제시된 바와같이 새로이 제안하고 있다.

이하, 도 3내지 5를 참조하여 이들 구성요소에 대하여 설명한다.

도 3은 도 2의 지연 제어부의 일예이다.

지연 제어부는 도시된 바와같이 MRS 코드 정보(MRS<0:2>)를 이용하여 복수개의 제어신호(tCK<0:7>)을 출력한다.

여기서, MRS 코드 정보(MRS<0:2>)는 외부클락신호(CLK)의 주파수 정보를 담고 있다.

따라서, 외부클락신호의 주파수에 따라서 MRS 코드 정보(MRS<0:2>)가 달라지고 그에따라 인에이블되는 제어신호(tCK<0:7>)가 달라진다.

도 4는 도 2에 도시된 지연부의 일예이다. 참고로, 도 4의 "in"은 도 2의 버퍼의 출력신호(fclkt2, rclkt2)를 나타낸다.

도시된 바와같이, 도 3의 지연 제어부의 출력신호(tCK<0:7>)에 따라서 지연소자에 인가되는 신호(in)의 지연시간을 개별적으로 조절할 수 있음을 알 수 있다.

즉, 제어신호(tCK<0>)가 인에이블되는 경우, 입력신호(in)는 지연없이 출력되며, 제어신호(tCK<1>)가 인에이블되는 경우, 입력신호(in)는 지연소자(tCK1_delay)를 지나서 출력되며, 제어신호(tCK<2>)가 인에이블되는 경우, 입력신호(in)는 지연소자(tCK2_delay)를 지나서 출력되며, 제어신호(tCK<3>)가 인에이블되는 경우, 입력신호(in)는 지연소자(tCK3_delay)를 지나서 출력되며, 제어신호 (tCK<4>)가 인에이블되는 경우, 입력신호(in)는 지연소자(tCK4_delay)를 지나서 출력되며, 제어신호(tCK<5>)가 인에이블되는 경우, 입력신호(in)는 지연소자(tCK5_delay)를 지나서 출력되며, 제어신호(tCK<6>)가 인에이블되는 경우, 입력신호(in)는 지연소자(tCK6_delay)를 지나서 출력되며, 제어신호(tCK<7>)가 인에이블되는 경우, 입력신호(in)는 지연소자(tCK7_delay)를 지나서 출력된다. 여기서, 각 지연소자의 지연시간은 지연소자(tCK1_delay) < 지연소자(tCK2_delay) < 지연소자(tCK3_delay) < 지연소자(tCK4_delay) <지연소자(tCK5_delay) < 지연소자(tCK6_delay) < 지연소자(tCK7_delay)이다.

도 5는 도 2에 도시된 지연부의 다른 일예이다. 참고로, 도 5의 "in"은 도 2의 버퍼의 출력신호(fclkt2, rclkt2)를 나타낸다.

도시된 바와같이, 도 3의 지연 제어부의 출력신호(tCK<0:7>)에 따라서 지연부에 인가되는 신호(in)의 지연시간을 개별적으로 조절할 수 있음을 알 수 있다. 또한, 그 기본적인 동작은 도 4와 큰 차이가 없으므로 구체적인 동작 설명은 생략하기로 한다.

이하, 도 2내지 도 5를 참조하여 본 발명의 일 실시예인 DLL 장치의 동작을 설명한다.

도 2의 DLL 장치는 MRS 를 통하여 외부클락신호(CLK)의 주기(tCK)에 관한 정보를 수신하여 tCK-(t1+t2)만큼 지연시켜 주는 지연부를 사용하여 외부클락신호(CLK)와 데이타(DQ)의 위상을 동기시킨다.

예를들어, 외부클락신호(CLK)의 주기(tCK)가 5ns이고, t1+t2가 3ns인 경우, 2ns의 지연을 갖는 지연부를 선택하기 위하여 MRS를 통해 외부클락신호(CLK)의 주기(tCK)를 제공하면 지연 제어부는 제어신호를 이용하여 2ns의 지연시간을 갖는 지연부를 도 4내지 도 5에서 선택한다.

또 다른 예로, 외부클락신호(CLK)의 주기(tCK)가 7ns이고, t1+t2가 3ns인 경우, 4ns의 지연을 갖는 지연부를 선택하기 위하여 MRS를 통해 외부클락신호(CLK)의 주기(tCK)를 제공하면 지연 제어부는 제어신호를 이용하여 4ns의 지연시간을 갖는 지연부를 도 4내지 도 5에서 선택한다.

따라서, 본 발명의 지연부와 지연 제어부를 이용하는 경우 효율적으로 외부클락신호에 동기되어 데이타를 출력시키는 DLL 장치를 제공할 수 있다.

참고로, 주지된 바와같이, 지연부(22, 23)에서의 지연 정도는 tCK-(t1+t2)로 에 의하여 결정되며, tCK보다 t1+t2가 큰 경우에는 n*tCK-(t1+t2)의 크기로 결정된다. 그리고, t1+td+t2의 값이 tCK 의 정수배가 되면 외부클락에 동기되어 데이타가 출력된다.

지금까지 설명한 도 4와 5에 도시된 회로의 구성은 도 1에서 설명되는 단위 지연셀로 구성된 지연부와는 면적 면에서 큰 차이가 있으며, 이로 인하여 본 발명은 레이아웃 측면에서 매우 효율적이다.

본 발명은 외부클락신호의 주파수에 따라서 지연부의 지연시간을 직접 선택할 수 있도록 함으로써 록킹 시간이 감소시킬 수 있다.

또한, 단위 지연셀로 이루어지는 종래의 지연부 대신에 MRS 정보를 기초로 발생된 제어신호에 의하여 제어되는 단순 지연부를 제공함으로써 DLL 장치의 사이즈를 감소시킬 수 있다.

Claims

디엘엘 장치에 있어서,

외부클락신호를 수신하는 버퍼와,

버퍼의 출력신호를 수신하는 지연부와,

상기 지연부의 지연시간을 제어하는 지연 제어부를 구비하며,

상기 지연 제어부는 상기 외부클락신호의 주파수에 따라서 복수개의 제어신호를 출력하며,

상기 복수개의 제어신호중의 하나에 의하여 상기 지연부의 지연시간을 조절하는 것을 특징으로 하는 디엘엘 장치.
제 1 항에 있어서,

상기 지연부는 상기 복수개의 제어신호에 일대일 대응하는 복수개의 지연 소자로 구성되는 것을 특징으로 하는 디엘엘 장치.