KR20180013451A - 반도체 장치 - Google Patents

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Abstract

외부 클럭, 외부 커맨드 및 외부 어드레스를 버퍼링하여 내부 클럭, 내부 커맨드 및 내부 어드레스로서 출력하는 버퍼 그룹; 상기 내부 커맨드를 디코딩하여 제 1 디코딩 커맨드 및 제 2 디코딩 커맨드를 생성하는 디코더; 제어 신호에 응답하여 상기 내부 클럭의 설정된 주기만큼 상기 제 2 디코딩 커맨드를 지연시켜 지연 디코딩 커맨드로서 출력하는 출력 타이밍 제어 회로; 상기 제 2 디코딩 커맨드 및 상기 지연 디코딩 커맨드에 응답하여 상기 내부 어드레스를 제 1 래치 어드레스로서 출력하는 입출력 제어 래치 회로; 및 상기 제 1 디코딩 커맨드에 응답하여 상기 내부 어드레스를 제 2 래치 어드레스로서 출력하는 입력 제어 래치 회로를 포함한다.

Description

반도체 장치 {Semiconductor Apparatus}
본 발명은 반도체 집적 회로에 관한 것으로, 보다 구체적으로는 반도체 장치에 관한 것이다.
반도체 장치는 클럭에 동기되어 동작하도록 구성된다. 예를 들어, 반도체 장치는 반도체 장치를 제어하기 위한 제어 신호들을 클럭에 동기시켜 입력 받고, 클럭에 동기된 제어 신호들에 의해 동작하며, 클럭에 동기된 신호를 출력하도록 구성된다.
반도체 장치를 제어하기 위한 신호들로는 커맨드 및 어드레스등의 제어 신호들이 있고, 이러한 커맨드 및 어드레스들이 클럭에 동기되어 동작하도록 반도체 장치는 구성된다.
본 발명은 전류 소모가 적은 반도체 장치를 제공하기 위한 것이다.
본 발명의 실시예에 따른 반도체 장치는 외부 클럭, 외부 커맨드 및 외부 어드레스를 버퍼링하여 내부 클럭, 내부 커맨드 및 내부 어드레스로서 출력하는 버퍼 그룹; 상기 내부 커맨드를 디코딩하여 제 1 디코딩 커맨드 및 제 2 디코딩 커맨드를 생성하는 디코더; 제어 신호에 응답하여 상기 내부 클럭의 설정된 주기만큼 상기 제 2 디코딩 커맨드를 지연시켜 지연 디코딩 커맨드로서 출력하는 출력 타이밍 제어 회로; 상기 제 2 디코딩 커맨드 및 상기 지연 디코딩 커맨드에 응답하여 상기 내부 어드레스를 제 1 래치 어드레스로서 출력하는 입출력 제어 래치 회로; 및 상기 제 1 디코딩 커맨드에 응답하여 상기 내부 어드레스를 제 2 래치 어드레스로서 출력하는 입력 제어 래치 회로를 포함한다.
본 발명의 실시예에 따른 반도체 장치는 버퍼 그룹, 디코더, 출력 타이밍 제어 회로, 및 제 1 래치 그룹을 포함하는 제 1 반도체 칩; 및 상기 제 1 반도체 칩으로부터 입력되는 신호에 응답하여 동작하는 제 2 래치 그룹을 포함하는 제 2 반도체 칩을 포함한다.
본 발명의 실시예에 따른 반도체 장치는 제 1 반도체 칩과 제 2 반도체 칩은 복수개의 관통 전극을 통해 전기적으로 연결되며, 내부 커맨드를 디코딩하여 제 1 디코딩 커맨드 및 제 2 디코딩 커맨드를 생성하는 디코더, 상기 제 2 디코딩 커맨드를 내부 클럭의 설정된 주기만큼 지연시켜 지연 디코딩 커맨드로서 출력하는 출력 타이밍 제어 회로, 상기 제 2 디코딩 커맨드 및 상기 지연 디코딩 커맨드에 응답하여 내부 어드레스를 제 1 래치 어드레스로서 출력하는 제 1 입출력 제어 래치 회로, 및 상기 제 1 디코딩 커맨드에 응답하여 상기 내부 어드레스를 제 2 래치 어드레스로서 출력하는 제 1 입력 제어 래치 회로를 포함하는 상기 제 1 반도체 칩, 및 상기 복수개의 관통 전극을 통해 상기 제 1 디코딩 커맨드, 상기 제 2 디코딩 커맨드, 상기 지연 디코딩 커맨드 및 상기 내부 어드레스를 제 1 디코딩 전달 커맨드, 제 2 디코딩 전달 커맨드, 지연 디코딩 전달 커맨드, 및 내부 전달 어드레스로서 입력 받고, 상기 제 2 디코딩 전달 커맨드 및 상기 지연 디코딩 전달 커맨드에 응답하여 상기 내부 전달 어드레스를 제 3 래치 어드레스로서 출력하는 제 2 입출력 제어 래치 회로, 및 상기 제 1 디코딩 전달 커맨드에 응답하여 상기 내부 전달 어드레스를 제 4 래치 어드레스로서 출력하는 제 2 입력 제어 래치 회로를 포함하는 상기 제 2 반도체 칩을 포함한다.
본 발명에 따른 반도체 장치는 전류 소모가 적은 장점이 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성도,
도 2는 도 1의 출력 타이밍 제어 회로의 구성도,
도 3은 도 1의 제 1 입출력 제어 래치 회로의 구성도,
도 4는 도 1의 제 1 입력 제어 래치 회로의 구성도이다.
본 발명의 실시예에 따른 반도체 장치는 도 1에 도시된 바와 같이, 제 1 반도체 칩(100) 및 제 2 반도체 칩(200)을 포함할 수 있다.
상기 제 1 반도체 칩(100)은 버퍼 그룹(110), 디코더(120), 출력 타이밍 제어 회로(130), 및 제 1 래치 그룹(140)을 포함할 수 있다.
상기 버퍼 그룹(110)은 외부에서 입력되는 외부 클럭(CLK_ext), 외부 커맨드(CMD_ext) 및 외부 어드레스(ADD_ext)를 각각 버퍼링하여 내부 클럭(CLK_int), 내부 커맨드(CMD_ext) 및 내부 어드레스(ADD_int)를 생성하는 복수개의 버퍼를 포함할 수 있다.
상기 버퍼 그룹(110)은 제 1 내지 제 3 버퍼(111, 112, 113)를 포함할 수 있다.
상기 제 1 버퍼(111)는 상기 외부 클럭(CLK_ext)을 버퍼링하여 상기 내부 클럭(CLK_int)을 생성할 수 있다.
상기 제 2 버퍼(112)는 상기 외부 커맨드(CMD_ext)를 버퍼링하여 상기 내부 커맨드(CMD_int)를 생성할 수 있다. 상기 외부 커맨드(CMD_ext) 및 상기 내부 커맨드(CMD_int) 각각은 칩 선택 신호, 로우 어드레스 스트로브 신호, 컬럼 어드레스 스트로브 신호, 라이트 인에이블 신호 및 클럭 인에이블 신호를 포함할 수 있다.
상기 제 3 버퍼(113)는 상기 외부 어드레스(ADD_ext)를 버퍼링하여 상기 내부 어드레스(ADD_int)를 생성할 수 있다. 상기 외부 어드레스(ADD_ext) 및 상기 내부 어드레스(ADD_int)는 적어도 하나 이상의 어드레스를 포함할 수 있다.
상기 제 1 내지 제 3 버퍼(111, 112, 113)는 반도체 장치 외부에서 사용되는 전압 레벨에 따른 신호들을 반도체 장치 내부에서 사용되는 전압 레벨에 따른 신호들로 가변시킬 수 있다.
상기 디코더(120)는 상기 내부 커맨드(CMD_int) 및 상기 내부 클럭(CLK_int)에 응답하여 제 1 디코딩 커맨드(CMD_decA) 및 제 2 디코딩 커맨드(CMD_decB)를 생성할 수 있다. 예를 들어, 상기 디코더(120)는 상기 내부 클럭(CLK_int)에 동기되어 상기 내부 커맨드(CMD_int)를 디코딩하고, 디코딩 결과로 상기 제 1 및 제 2 디코딩 커맨드(CMD_decA, CMD_decB)를 생성할 수 있다. 이때, 상기 제 1 디코딩 커맨드(CMD_decA, CMD_decB)는 출력 타이밍의 제어가 필요 없는 커맨드를 대표하는 것이고, 상기 제 2 디코딩 커맨드(CMD_decB)는 출력 타이밍의 제어가 필요한 커맨드를 대표하는 것일 수 있다. 이때, 상기 출력 타이밍의 제어는 리드 또는 라이트 동작에서 필요로 하는 레이턴시 제어일 수 있다.
상기 출력 타이밍 제어 회로(130)는 상기 제 2 디코딩 커맨드(CMD_decB), 내부 클럭(CLK_int) 및 제어 신호(CTRL_s)에 응답하여 지연 디코딩 커맨드(CMD_decBd)를 생성할 수 있다. 예를 들어, 상기 출력 타이밍 제어 회로(130)는 상기 제어 신호(CTRL_s)에 응답하여 상기 내부 클럭(CLK_int)의 설정된 주기를 결정하고, 결정된 상기 내부 클럭(CLK_int)의 설정된 주기동안 상기 제 2 디코딩 커맨드(CMD_decB)를 지연시켜 상기 지연 디코딩 커맨드(CMD_decBd)로서 출력할 수 있다. 이때, 상기 제어 신호(CTRL_s)는 모드 레지스터 셋(mode register set) 및 퓨즈 회로(fuse circuit)등의 반도체 장치의 동작 설정 회로의 출력 신호일 수 있다.
상기 제 1 래치 그룹(140)은 제 1 입출력 제어 래치 회로(141) 및 제 1 입력 제어 래치 회로(142)를 포함할 수 있다.
상기 제 1 입출력 제어 래치 회로(141)는 상기 제 2 디코딩 커맨드(CMD_decB), 및 상기 지연 디코딩 커맨드(CMD_decBd)에 응답하여 상기 내부 어드레스(ADD_int)를 입력 받아 래치하고, 래치된 상기 내부 어드레스(ADD_int)를 제 1 래치 어드레스(ADD_LA)로서 출력할 수 있다. 예를 들어, 상기 제 1 입출력 제어 래치 회로(141)는 상기 제 2 디코딩 커맨드(CMD_decB)가 입력되면 상기 내부 어드레스(ADD_int)를 입력 받아 래치하고, 상기 지연 디코딩 커맨드(CMD_decBd)가 입력되면 래치된 상기 내부 어드레스(ADD_int)를 상기 제 1 래치 어드레스(ADD_LA)로서 출력할 수 있다.
상기 제 1 입력 제어 래치 회로(142)는 상기 제 1 디코딩 커맨드(CMD_decA)에 응답하여 상기 내부 어드레스(ADD_int)를 입력 받아 래치하여 제 2 래치 어드레스(ADD_LB)로서 출력할 수 있다. 예를 들어, 상기 제 1 입력 제어 래치 회로(142)는 상기 제 1 디코딩 커맨드(CMD_decA)가 입력되면 상기 내부 어드레스(ADD_int)를 입력 받아 래치하여 상기 제 2 래치 어드레스(ADD_LB)로서 출력할 수 있다.
상기 제 2 반도체 칩(200)은 상기 제 1 반도체 칩(100)에 적층될 수 있고, 상기 제 1 및 제 2 반도체 칩(100, 200)은 복수개의 관통 전극(TSV1, TSV2, TSV3, TSV4)을 통해 전기적으로 연결될 수 있다. 이때, 복수개의 관통 전극은 제 1 내지 제 4 관통 전극(TSV1, TSV2, TSV3, TSV4)을 포함할 수 있다.
상기 제 1 관통 전극(TSV1)은 상기 제 1 반도체 칩(100)의 제 3 버퍼(113)의 출력 신호 즉, 상기 내부 어드레스(ADD_int)를 내부 전달 어드레스(ADD_intT)로서 상기 제 2 반도체 칩(200)에 전달할 수 있다.
상기 제 2 관통 전극(TSV2)은 상기 제 1 반도체 칩(100)의 디코더(120)의 출력 신호 즉, 상기 제 1 디코딩 커맨드(CMD_decA)를 제 1 디코딩 전달 커맨드(CMD_decAT)로서 상기 제 2 반도체 칩(200)에 전달할 수 있다.
상기 제 3 관통 전극(TSV3)은 상기 제 1 반도체 칩(100)의 디코더(120)의 출력 신호 즉, 상기 제 2 디코딩 커맨드(CMD_decB)를 제 2 디코딩 전달 커맨드(CMD_decBT)로서 상기 제 2 반도체 칩(200)에 전달할 수 있다.
상기 제 4 관통 전극(TSV4)는 상기 제 1 반도체 칩(100)의 출력 타이밍 제어 회로(130)의 출력 신호 즉, 상기 지연 디코딩 커맨드(CMD_decBd)를 지연 디코딩 전달 커맨드(CMD_decBdT)로서 상기 제 2 반도체 칩(200)에 전달할 수 있다.
상기 제 2 반도체 칩(200)은 상기 제 1 내지 제 4 관통 전극(TSV1, TSV2, TSV3, TSV4)을 통해 상기 제 1 반도체 칩(100)으로부터 전달되는 상기 내부 어드레스(ADD_int), 상기 제 1 및 제 2 디코딩 커맨드(CMD_decA, CMD_decB) 및 상기 지연 디코딩 커맨드(CMD_decBd)를 상기 내부 전달 어드레스(ADD_intT), 상기 제 1 및 제 2 디코딩 전달 커맨드(CMD_decAT, CMD_decBT), 및 상기 지연 디코딩 전달 커맨드(CMD_decBdT)로서 입력 받아 동작할 수 있다.
상기 제 2 반도체 칩(200)은 제 2 래치 그룹(210)을 포함할 수 있다.
상기 제 2 래치 그룹(210)은 제 2 입출력 제어 래치 회로(211), 및 제 2 입력 제어 래치 회로(212)를 포함할 수 있다.
상기 제 2 입출력 제어 래치 회로(211)는 상기 제 1 관통 전극(TSV1) 및 제 3 및 제 4 관통 전극(TSV3, TSV4)을 통해 입력되는 상기 내부 전달 어드레스(ADD_intT), 상기 제 2 디코딩 전달 커맨드(CMD_decBT) 및 상기 지연 디코딩 전달 커맨드(CMD_decBdT)에 응답하여 동작할 수 있다. 예를 들어, 상기 제 2 입출력 제어 래치 회로(211)는 상기 제 2 디코딩 전달 커맨드(CMD_decBT)가 입력되면 상기 내부 전달 어드레스(ADD_intT)를 입력 받아 래치하고, 상기 지연 디코딩 전달 커맨드(CMD_decBdT)가 입력되면 래치된 상기 내부 전달 어드레스(ADD_intT)를 제 3 래치 어드레스(ADD_LAA)로서 출력할 수 있다.
상기 제 2 입력 제어 래치 회로(212)는 상기 제 1 및 제 2 관통 전극(TSV1, TSV2)을 통해 입력되는 상기 내부 전달 어드레스(ADD_intT) 및 상기 제 1 디코딩 전달 커맨드(CMD_decAT)에 응답하여 동작할 수 있다. 예를 들어, 상기 제 2 입력 제어 래치 회로(212)는 상기 제 1 디코딩 전달 커맨드(CMD_decAT)가 입력되면 상기 내부 전달 어드레스(ADD_intT)를 입력 받아 래치하고 제 4 래치 어드레스(ADD_LBB)로서 출력할 수 있다.
상기 출력 타이밍 제어 회로(130)는 상기 제어 신호(CTRL_s)에 응답하여 상기 내부 클럭(CLK_int)의 설정된 주기를 결정하고, 결정된 상기 내부 클럭(CLK_int)의 설정 주기동안 상기 제 2 디코딩 커맨드(CMD_decB)를 지연시켜 상기 지연 디코딩 커맨드(CMD_decBd)로서 출력할 수 있다.
상기 출력 타이밍 제어 회로(130)는 도 2에 도시된 바와 같이, 제 1 내지 제 4 래치(131, 132, 133, 134) 및 출력 선택 회로(135)를 포함할 수 있다. 상기 제 1 래치(131)는 상기 제 2 디코딩 커맨드(CMD_decB) 및 상기 내부 클럭(CLK_int)을 입력 받는다. 상기 제 2 래치(132)는 상기 제 1 래치(131)의 출력 신호 및 상기 내부 클럭(CLK_int)을 입력 받는다. 상기 제 3 래치(133)는 상기 제 2 래치(132)의 출력 신호 및 상기 내부 클럭(CLK_int)을 입력 받는다. 상기 제 4 래치(134)는 상기 제 3 래치(133)의 출력 신호 및 상기 내부 클럭(CLK_int)을 입력 받는다. 상기 제 1 내지 제 4 래치(131, 132, 133, 134) 각각은 상기 내부 클럭(CLK_int)이 설정된 레벨로 천이할 때마다 입력 신호를 입력 받아 래치하고, 래치된 신호를 출력 신호로서 출력할 수 있다. 상기 제 1 내지 제 4 래치(131, 132, 133, 134) 각각은 플립플롭으로 구성될 수 있다.
상기 출력 선택 회로(135)는 상기 제어 신호(CTRL_s)에 응답하여 상기 제 1 내지 제 4 래치(131, 132, 133, 134)의 출력 신호 중 하나를 상기 지연 디코딩 커맨드(CMD_decBd)로서 출력할 수 있다. 상기 제어 신호(CTRL_s)는 적어도 하나이상의 제어 신호를 포함할 수 있다.
이와 같이 구성된 출력 타이밍 제어 회로(130)는 다음과 같이 동작할 수 있다.
상기 출력 선택 회로(135)가 상기 제어 신호(CTRL_s)에 응답하여 상기 제 1 래치(131)의 출력 신호를 상기 지연 디코딩 커맨드(CMD_decBd)로서 출력할 경우, 상기 제 2 디코딩 커맨드(CMD_decB)는 상기 내부 클럭(CLK_int)의 1주기 동안 지연되고 상기 지연 디코딩 커맨드(CMD_decBd)로서 출력될 수 있다.
상기 출력 선택 회로(135)가 상기 제어 신호(CTRL_s)에 응답하여 상기 제 2 래치(132)의 출력 신호를 상기 지연 디코딩 커맨드(CMD_decBd)로서 출력할 경우, 상기 제 2 디코딩 커맨드(CMD_decB)는 상기 내부 클럭(CLK_int)의 2주기 동안 지연되고 상기 지연 디코딩 커맨드(CMD_decBd)로서 출력될 수 있다.
상기 출력 선택 회로(135)가 상기 제어 신호(CTRL_s)에 응답하여 상기 제 3래치(133)의 출력 신호를 상기 지연 디코딩 커맨드(CMD_decBd)로서 출력할 경우, 상기 제 2 디코딩 커맨드(CMD_decB)는 상기 내부 클럭(CLK_int)의 3주기 동안 지연되고 상기 지연 디코딩 커맨드(CMD_decBd)로서 출력될 수 있다.
상기 출력 선택 회로(135)가 상기 제어 신호(CTRL_s)에 응답하여 상기 제 4 래치(134)의 출력 신호를 상기 지연 디코딩 커맨드(CMD_decBd)로서 출력할 경우, 상기 제 2 디코딩 커맨드(CMD_decB)는 상기 내부 클럭(CLK_int)의 4주기 동안 지연되고 상기 지연 디코딩 커맨드(CMD_decBd)로서 출력될 수 있다.
상기 제 1 입출력 제어 래치 회로(141)는 도 3에 도시된 바와 같이, 제 5 및 제 6 래치(141-1. 141-2)를 포함할 수 있다.
상기 제 5 래치(141-1)는 상기 내부 어드레스(ADD_int) 및 상기 제 2 디코딩 커맨드(CMD_decB)를 입력 받는다. 상기 제 6 래치(141-2)는 상기 제 5 래치(141-1)의 출력 신호 및 상기 지연 디코딩 커맨드(CMD_decBd)를 입력 받아 상기 제 1 래치 어드레스(ADD_LA)를 출력한다.
이와 같이 구성된 상기 제 5 래치(141-1)는 상기 제 2 디코딩 커맨드(CMD_decB)가 입력되면 상기 내부 어드레스(ADD_int)를 입력 받아 래치하고 출력한다. 상기 제 6 래치(141-2)는 상기 지연 디코딩 커맨드(CMD_decBd)가 입력되면 래치된 상기 제 5 래치(141-1)의 출력 신호를 상기 제 1 래치 어드레스(ADD_LA)로서 출력할 수 있다.
그러므로, 상기 제 1 입출력 제어 래치 회로(141)는 상기 제 2 디코딩 커맨드(CMD_decB)가 입력되면 상기 내부 어드레스(ADD_int)를 입력 받아 래치하고, 상기 지연 디코딩 커맨드(CMD_decBd)가 입력되면 래치된 신호를 상기 제 1 래치 어드레스(ADD_LA)로서 출력할 수 있다.
상기 제 2 입출력 제어 래치 회로(211)는 입출력 신호의 이름만 다를 뿐 상기 제 1 입출력 제어 래치 회로(141)와 동일하게 구성될 수 있다.
따라서, 상기 제 2 입출력 제어 래치 회로(211)는 상기 제 2 디코딩 전달 커맨드(CMD_decBT)가 입력되면 상기 내부 전달 어드레스(ADD_intT)를 입력 받아 래치하고, 상기 지연 디코딩 전달 커맨드(CMD_decBdT)가 입력되면 래치된 상기 내부 전달 어드레스(ADD_intT)를 상기 제 3 래치 어드레스(ADD_LAA)로서 출력할 수 있다.
상기 제1 입력 제어 래치 회로(142)는 도 4에 도시된 바와 같이, 제 7 래치(142-1)를 포함할 수 있다.
상기 제 7 래치(142-1)는 상기 내부 어드레스(ADD_int) 및 상기 제 1 디코딩 커맨드(CMD_decA)를 입력 받아 래치하고, 래치된 신호를 상기 제 2 래치 어드레스(ADD_LB)로서 출력한다. 더욱 상세히 설명하면, 상기 제 7 래치(142-1)는 상기 제 1 디코딩 커맨드(CMD_decA)가 입력되면 상기 내부 어드레스(ADD_int)를 입력 받아 래치하고 래치된 신호를 상기 제 2 래치 어드레스(ADD_LB)로서 출력한다.
그러므로, 상기 제 1 입력 제어 래치 회로(142)는 상기 제 1 디코딩 커맨드(CMD_decA)가 입력되면 상기 내부 어드레스(ADD_int)를 입력 받아 래치하여 상기 제 2 래치 어드레스(ADD_LB)로서 출력할 수 있다.
상기 제 2 입력 제어 래치 회로(212)는 입출력 신호만 다를 뿐 상기 제 1 입력 제어 래치 회로(142)와 동일하게 구성될 수 있다.
따라서 상기 제 2 입력 제어 래치 회로(212)는 상기 제 1 디코딩 전달 커맨드(CMD_decAT)가 입력되면 상기 내부 전달 어드레스(ADD_intT)를 입력 받아 래치하고 상기 제 4 래치 어드레스(ADD_LBB)로서 출력할 수 있다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 장치의 동작을 설명하면 다음과 같다.
외부 클럭(CLK_ext), 외부 커맨드(CMD_ext) 및 외부 어드레스(ADD_ext)가 외부로부터 제 1 반도체 칩(100)에 입력된다.
상기 제 1 반도체 칩(100)의 제 1 내지 제 3 버퍼(110)는 상기 외부 클럭(CLK_ext), 상기 외부 커맨드(CMD_ext) 및 상기 외부 어드레스(ADD_ext)를 버퍼링하여 내부 클럭(CLK_int), 내부 커맨드(CMD_int), 및 내부 어드레스(ADD_int)로서 출력한다.
디코더(120)는 상기 상기 내부 클럭(CLK_int)에 동기되어 상기 내부 커맨드(CMD_int)을 디코딩하고, 디코딩 결과를 제 1 디코딩 커맨드(CMD_decA) 및 제 2 디코딩 커맨드(CMD_decB)로서 출력할 수 있다. 상기 디코더(120)는 상기 내부 커맨드(CMD_int)를 디코딩한 결과에 의해 상기 제 1 디코딩 커맨드(CMD_decA)를 출력하거나 상기 제 2 디코딩 커맨드(CMD_decB)를 출력할 수 있다.
출력 타이밍 제어 회로(130)는 제어 신호(CTRL_s)에 의해 결정된 상기 내부 클럭(CLK_int)의 설정된 주기만큼 상기 제 2 디코딩 커맨드(CMD_decB)를 지연시켜 지연 디코딩 커맨드(CMD_decBd)로서 출력한다.
제 1 입출력 제어 래치 회로(141)는 상기 제 2 디코딩 커맨드(CMD_decB)가 입력되면 상기 내부 어드레스(ADD_int)를 입력 받아 래치하고 있다가, 상기 지연 디코딩 커맨드(CMD_decBd)가 입력되면 래치된 신호를 제 1 래치 어드레스(ADD_LA)로서 출력한다.
제 1 입력 제어 래치 회로(142)는 상기 제 1 디코딩 커맨드(CMD_decA)가 입력되면 상기 내부 어드레스(ADD_int)를 입력 받아 래치하고, 래치된 신호를 제 2 래치 어드레스(ADD_LB)로서 출력한다.
상기 제 1 반도체 칩(100)은 상기 외부 커맨드(CMD_ext)가 출력 타이밍 제어가 필요 없는 커맨드일 경우 즉, 상기 내부 커맨드(CMD_int)를 디코딩한 결과가 상기 제 1 디코딩 커맨드(CMD_decA)로 출력될 경우 상기 내부 어드레스(ADD_int)를 상기 제 1 디코딩 커맨드(CMD_decA)에 응답하여 래치하고 상기 제 2 래치 어드레스(ADD_LB)로서 출력한다.
한편, 상기 제 1 반도체 칩(100)은 상기 외부 커맨드(CMD_ext)가 출력 타이밍 제어가 필요한 커맨드일 경우 즉, 상기 내부 커맨드(CMD_int)를 디코딩한 결과가 상기 제 2 디코딩 커맨드(CMD_decB)로 출력될 경우 상기 제 2 디코딩 커맨드(CMD_decB)를 상기 내부 클럭(CLK_int)의 설정된 주기만큼 지연시켜 상기 지연 디코딩 커맨드(CMD_decBd)로서 출력한다. 또한 상기 제 1 반도체 칩(100)은 상기 제 2 디코딩 커맨드(CMD_decB)가 출력되면 상기 내부 어드레스(ADD_int)를 래치하고, 상기 지연 디코딩 커맨드(CMD_decBd)가 출력되면 래치된 신호를 상기 제 1 래치 어드레스(ADD_LA)로서 출력한다.
결국, 상기 제 1 반도체 칩(100)은 외부에서 입력되는 커맨드에 따라 커맨드를 설정된 시간만큼 지연시켜 출력하거나 지연시키지 않고 출력할 수 있으며, 커맨드와 같이 입력되는 어드레스 또한 커맨드와 동일한 지연을 통해 출력하거나 지연시키지 않고 출력할 수 있다.
제 2 반도체 칩(200)은 복수개의 관통 전극 즉, 제 1 내지 제 4 관통 전극(TSV1, TSV2, TSV3, TSV4)을 통해 상기 제 1 반도체 칩(100)으로부터 상기 내부 어드레스(ADD_int), 상기 제 1 및 제 2 디코딩 커맨드(CMD_decA, CMD_decB) 및 지연 디코딩 커맨드(CMD_decBd)를 내부 전달 어드레스(ADD_intT), 제 1 및 제 2 디코딩 전달 커맨드(CMD_decAT, CMD_decBT), 및 지연 디코딩 전달 커맨드(CMD_decBdT)로서 입력 받는다.
제 2 입출력 제어 래치 회로(211)는 상기 제 2 디코딩 전달 커맨드(CMD_decBT)가 입력되면 상기 내부 전달 어드레스(ADD_intT)를 입력 받아 래치하고 있다가, 상기 지연 디코딩 전달 커맨드(CMD_decBdT)가 입력되면 래치된 신호를 제 3 래치 어드레스(ADD_LAA)로서 출력한다.
제 2 입력 제어 래치 회로(212)는 상기 제 1 디코딩 전달 커맨드(CMD_decAT)가 입력되면 상기 내부 전달 어드레스(ADD_intT)를 입력 받아 래치하고, 래치된 신호를 제 4 래치 어드레스(ADD_LBB)로서 출력한다.
상기 제 2 반도체 칩(200)은 상기 외부 커맨드(CMD_ext)가 출력 타이밍 제어가 필요 없는 커맨드일 경우 즉, 상기 내부 커맨드(CMD_int)를 디코딩한 결과가 상기 제 1 디코딩 커맨드(CMD_decA)로 출력되어 상기 제 1 반도체 칩(100)으로부터 입력될 경우 경우 상기 내부 전달 어드레스(ADD_intT)를 상기 제 1 디코딩 전달 커맨드(CMD_decAT)에 응답하여 래치하고 상기 제 4 래치 어드레스(ADD_LBB)로서 출력한다.
한편, 상기 제 2 반도체 칩(200)은 상기 외부 커맨드(CMD_ext)가 출력 타이밍 제어가 필요한 커맨드일 경우 즉, 상기 내부 커맨드(CMD_int)를 디코딩한 결과가 상기 제 2 디코딩 커맨드(CMD_decB)로 출력되어 상기 제 1 반도체 칩(100)으로부터 상기 제 2 디코딩 전달 커맨드(CMD_decBT)로서 입력될 경우 상기 제 2 디코딩 커맨드(CMD_decB)를 상기 내부 클럭(CLK_int)의 설정된 주기만큼 지연시켜 생성된 상기 지연 디코딩 커맨드(CMD_decBd)를 상기 지연 디코딩 전달 커맨드(CMD_decBdT)로서 입력 받는다. 또한 상기 제 2 반도체 칩(200)은 상기 제 2 디코딩 전달 커맨드(CMD_decBT)가 입력되면 상기 내부 전달 어드레스(ADD_intT)를 래치하고, 상기 지연 디코딩 전달 커맨드(CMD_decBdT)가 입력되면 래치된 신호를 상기 제 3 래치 어드레스(ADD_LAA)로서 출력한다.
결국, 상기 제 2 반도체 칩(200)은 또한 상기 제 1 반도체 칩(100)과 동일하게 외부에서 입력되는 커맨드에 따라 커맨드를 설정된 시간만큼 지연시켜 출력하거나 지연시키지 않고 출력할 수 있으며, 커맨드와 같이 입력되는 어드레스 또한 커맨드와 동일한 지연을 통해 출력하거나 지연시키지 않고 출력할 수 있다. 이때, 상기 제 2 반도체 칩(200)은 상기 제 1 반도체 칩(100)이 포함하는 버퍼들(111, 112, 113), 디코더(120) 및 출력 타이밍 제어 회로(130)를 구비하지 않을 수 있어 면적 효율을 높일 수 있으며, 상기 제 1 반도체 칩(100)에서 상기 제 2 반도체 칩(200)으로 내부 클럭(CLK_int)을 전달하는 관통 전극을 형성할 필요가 없고, 주기적으로 천이하는 내부 클럭을 상기 제 1 반도체 칩(100)에서 상기 제 2 반도체 칩(200)으로 전달하는 데 소모되는 전류를 제거할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 제 1 반도체 칩 200: 제 2 반도체 칩
110: 버퍼 그룹 120: 디코더 130: 출력 타이밍 제어 회로
140: 제 1 래치 그룹 210: 제 2 래치 그룹

Claims (17)

  1. 외부 클럭, 외부 커맨드 및 외부 어드레스를 버퍼링하여 내부 클럭, 내부 커맨드 및 내부 어드레스로서 출력하는 버퍼 그룹;
    상기 내부 커맨드를 디코딩하여 제 1 디코딩 커맨드 및 제 2 디코딩 커맨드를 생성하는 디코더;
    제어 신호에 응답하여 상기 내부 클럭의 설정된 주기만큼 상기 제 2 디코딩 커맨드를 지연시켜 지연 디코딩 커맨드로서 출력하는 출력 타이밍 제어 회로;
    상기 제 2 디코딩 커맨드 및 상기 지연 디코딩 커맨드에 응답하여 상기 내부 어드레스를 제 1 래치 어드레스로서 출력하는 입출력 제어 래치 회로; 및
    상기 제 1 디코딩 커맨드에 응답하여 상기 내부 어드레스를 제 2 래치 어드레스로서 출력하는 입력 제어 래치 회로를 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 버퍼 그룹은
    복수개의 버퍼를 포함하며,
    상기 복수개의 버퍼는 제 1 버퍼, 제 2 버퍼 및 제 3 버퍼를 포함하고,
    상기 제 1 버퍼는 상기 외부 클럭을 버퍼링하여 상기 내부 클럭으로서 출력하며,
    상기 제 2 버퍼는 상기 외부 커맨드를 버퍼링하여 상기 내부 커맨드로서 출력하고,
    상기 제 3 버퍼는 상기 외부 어드레스를 버퍼링하여 상기 내부 어드레스로서 출력하는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 디코더는
    상기 내부 커맨드에 의해 상기 반도체 장치가 동작할 때 상기 반도체 장치의 동작 타이밍의 제어가 필요하지 않은 상기 내부 커맨드일 경우 상기 제 1 디코딩 커맨드를 생성하고,
    상기 내부 커맨드에 의해 상기 반도체 장치가 동작할 때 상기 반도체 장치의 동작 타이밍의 제어가 필요한 상기 내부 커맨드일 경우 상기 제 2 디코딩 커맨드를 생성하는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 출력 타이밍 제어 회로는
    상기 제어 신호에 응답하여 상기 내부 클럭의 설정된 주기를 결정하고, 설정된 주기만큼 상기 제 2 디코딩 커맨드를 지연시켜 상기 지연 디코딩 커맨드로서 출력하는 것을 특징으로 하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 출력 타이밍 제어 회로는
    직렬로 연결된 복수개의 래치 회로 및
    상기 제어 신호에 응답하여 상기 복수개의 래치 회로 각각의 출력 중 하나를 상기 지연 디코딩 신호로서 출력하는 출력 선택 회로를 포함하며,
    상기 복수개의 래치 회로 각각은
    상기 내부 클럭에 응답하여 입력되는 신호를 래치하고 출력하며,
    상기 복수개의 래치 회로 중 첫번째 래치 회로는 상기 제 2 디코딩 커맨드를 입력 받는 것을 특징으로 하는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 입출력 제어 래치 회로는
    상기 제 2 디코딩 커맨드가 입력되면 상기 내부 어드레스를 입력 받아 래치하고, 상기 지연 디코딩 커맨드가 입력되면 래치된 상기 내부 어드레스를 상기 제 1 래치 어드레스로서 출력하는 것을 특징으로 하는 반도체 장치.
  7. 제 1 항에 있엇서,
    상기 입력 제어 래치 회로는
    상기 제 1 디코딩 커맨드가 입력되면 상기 내부 어드레스를 입력 받아 래치하고, 래치된 상기 내부 어드레스를 상기 제 2 래치 어드레스로서 출력하는 것을 특징으로 하는 반도체 장치.
  8. 버퍼 그룹, 디코더, 출력 타이밍 제어 회로, 및 제 1 래치 그룹을 포함하는 제 1 반도체 칩; 및
    상기 제 1 반도체 칩으로부터 입력되는 신호에 응답하여 동작하는 제 2 래치 그룹을 포함하는 제 2 반도체 칩을 포함하는 것을 특징으로 하는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 버퍼 그룹은
    외부 클럭을 버퍼링하여 내부 클럭으로서 출력하는 제 1 버퍼,
    외부 커맨드를 버퍼링하여 내부 커맨드로서 출력하는 제 2 버퍼, 및
    외부 어드레스를 버퍼링하여 내부 어드레스로서 출력하는 제 3 버퍼를 포함하는 것을 특징으로 하는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 디코더는
    상기 내부 클럭에 동기되어 상기 내부 커맨드를 디코딩하여 제 1 디코딩 커맨드 및 제 2 디코딩 커맨드를 생성하는 것을 특징으로 하는 반도체 장치.
  11. 제 10 항에 있어서,
    상기 출력 타이밍 제어부는
    상기 제 2 디코딩 커맨드를 상기 내부 클럭의 설정된 주기만큼 지연시켜 지연 디코딩 커맨드로서 출력하는 것을 특징으로 하는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 제 1 래치 그룹은
    상기 제 2 디코딩 커맨드에 응답하여 상기 내부 어드레스를 래치하고, 상기 지연 디코딩 커맨드에 응답하여 래치된 상기 내부 어드레스를 제 1 래치 어드레스로서 출력하는 제 1 입출력 제어 래치 회로, 및
    상기 제 1 디코딩 커맨드에 응답하여 상기 내부 어드레스를 래치하고, 상기 래치된 상기 내부 어드레스를 상기 제 2 래치 어드레스로서 출력하는 제 1 입력 제어 래치 회로를 포함하는 것을 특징으로 하는 반도체 장치.
  13. 제 12 항에 있어서,
    상기 제 2 래치 그룹은
    상기 제 1 반도체 칩으로부터 입력되는 상기 내부 어드레스, 상기 제 1 디코딩 커맨드, 상기 제 2 디코딩 커맨드, 및 상기 지연 디코딩 커맨드를 내부 전달 어드레스, 제 1 디코딩 전달 커맨드, 제 2 디코딩 전달 커맨드 및 지연 디코딩 전달 커맨드로서 입력 받고,
    상기 제 2 디코딩 전달 커맨드에 응답하여 상기 내부 전달 어드레스를 래치하고, 상기 지연 디코딩 전달 커맨드에 응답하여 래치된 상기 내부 전달 어드레스를 제 3 래치 어드레스로서 출력하는 제 2 입출력 제어 래치 회로, 및
    상기 제 1 디코딩 전달 커맨드에 응답하여 상기 내부 전달 어드레스를 래치하고, 래치된 상기 내부 전달 어드레스를 제 4 래치 어드레스로서 출력하는 제 2 입력 제어 래치 회로를 포함하는 것을 특징으로 하는 반도체 장치.
  14. 제 1 반도체 칩과 제 2 반도체 칩은 복수개의 관통 전극을 통해 전기적으로 연결되며,
    내부 커맨드를 디코딩하여 제 1 디코딩 커맨드 및 제 2 디코딩 커맨드를 생성하는 디코더, 상기 제 2 디코딩 커맨드를 내부 클럭의 설정된 주기만큼 지연시켜 지연 디코딩 커맨드로서 출력하는 출력 타이밍 제어 회로, 상기 제 2 디코딩 커맨드 및 상기 지연 디코딩 커맨드에 응답하여 내부 어드레스를 제 1 래치 어드레스로서 출력하는 제 1 입출력 제어 래치 회로, 및 상기 제 1 디코딩 커맨드에 응답하여 상기 내부 어드레스를 제 2 래치 어드레스로서 출력하는 제 1 입력 제어 래치 회로를 포함하는 상기 제 1 반도체 칩, 및
    상기 복수개의 관통 전극을 통해 상기 제 1 디코딩 커맨드, 상기 제 2 디코딩 커맨드, 상기 지연 디코딩 커맨드 및 상기 내부 어드레스를 제 1 디코딩 전달 커맨드, 제 2 디코딩 전달 커맨드, 지연 디코딩 전달 커맨드, 및 내부 전달 어드레스로서 입력 받고, 상기 제 2 디코딩 전달 커맨드 및 상기 지연 디코딩 전달 커맨드에 응답하여 상기 내부 전달 어드레스를 제 3 래치 어드레스로서 출력하는 제 2 입출력 제어 래치 회로, 및 상기 제 1 디코딩 전달 커맨드에 응답하여 상기 내부 전달 어드레스를 제 4 래치 어드레스로서 출력하는 제 2 입력 제어 래치 회로를 포함하는 상기 제 2 반도체 칩을 포함하는 것을 특징으로 하는 반도체 장치.
  15. 제 14 항에 있어서,
    상기 제 1 입출력 제어 래치 회로는
    상기 제 2 디코딩 커맨드가 입력되면 상기 내부 어드레스를 래치하고, 상기 지연 디코딩 커맨드가 입력되면 래치된 상기 내부 어드레스를 상기 제 1 래치 어드레스로서 출력하고,
    상기 제 2 입출력 제어 래치 회로는
    상기 제 2 디코딩 전달 커맨드가 입력되면 상기 내부 전달 어드레스를 래치하고, 상기 지연 디코딩 전달 커맨드가 입력되면 래치된 상기 내부 전달 어드레스를 상기 제 3 래치 어드레스로서 출력하는 것을 특징으로 하는 반도체 장치.
  16. 제 14 항에 있어서,
    상기 제 1 입력 제어 래치 회로는
    상기 제 1 디코딩 커맨드가 입력되면 상기 내부 어드레스를 래치하여 상기 제 2 래치 어드레스로서 출력하고,
    상기 제 2 입력 제어 래치 회로는
    상기 제 1 디코딩 전달 커맨드가 입력되면 상기 내부 전달 어드레스를 래치하여 상기 제 4 래치 어드레스로서 출력하는 것을 특징으로 하는 반도체 장치.
  17. 제 14 항에 있어서,
    상기 출력 타이밍 제어 회로는
    제어 신호에 응답하여 상기 내부 클럭의 설정된 주기를 결정하며,
    직렬로 연결된 복수개의 플립플롭, 및
    상기 복수개의 플립플롭의 각 출력들 중 하나를 상기 제어 신호에 응답하여 상기 지연 디코딩 커맨드로서 출력하는 출력 선택 회로를 포함하고,
    상기 복수개의 플립플롭 중 최초 플립플롭은 상기 제 2 디코딩 커맨드를 입력 받으며, 상기 복수개의 플립플롭 각각은 상기 내부 클럭에 응답하여 동작하는 것을 특징으로 하는 반도체 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190114444A (ko) * 2018-03-30 2019-10-10 삼성전자주식회사 관통 전극을 통해 전송되는 제어 신호를 이용하여 데이터를 샘플링하는 메모리 장치

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11599299B2 (en) * 2019-11-19 2023-03-07 Invensas Llc 3D memory circuit

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010061966A (ko) * 1999-12-08 2001-07-07 가나이 쓰토무 반도체 장치
KR20080036049A (ko) * 2005-07-29 2008-04-24 인터내셔널 비지네스 머신즈 코포레이션 메모리의 제어 방법 및 메모리 시스템
KR100861309B1 (ko) * 2007-06-29 2008-10-01 주식회사 하이닉스반도체 애디티브 레이턴시를 갖는 반도체 메모리 장치
KR20110109371A (ko) * 2010-03-31 2011-10-06 주식회사 하이닉스반도체 반도체 메모리 장치의 컬럼 커맨드 버퍼 및 이를 포함하는 레이턴시 회로
KR20140090300A (ko) * 2012-12-20 2014-07-17 에스케이하이닉스 주식회사 레이턴시 제어회로 및 이를 포함하는 반도체 메모리 장치
KR20150064873A (ko) * 2013-12-04 2015-06-12 에스케이하이닉스 주식회사 반도체 메모리 장치

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6124091A (ja) * 1984-07-12 1986-02-01 Nec Corp メモリ回路
KR101448150B1 (ko) 2007-10-04 2014-10-08 삼성전자주식회사 메모리 칩이 적층된 멀티 칩 패키지 메모리, 메모리 칩의적층 방법 및 멀티 칩 패키지 메모리의 동작 제어 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010061966A (ko) * 1999-12-08 2001-07-07 가나이 쓰토무 반도체 장치
KR20080036049A (ko) * 2005-07-29 2008-04-24 인터내셔널 비지네스 머신즈 코포레이션 메모리의 제어 방법 및 메모리 시스템
KR100861309B1 (ko) * 2007-06-29 2008-10-01 주식회사 하이닉스반도체 애디티브 레이턴시를 갖는 반도체 메모리 장치
KR20110109371A (ko) * 2010-03-31 2011-10-06 주식회사 하이닉스반도체 반도체 메모리 장치의 컬럼 커맨드 버퍼 및 이를 포함하는 레이턴시 회로
KR20140090300A (ko) * 2012-12-20 2014-07-17 에스케이하이닉스 주식회사 레이턴시 제어회로 및 이를 포함하는 반도체 메모리 장치
KR20150064873A (ko) * 2013-12-04 2015-06-12 에스케이하이닉스 주식회사 반도체 메모리 장치

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
J. C. Lee 외, "A 1.2V 64Gb 8-Channel 256GB/s HBM DRAM with Peripheral-Base-Die Architecture and Small-Swing Technique on Heavy ...," 2016 IEEE International Solid-State Circuits Conference, 2016. 02.* *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190114444A (ko) * 2018-03-30 2019-10-10 삼성전자주식회사 관통 전극을 통해 전송되는 제어 신호를 이용하여 데이터를 샘플링하는 메모리 장치

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