KR20010061966A - 반도체 장치 - Google Patents

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KR20010061966A
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미즈노히로유키
칸노유스케
와타나베타카오
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가나이 쓰토무
가부시키가이샤 히타치세이사쿠쇼
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Abstract

다이나믹 메모리는 메모리셀 내의 정보유지를 위해서는 리프레쉬(refresh) 동작이 필요하다. 이것에 의해 리프레쉬 이외의 다이나믹 메모리로의 액세스(외부 액세스)와 리프레쉬를 위한 액세스 사이에 경합(競合)이 발생하여 성능 열화가 발생한다.
다이나믹 메모리(dynamic memory)를 파이프라인(pipeline)화 하고, 상기 파이프라인 다이나믹 메모리(PDRAM)의 파이프라인 주파수(CLK)를, 외부 액세스 주파수(CLK1) 보다도 높게 하고, 상기 파이프라인 다이나믹 메모리의 파이프라인의 빈 슬롯(외부 액세스가 반드시 발행되지 않는 타이밍)으로 리프레쉬 동작에 필요한 액세스를 상기 파이프라인 다이나믹 메모리에 대하여 행한다.
내부의 다이나믹 메모리에 대한 리프레쉬가 내부동작이 되고, 외부의 액세스 타이밍에서는 리프레쉬를 고려할 필요가 없게 되므로, 사용하기 편리하고, 또 고속이 된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 다이나믹 메모리(dynamic memory) 및 그것을 이용한 반도체 장치에 관한 것으로, 특히 고속 저전력의 용도에 적합한 다이나믹 메모리 및 그것을 이용한 반도체 장치를 제공한다.
하나의 NMOS 트랜지스터와 하나의 커패시터(capacitor)로 이루어지는 메모리셀에 의해 정보가 기억되어 있는 종래의 다이나믹 메모리(이하 DRAM이라고 기재한다)의 동작파형은, 예를 들면 이토우키요단(伊藤淸男) 저, 「초LSI 메모리」배풍관(培風館), p86에 기재되어 있는 바와 같이, 도 2와 같이 동작한다. 즉, 판독동작시에는 워드선(WL)을 어서트(assert)하여 메모리셀로부터의 신호를 비트선(BL, /BL)으로 판독한 후, 소정시간 ΦA에서 센스앰프를 기동하고, 비트선의 신호를 증폭한다. 이 결과, 액세스를 개시하고 나서 로우 어드레스 액세스 시간(tRAC) 후에 데이터가 확정 출력된다. 또한, 메모리셀로의 재기록을 위해 tRAS까지 시간을 필요로 하고, 그 후, 프리챠지 시간(tRP)이 비트선 등의 프리챠지 시간으로 필요하게 된다.
한편, 기록동작시는 기본적으로 판독동작과 동일하지만, 센스앰프 구동 후에 선택 메모리셀의 데이터를 비트선을 기록 데이터에 따라 구동함으로써 행해진다.
또한, 이들 다이나믹 메모리는 메모리셀내의 정보유지를 위해서는 리프레쉬(refresh) 동작이 필요하다.
상기 종래의 다이나믹 메모리에서는,
(1) 판독동작시, 메모리셀로의 재기록을 위해 비트선의 진폭을 크게 하지않으면 안된다. 이것에 의해, tRAS+tRP로 표현되는 사이클 시간(tRC)이 길어진다.
(2) 기록동작시, 비선택 메모리셀은 판독동작과 동일한 동작을 행할 필요가 있으므로, 기록 사이클 시간(tRC)도 판동동작의 경우와 동일하게 길어진다.
(3) 상기 (1), (2)를 위해 다이나믹 메모리를 완전히 파이프라인(pipeline)화한 경우, 그 파이프라인 피치(pitch)가 길어진다.
(4) 리프레쉬가 필요하다는 것으로서, 리프레쉬 이외의 다이나믹 메모리로의 액세스(외부 액세스)와 리프레쉬를 위한 액세스 사이에 경합이 발생하여 성능열화가 발생한다.
라고 하는 문제가 발생한다.
도 1은, 본 발명의 실시예를 나타내는 도면,
도 2는, 종래의 다이나믹 메모리(dynamic memory)의 동작파형을 나타내는 도면,
도 3은, 본 발명의 다이나믹 메모리의 동작파형의 일예를 나타내는 도면.
도 4는, 직접센스 방식의 센스앰프 회로를 이용한 본 발명의 다이나믹 메모리의 실시예를 나타내는 도면.
도 5는, 본 발명의 파이프라인(pipeline)화한 다이나믹 메모리의 실시예와, 그 동작파형을 나타내는 도면,
도 6은, 본 발명의 라이트 레이턴시(write latency)와 리드 레이턴시(read latency)가 같은 파이프라인화 한 다이나믹 메모리의 실시예와, 그 동작파형을 나타내는 도면,
도 7은, 도 5의 실시예에 포워드(forword) 회로를 더 부가했을 때의 실시예를 나타내는 도면,
도 8은, 캐쉬(cache) 메모리를 사용할 수 없는 경우의 본 발명의 다이나믹 메모리의 사용예를 나타내는 도면,
도 9는, 파이프라인화 한 다이나믹 메모리의 실시예의 도면,
도 10은, 파이프라인 다이나믹 메모리(PDRAM)에, 리프레쉬 동작을 외부에서 은폐하는 액세스 제어회로를 부가한 리프레쉬 프리다이나믹 메모리의 실시예의 도면,
도 11은, 도 10의 동작 타이밍 챠트의 실시예의 도면,
도 12는, 도 10의 CLK1과 CLK2의 주파수 비를 3/2로 한 경우의 리프레쉬 프리다이나믹 메모리의 실시예의 도면,
도 13은, 도 12의 동작 타이밍 챠트의 실시예의 도면,
도 14는, 도 10의 클록 발생회로를 부가한 경우의 실시예를 나타내는 도면,
도 15는, 파이프라인화 한 3T 메모리셀을 이용하는 다이나믹 메모리의 실시예의 도면,
도 16은, 본 발명의 리프레쉬 프리다이나믹 메모리를 탑재한 DRAM 혼재(混載) 로직 LSI의 실시예를 나타내는 도면이다.
상기 과제를 해결하기 위해 본 발명에서 이용한 주요 수단은 이하와 같다. 즉, 반도체 장치에 있어서, 복수의 비트선과 복수의 워드선과의 교점에 설치된 복수의 메모리셀을 포함하는 메모리 회로와, 상기 메모리 회로에 대하여 판독 또는 기록중 어떤 것을 지시하기 위한 외부 커맨드 및 외부 어드레스를 제1 클록의 변화점에서 받아 상기 제1 클록 보다도 주파수가 높은 제2 클록의 변화점에서 상기 메모리 회로에 판독 또는 기록의 어떤 것을 지시하기 위한 내부 커맨드 및 내부 어드레스로서 상기 메모리 회로에 공급하기 위한 액세스 제어회로를 갖도록 하고, 상기 액세스 제어회로는, 상기 외부 커맨드 및 상기 외부 어드레스가 공급되지 않는 타이밍의 상기 제2 클록의 변화점에서 상기 복수의 메모리셀의 리프레쉬 동작을 행하기 위한 리프레쉬 제어회로를 더 포함하도록 한다.
이상의 구성에 의해 당해 메모리 회로는, 리프레쉬가 필요한 메모리셀을 사용해도 그 리프레쉬를 외부제어로부터 분리한 내부동작으로 할 수 있으므로 리프레쉬 동작이 외부에서 은폐된다.
(발명의 실시형태)
이하 본 발명의 실시예를 도면을 이용하여 상세하게 설명한다. 실시예의 각블록을 구성하는 회로소자는, 특히 제한되지 않지만, 공지(公知)의 CMOS(상보형 MOS 트랜지스터) 등의 집적회로 기술에 의해, 단결정 실리콘과 같은 1개의 반도체 기판상에 형성된다. MOSFET(Metal Oxide Semiconductor Field Effect Transistor)의 회로기호는 게이트에 동그라미 표시를 붙이지 않은 것은 N형 MOSFET(NMOS)를 나타내고, 게이트에 동그라미 표시를 붙인 P형 MOSFET(PMOS)와 구별된다. 이하 MOSFET를 간략화 하여 호칭하기 위해 MOS 혹은 MOS 트랜지스터로 호칭하도록 한다. 단, 본원 발명은 금속 게이트와 반도체층 사이에 설치된 산화막 절연막을 포함하는 전계효과 트랜지스터만으로 한정되지 않고 MISFET(Metal Insulator Semiconductor Field Effect Transistor) 등의 일반적인 FET를 이용한 회로에 적용된다.
또한, 본래 래치와 플립플롭 혹은 레지스터는, 엄밀하게는 의미가 다르지만, 여기서는 특히 한정하지 않는 한 그것들을 대표하여 래치로 기재한다.
<실시예 1>
도 1에 본 발명의 대표적인 실시예를 나타낸다. 본 발명의 메모리 장치는 다이나믹 메모리(100)와 캐쉬 메모리(cache memory)(110)로 되어 있다. 캐쉬 메모리(110) 중에 111은 Valid 비트, 112, 113은 캐쉬 메모리의 각 앤트리(entry)의 어드레스와 데이터를 나타내고 있다. 114는 캐쉬 메모리(110)에 접속되어 있는 버스, 115는 다이나믹 메모리(100)에 접속되어 있는 버스, 116은 그것들의 버스 컨트롤러(bus controller)를 나타내고 있다.
다이나믹 메모리(100)는 도 3에 나타낸 동작을 행한다. 즉, 판독동작시에는 워드선(WL)을 어서트(assert)한 후, ΦA에서 센스앰프를 기동한다. 이 결과, 어드레스가 입력되고 나서 tRAC 후에 데이터(D0)가 출력된다. 그 때 종래의 다이나믹 메모리와 달리, 비트선으로 판독신호를 증폭하여 메모리셀에 기록한다는 재기록 동작을 행하지 않는다.
따라서, 종래와 같이 비트선(BL, /BL)으로 데이터를 증폭할 필요가 없고, 비트선의 충방전에 요하는 전력을 삭감할 수 있다. 또한, 종래의 도 2에 나타낸 tRAS에 상당하는 시간이 필요하지 않다. tRP가 비트선 등의 프리챠지 시간으로서 필요하게 되지만, 비트선(BL, /BL)은 소진폭이므로 짧은 시간으로 프리챠지가 가능하게 된다.
한편, 기록동작은 선택 메모리셀의 워드선(WL)만 어서트함으로써, 워드선(WL)을 어서트하면 즉시 비트선(BL, /BL)을 기록 데이터에 따라 구동한다.
판독시에 메모리셀로의 재기록을 행하지 않기 때문에, 파괴 판독이 된다. 그 데이터를 보호하기 위해 캐쉬 메모리(110)를 사용한다. 다이나믹 메모리(100)에서 판독된 데이터는 캐쉬 메모리(110)로 전송된다. 캐쉬 메모리(110)는 판독한 데이터를 어떤 앤트리에 저장하지만, 그때 그 앤트리의 Valid 비트를 셋트한다. 더욱이, 캐쉬 메모리의 리플레이스(replace) 동작시, Valid 비트가 셋트되어 있는 앤트리에 관해서는, 새로운 데이터를 그 앤트리에 저장하면 동시에 저장되어 있던 데이터를 다이나믹 메모리(100)로 되돌아가 기록한다. (라이트 앨로케이트(allocate) 방식의 라이트 방식을 사용한 라이트 백(write back) 방식과 같이 제어한다.)
이와 같이 제어함으로써 다이나믹 메모리(100)에서 파괴 판독으로 판독된 데이터는 캐쉬 메모리(110)의 어떤 1개의 앤트리에 저장되고, 캐쉬 메모리(110)에서추방될(replace) 때에는 Valid 비트가 셋트되어 있기 때문에 다이나믹 메모리(100)로 되돌아가 기록하는 것이 행해진다. 이와 같이, 다이나믹 메모리(100)와 캐쉬 메모리(110) 내에서 왕복하고 있는 것만으로, 원래 데이터는 결코 잃어버리는 일이 없다.
상기 다이나믹 메모리(100)와 캐쉬 메모리(110)와의 사이의 데이터의 흐름은 버스 컨트롤러(116)에 의해 행해지지만, 다이나믹 메모리(100)와 캐쉬 메모리(110)가 직접 1개의 버스로 접속 가능한 구성으로 되어 있으면 도 1중의 버스 컨트롤러는 특히 필요가 없다는 것은 말할 필요도 없다.
또는, 본 발명의 다이나믹 메모리(100)의 센스앰프에는, 예를 들면 이토우키요단(伊藤淸男)저, 「초LSI 메모리」, 배풍관, p165에 기재되어 있는 바와 같은 직접센스 방식의 센스앰프가 적당하다. 이 직접센스 방식에서는 앤스앰프가 비트선으로 데이터를 증폭하는 것을 대기하지 않고 메모리셀 신호를 직접 공통데이터 출력선으로 빼낼 수 있으며, 고속동작이 가능하다. 종래의 다이나믹 메모리에서 이 직접센스 방식을 사용한 경우, 그 센스앰프와 병렬로 메모리셀로의 재기록용 앰프가 필요하게 되지만, 본 발명의 다이나믹 메모리에서는 이 재기록용 앰프는 필요없다.
도 4는 이 직접센스 방식의 센스앰프를 본 발명의 다이나믹 메모리(100)에 적용한 경우의 실시예이다. MC는 다이나믹형 메모리셀, 301은 이퀄라이저 회로, 302는 직접센스 방식의 센스앰프회로, 303은 라이트 앰프회로, 304는 워드 드라이버 회로, 305A∼305D는 워드선, BL과 /BL은 비트선, EQ는 이퀄라이저 회로 기동신호, SA는 센스앰프회로 기동신호, WA는 라이트 앰프회로 기동신호를 나타내고 있다. RO와 /RO는 센스앰프회로에서의 출력선, WI와 /WI는 라이트 앰프회로로의 입력선을 나타내고 있고, 2개의 듀얼 레일(dual rail) 신호로 I/O선(입출력선)을 형성하고 있다. 재기록 앰프회로가 없는 것이 특징이다. 여기서는, 출력선과 입력선을 분리한 예를 나타냈지만, 공통으로 하는 것도 가능하다. 즉 입출력선이란 기록 판독용으로 분리한 2쌍의 것이어도 좋고, 1쌍으로 공통화한 것이어도 좋다.
상기한 바와 같이 본 발명의 다이나믹 메모리(100)는 tRC를 종래의 다이나믹 메모리와 비교하여 대폭 짧게 할 수 있다. 이 특징을 사용하면 다이나믹 메모리(100)를 도 5와 같이 파이프라인한 경우에, 그 파이프라인 피치를 작게할 수 있다. 도 5에서, 200은 본 발명의 다이나믹 메모리를 파이프라인화 했을 때의 구성예이다. 201은 어드레스 래치, 202는 어드레스 디코더, 203은 어드레스 드라이버, 204는 센스앰프와 라이트 앰프, 205는 입력 데이터 DI래치, 206은 라이트 버퍼, 207은 I/O선(210, 211)의 신호를 증폭하는 I/O선 앰프, 208과 209는 비트선쌍(BL과 /BL), 210과 211은 I/O선쌍, 212는 워드선, 213은 메모리셀이다. 클록(CLK)은 201과 205와 207에 입력되고, 2 스테이지 파이프라인 구조로 되어 있다.
판독시에는, 201에서 래치된 어드레스는 디코드된 후, 워드선(212)내, 1개를 선택하여 어서트한다. 비트선(BL, /BL)에 출력된 메모리셀의 정보는 204에서 증폭된다. 증폭된 메모리셀의 데이터는 다음의 클록에 의해 207에 의해 래치되고, 출력 데이터(DO)로서 출력된다.
상기 판독방법을 타이밍 챠트로 예시한 것이 도 5의 (B)이다. 클록(CLK)의 #1로 나타난 상승에지에서 리드 어드레스(RA1)가 입력되고, #2에서 데이터(RD1)가출력되고 있다. 그 데이터(RD1)는 #3에서는 확정하고 있기 때문에, #1에서 리드 요구를 발행한 디바이스 혹은 회로는, 레이턴시(latency) 2에서 다이나믹 메모리(100)에서의 데이터를 판독할 수 있게 된다. 동일하게 #2에서 입력된 리드 어드레스(RA2)에 대응한 데이터(RD2)가 #3에서 출력되고, #4에서 그 데이터는 판독 가능하게 되어 있다. 리드 요구에 대하여, 데이터를 2클록 후에 입력하기 위한, 리드 레이턴시는 2이다.
기록시에는, 201에서 래치된 어드레스는 디코드된 후, 워드선(212)내, 1개를 선택하여 어서트한다. 동시에 기록 데이터는 205에 의해 래치되고, 206에 의해 비트선(BL, /BL)을 구동한다. 이 동작에 의해 메모리셀로의 기록이 행해진다.
상기 기록방법을 타이밍 챠트로 예시한 것이 도 5의 (C)이다. 클록(CLK)의 #1로 나타난 상승에지에서 라이트 어드레스(WA1)가 입력되고, 동시에 라이트 데이터(WD1)가 #1에서 입력된다. 다음의 클록 #2까지는 라이트 동작이 완료하고, #2에서는 다음의 라이트 어드레스(WA2)와 라이트 데이터(WD2)가 입력되어 있다. 라이트 요구를 어드레스 입력과 같은 클록에서 완료할 수 있으므로, 라이트 레이턴시는 0이다.
상기 2개의 동작에는 비트선(BL /BL) 및 I/O선 등의 프리챠지 동작은 생략하였지만, 그 방법은 특히 한정하지 않는다. 클록(CLK)의 상승으로부터 워드선의 어서트까지의 사이에 행해도 된다.
종래의 다이나믹 메모리에서는 tRC가 길기 때문에 파이프라인화 하여도 그 파이프라인 피치가 길게 되어 버린다는 결점이 있었다. 종래에서는 이 결점을 발견한 이상 은폐하기 위해 멀티뱅크 인터리브(interleave) 등의 방식이 사용되고 있지만, 동일 뱅크로의 액세스가 연속했을 때에는 파이프라인이 흐트러지는 등의 문제가 있고, 또 뱅크제어가 복잡해 진다는 결점이 있었다.
도 6은 도 5의 다이나믹 메모리의 라이트 레이턴시와 리드 레이턴시를 동일하게 한 경우의 실시예이다. 레이턴시의 정의를 정확하게 하기 위해 본원에서 사용하는 레이턴시의 정의를 기술한다. 리드 레이턴시란, 리드 요구를 행한 클록에지에서 데이터를 입력하기 까지의 클록에지까지의 클록수이며, 라이트 레이턴시란, 라이트 요구를 행한 클록에지로부터 라이트 데이터를 입력한 클록에지까지의 클록수이다.
221은 리드 어드레스 래치, 222, 223, 224는 라이트 어드레스 래치, 225는 셀렉터이다. 화살표시의 파선은 클록선을 나타내고, 라이트 데이터 제어부(226)에 의해 이하에 나타내는 바와 같이 제어된다. 도 5와 비교하면, 어드레스 래치(201)가 리드 어드레스 래치(221)와 라이트 어드레스 래치(222∼224)와 셀렉터(225)로 치환되어 있다. 또, 어드레스 래치의 입력클록과 205의 입력클록은 라이트 데이터 제어부(226)에 의해 이하와 같이 제어되어 있다.
라이트 어드레스가 입력되면 라이트 어드레스 래치(222∼224)에 의해 그 어드레스는 지연된다. 라이트 어드레스의 입력에서 2클록 뒤에 입력되는 라이트 데이터는 205에 의해 래치되어 있고, 라이트 준비상태가 된다. 이 라이트 액세스의 다음에 라이트 액세스 요구가 있었던 타이밍에서, 224에 래치되어 있는 어드레스와 205에 래치되어 있는 데이터를 처음에 메모리셀에 라이트 레이턴시 0으로 기록된다. 따라서, 라이트 동작은 그 라이트 액세스의 다음 혹은 그것 이후의 라이트 액세스시에 행해지게 된다. (실제의 메모리셀로의 라이트 동작은 라이트 어드레스와 라이트 데이터가 일치한 시점을 포함하고, 그 이후의 라이트 요구시에 행해짐으로써, 혹은 딜레이드(delayed) 라이트 된다는 것이다.) 도 5의 방식에서는 라이트 레이턴시 0, 리드 레이턴시 2이지만, 도 6과 같은 구성으로 제어함으로써, 라이트 레이턴시와 리드 레이턴시를 모두 2로 할 수 있다.
상기 판독방법을 타이밍 챠트로 예시한 것이 도 6의 (B)이다. 판독방법은 기본적으로 도 5의 (B)와 동일하게 된다. 즉, 클록(CLK)의 #1로 나타난 상승에지에서 리드 어드레스(RA1)가 입력되고, #2에서 데이터(RD1)가 출력되고 있다. 그 데이터(RD1)는 #3에서는 확정하고 있으므로, #1에서 리드 요구(RA1)를 발행한 회로 디바이스는, 레이턴시 2에서 대응하는 데이터(RD1)를 판독할 수 있게 된다. 동일하게, #2에서 입력된 리드 어드레스(RA2)에 대응한 데이터(RD2)는 #3에서 출력되고, #4에서 판독 가능하게 되어 있다. 리드 요구에 대하여, 데이터를 2클록 뒤에 입력하므로, 리드 레이턴시는 2이다.
한편, 상기 기록방법을 타이밍 챠트로 예시한 것이 도 6의 (C)이다. 클록(CLK)의 #1로 나타난 상승에지에서 라이트 어드레스(WA1)가 입력되고, 라이트 어드레스 래치(222)로 래치된다. #2에서 라이트 어드레스 래치(223)로, #3에서 라이트 어드레스 래치(224)로 래치된다. #3에서는 동시에 라이트 데이터(WD1)는 입력 데이터(DI) 래치(205)로 래치되고, 라이트 준비상태로 된다. #3을 포함하여 그것 이후의 라이트 어드레스 입력시에 WA1과 WD1의 메모리셀로의 기록이 실행된다. 라이트 어드레스 입력으로부터 2클록째에서 라이트 데이터를 입력하므로, 라이트 레이턴시는 2이다.
말할 필요도 없지만, 도 6의 (C)와 같이 라이트 레이턴시 2를 실현하기 위해서는, 도 6의 (C)의 #3에서 리드 요구가 있을시를 상정하여, 입력데이터(DI) 래치(205)에는 2개까지의 라이트 데이터를 래치할 수 있는 구조일 필요가 있다. 그 구조는 특히 한정하지 않지만, FIFO 구조의 버퍼 등으로 용이하게 실현할 수 있다.
이와 같이 라이트와 리드의 레이턴시를 맞추도록 제어함으로써, CPU나 버스 마스터(bus master)로부터의 복수의 액세스 요구나 리프레쉬 요구를, 파이프라인을 흐트러뜨리지 않고 다이나믹 메모리에 투입할 수 있다. 또한, 본 발명의 다이나믹 메모리를 사용하는 디바이스 회로는 리드 레이턴시 뿐만아니라, 라이트 레이턴시도 완전히 파악할 수 있다. 따라서, 라이트 데이터를 리드 레이턴시와 동일한 레이턴시로 다이나믹 메모리에 투입하는 것을 용이하게 할 수 있으며, 그것에 의해 리드와 라이트가 혼재(混在)한 경우의 파이프라인 충전율을 높일 수 있다. 특히, 다이나믹 메모리의 출력 데이터선(D0)과 입력 데이터선(DI)이, 입출력 데이터선으로서 공용되고 있는 경우, 입력 데이터와 출력 데이터를 시분할로 분리하여 전달시킬 필요가 있으므로 상기 효과가 크게 된다. 또, 이른바 read modify write access시에는, 리드된 데이터를 이용하여 처리한 후에 그 데이터를 라이트할 필요가 있으므로, 리드 레이턴시와 라이트 레이턴시가 동일한 편이 파이프라인 충전율을 높일 수 있다.
또한, 도 6의 방식에서는 라이트 액세스 후에 실제로 메모리에 그 정보가 기록되는 것은 적어도 2클록 후이다. 따라서, 라이트 액세스 요구 후에 라이트 요구한 동일 어드레스에 대하여 리드 액세스 요구가 있었을 경우에는 데이터의 코히어런시(coherency)에 대하여 주의가 필요하다. 이것에는 예를 들면 이하와 같은 해결책이 있다.
(1) 라이트 액세스 요구(WA1)의 1클록 후에 동일 어드레스로 리드 액세스 요구(RA2)가 있었던 경우, 라이트 액세스 요구(WA1)에 대응하는 라이트 데이터(WD1)를 리드 액세스 요구(RA2)에 대응하는 리드 데이터(RD2)로서 출력할 필요가 있다. 그러나, 라이트 데이터(WD1)는 아직 다이나믹 메모리셀에는 기록되어 있지 않으므로, 리드 액세스 요구(RA2) 다음의 클록에서 라이트 데이터(WD1)를 입력한 후, 또 그 다음의 클록에서 라이트 데이터(WD1)를 리드 액세스 요구(RA2)에 대응하는 리드 데이터(RD2)로서 포워드하여 출력하면 된다.
(2) 라이트 액세스 요구(WA1)의 2클록 후에 동일 어드레스에 리드 액세스 요구(RA2)가 있었던 경우, 그 클록에서 입력한 라이트 액세스 요구(WA1)에 대응하는 라이트 데이터(WD1)를 리드 액세스 요구(RA2) 다음의 클록에서 리드 액세스 요구(RA2)에 대응하는 리드 데이터(RD2)로서 그대로 포워드 하여 출력하면 된다.
이상의 포워드 회로를 도 6에 부가한 것이 도 7이다. 231은 어드레스 비교기, 232는 셀렉터, 233은 래치이다. 231의 어드레스 비교기는 라이트 어드레스 래치 222∼224까지로 되어 있는 어드레스 정보와, 리드 요구가 있었던 어드레스를 비교하고, 메모리셀로의 라이트 동작이 완료하지 않은 어드레스로의 액세스 요구가 있었던 경우에는 셀렉터(232)를 이용하여 대응하는 판독 데이터를 입력 데이터(DI)래치 205에서 223으로 포워딩(forwording)하고 있다.
또한, 상기 (1)과 (2)의 동작을 실현할 수 있으면 도 7의 실시예의 구조에는 한정하지 않는다.
도 5로부터 도 7 등에서 나타낸 본 발명의 다이나믹 메모리의 파이프라인 단수 및 파이프라인의 절단방법에 대해서는 특히 도시한 방법에 한정하지 않는다. 예를 들면 워드선 디코더(202)와 워드선 드라이버(203) 사이에 래치를 설치하여 파이프라인 단수를 증가시키거나, 샌스앰프(204)를 파이프라인 래치로서 사용하여 파이프라인 단수를 증가시켜도 된다. 파이프라인 단수를 증가시킨 편이 파이프라인 래치를 짧게 할 수 있고, 동작 주파수를 높게 할 수 있다는 것은 말할 필요도 없다.
본 발명의 다이나믹 메모리는 파괴 판독에서 사용하기 위해, 기본적으로 판독 데이터가 저장된 메모리셀에 접속된 워드선만을 어서트할 필요가 있다. 판독되지 않고 워드선만을 어서트하면, 그 워드선에 메모리셀의 내용은 파괴되고, 또 그 메모리셀의 내용은 다이나믹 메모리에서도 판독되지 않으므로, 이 다이나믹 메모리를 사용한 시스템 전체에서 소실(消失)되게 된다. 따라서, 한번에 판독하는 데이터의 비트폭이 적고, 선택하는 메모리셀의 수가 적은 경우, 워드선을 많은 서브워드선으로 분할하고, 판독하는 데이터가 저장된 메모리셀에 접속된 워드선만큼을 디코드하여 어서트할 필요가 있다.(이하, 이것을 워드선 분할의 과제라고 부른다) 이 워드선의 분할은 면적증가에 연결된다. 그러나, 한번에 판독하는 메모리셀의 수를 많게 하도록 하면, 워드선을 분할하여도 분할수를 적게 할 수 있으므로, 면적증가가 되지 않는다. 이것에는 이하와 같은 방법이 있다.
(1) 캐쉬 메모리(110)는 다이나믹 메모리(100)와 동일 반도체 칩상에 집적하면, 다이나믹 메모리를 저장하는 패키지의 핀수 넥(neck)이 없기 때문에 캐쉬 메모리의 라인 사이즈를 크게 하여, 한번에 선택하는 선택메모리 셀의 수를 증가시킬 수 있다. 극단적인 예로는 캐쉬 메모리의 메모리셀을 센스앰프와 병렬로 레이아웃 하여도 된다. 다이나믹 메모리(100)와 캐쉬 메모리(110) 사이의 데이터 폭을 크게 하여(예를 들면 1024비트), 그것들의 집적되어 있는 반도체 칩과 외부와의 데이터 폭은 그것 보다도 작은 데이터 폭(예를 들면 32비트)으로 하여도 된다. 패키지의 핀수 넥을 회피하여, 상기 다이나믹 메모리(100)의 면적증가를 억제할 수 있다.
(2) 캐쉬 메모리(110)를 CPU의 1차 캐쉬 혹은 2차 캐쉬를 이용하여 실현하는 등 하여 다이나믹 메모리(100)와는 다른 칩으로 한 경우에는, 캐쉬 메모리(110)와 다이나믹 메모리(100) 사이만의 데이터 전송 사이즈를 많게 한다. 예를 들면 캐쉬 메모리(110)를 CPU의 2차 캐쉬로 실현한 경우, 2차 캐쉬의 라인 사이즈를 크게 하면 된다.
또한, 본 발명의 다이나믹 메모리에 저장되어 있는 데이터는 캐쉬 메모리(110) 혹은 다이나믹 메모리(100)중에 존재한다. 따라서, 이것들의 메모리 시스템에 대하여 복수의 버스 마스터가 있는 경우, 이른바 코히어런시(coherency)의 문제가 발생하지만, 예를 들면 이하와 같이 하여 이 문제를 해결할 수 있다.
(1) 캐쉬 메모리(110)와 다이나믹 메모리(100)가 동일 반도체 칩상에 집적되어 있고, 그 칩으로의 액세스는 캐쉬 메모리(110)를 통해서만 행해지는 것이라면, 다이나믹 메모리(100)로의 집적 액세스는 가질 수 없으므로 코히어런시의 문제는발생하지 않는다.
(2) 캐쉬 메모리(110)와 다이나믹 메모리(100)가 다른 칩상에 형성된 경우, 캐쉬 메모리(110)를 CPU의 1차 캐쉬 혹은 2차 캐쉬를 이용하여 실현하면 된다. 다이나믹 메모리(100)에는 직접 복수의 CPU에서의 액세스가 가능하게 되지만, CPU나 1차 캐쉬 혹은 2차 캐쉬 컨트롤러에 내장하고 있는 MESI 프로토콜 등을 이용한 스누핑(snooping) 기능 등의 코히어런시 보상방법을 그대로 사용할 수 있다. 다이나믹 메모리(100)에서 데이터를 판독한 경우에는 그 데이터의 앤트리의 Valid비트는 셋트되기 때문에, MESI 프로토콜(protocol)이 다른 CPU의 해당 앤트리 액세스를 모니터 해준다.
도 8은 캐쉬 메모리(110)를 사용할 수 없는 경우의 본 발명의 완전 파이프라인화한 다이나믹 메모리의 실시예이다. 상기와 같이 본 발명의 다이나믹 메모리는 파괴 판독이다. 따라서, 판독한 데이터는 다이나믹 메모리 내에는 존재하지 않게 된다. 도 8에서는 다이나믹 메모리를 파이프라인화 하여, 판독한(RA1, RD1) 직후에 동일 어드레스로 판독한 데이터의 기록동작(WA1, WD1)을 행하고 있다. (A)는 도 5의 실시예를 사용한 경우의 파형이다. (B)는 도 6 혹은 도 7에서 나타낸 딜레이드 라이트 방식을 이용한 경우의 실시예를 사용한 경우의 파형이다. 상기와 같이 도 6 혹은 도 7의 방식을 사용하면 #3에서 새로운 액세스 요구(RA2)를 접수할 수 있으므로, 액세스 오버헤드(overhead)를 1클록으로 억제할 수 있다. 또한, 복수의 버스 마스터가 있었던 경우, 코히어런시를 보상하기 위해, 상기 재기록을 위한 연속 리드 라이트 동작중 라이트 액세스는 최우선으로 할 필요가 있다. (이하, 이 파이프라인을 이용한 파괴 판독 메모리셀의 데이터 유지수법을, 파이프라인 재기록 수법이라 부른다.)
도 8의 방법은 캐쉬 메모리(110)를 사용할 수 없는 경우 뿐만아니라, 캐쉬 메모리(110)에 Valid비트 제어를 사용할 수 없는 경우에도 사용할 수 있다. 더욱이 캐쉬 메모리(110)가 명령 캐쉬일 때에도 사용할 수 있다.
도 1의 캐쉬 메모리(110)는 다이나믹 메모리(100)와 동일 반도체 칩상에 집적하여도 되지만, 다른 칩으로 하여도 된다.
또한, 다이나믹 메모리(100)를 CPU의 주기억으로 하여 사용할 경우, 캐쉬 메모리(110)는 CPU의 1차 캐쉬로서 실현하는 것이 최적이다. 혹은 또, CPU의 1차 캐쉬와 2차 캐쉬로 이루어지는 메모리 시스템으로서 실현하여도 된다. 이 경우, 다이나믹 메모리(100)에서 판독된 데이터는 1차 캐쉬에 기록되고, 1차 캐쉬에서 상기 데이터가 소거될 때는, 상기 데이터가 2차 캐쉬에 기록되고, 2차 캐쉬에서 상기 데이터를 리플레이스할 때, 상기 데이터가 다이나믹 메모리(100)로 되돌아가 기록하도록 제어하는 것이 최적이다. 상기와 같이 캐쉬 메모리(110)를 CPU의 1차 캐쉬 혹은 2차 캐쉬와 겸용함으로써 면적효율을 높일 수 있다.
또한, 캐쉬 메모리(110)의 수는 한정하지 않는다. 혹은 캐쉬 메모리(110)중에 복수의 메모리 계층을 가지고 있어도 된다. 명령 캐쉬와 데이터 캐쉬처럼 2개 있어도 된다. 데이터 캐쉬의 경우에는 도 1에서 기술한 Valid비트를 사용한 액세스 방법을 사용하고, 명령 캐쉬의 경우에는 도 8에서 기술한 방법을 이용하여 리드 액세스 후에 라이트 액세스 하면 된다. 혹은, 다이나믹 메모리(100)에 2개의 모드도설치하고, 본 발명의 다이나믹 메모리 형식으로 액세스하는 모드와 종래의 다이나믹 메모리 형식으로 액세스하는 모드를 가지고 있어도 된다. 엑세스 효율이 좋은 모드를 액세스 내용에 의해 선택하면, 보다 효율적으로 다이나믹 메모리(100)를 사용할 수 있다.
이상의 실시예에서는 Valid 비트를 사용하여 예를 나타내었지만, Valid 비트의 유무는 특히 한정하지 않는다. 또한, 캐쉬 메모리(110)의 라인 사이즈, 웨이 수, 용량 등도 특히 한정하지 않는다. 다이나믹 메모리(100)에서 파괴 판독된 데이터가 캐쉬 메모리(110)에 저장되고, 캐쉬 메모리(110)에서 추방된 데이터가 다이나믹 메모리(100)에 저장되도록 하면 된다. 2개 이상의 캐쉬 메모리가 있는 경우에는, 그들 캐쉬 메모리와 다이나믹 메모리 중에서 데이터가 항상 있도록 제어하면 된다. 요는 다이나믹 메모리를 파괴 판독하고, 판독한 데이터가 다이나믹 메모리를 사용하고 있는 시스템 전체를 판독한 다이나믹 메모리 이외의 메모리(본 발명에서 말하는 캐쉬 메모리)에 저장하도록 제어하면 시스템 구성은 특히 한정하지 않는다.
또한, 다이나믹 메모리(100)의 수도 한정하지 않는다. 복수의 다이나믹 메모리 칩에 대하여 본 발명의 방식을 적용하여도 되고, 복수의 다이나믹 메모리칩의 일부의 다이나믹 메모리에 본 발명의 방식을 적용하여도 된다.
더욱이, 캐쉬 메모리(110)의 메모리셀의 구조는 특히 한정하지 않는다. 커패시턴스(capacitance)에 전하를 축적하여 데이터를 기억하는 다이나믹형이어도 되고, 폴리 저항 혹은 TFT를 이용한 SRAM 메모리셀 혹은 6개의 MOS 트랜지스터를 이용한 완전 CMOS SRAM 메모리셀이어도 된다.
이상의 실시예 1에 의한 발명을 요약하면 하기와 같다.
(1) 복수의 워드선과 복수의 비트선의 교점에 설치된 복수의 다이나믹형 메모리셀과, 상기 복수의 비트선의 각각에 대응하여 설치된 복수의 센스앰프와, 상기 복수의 센스앰프 각각에 대응하여 설치된 복수의 입출력선을 가지는 다이나믹 메모리를 포함하는 반도체 장치에 있어서, 상기 다이나믹 메모리는, 판독동작시에, 상기 워드선을 선택하여 대응하는 상기 다이나믹형 메모리셀의 신호를 대응하는 상기 복수의 비트선으로 판독한 후, 상기 판독신호의 상기 다이나믹형 메모리셀로의 재기록 기간으로 이행시키지 않고, 상기 복수의 센스앰프가 상기 비트선으로 판독된 신호를 상기 입출력선상에서 증폭한 후, 상기 복수의 비트선이 프리챠지된다. (제1 판독모드)
(2) 또한 상기 다이나믹 메모리는, 대응하는 비트선에 라이트 앰프를 더 구비하고,
상기 다이나믹형 메모리셀로의 기록동작시에, 대응하는 상기 워드선을 선택하는 직후 혹은 직전 혹은 동시에 상기 라이트 앰프는 기록신호를 대응하는 상기 비트선으로 출력하여, 상기 다이나믹형 메모리셀로 신호를 기록한다. (제1 기록모드)
(3) 또한, 상기 (1)에서 (2)의 반도체 장치는 스태틱형 메모리셀로 구성된 적어도 하나의 캐쉬를 더 구비하고, 상기 다이나믹 메모리에서의 데이터의 판독동작에서, 상기 판독방법으로 상기 다이나믹 메모리에서 데이터를 판독하고, 상기 데이터는 적어도 하나의 상기 캐쉬에 기록되고, 상기 모든 캐쉬에서 상기 데이터가소거될 때에는, 상기 데이터를 상기 다이나믹 메모리로 되돌아가 기록한다.
(4) 상기 (1)에서 (3)에 기재된 다이나믹 메모리를 포함하는 반도체 장치에 있어서, 복수의 워드선중, 액세스 해야할 워드선을 선택하기 위한 로우 어드레스를 받는 어드레스 래치회로를 구비하고, 상기 어드레스 래치회로는, 소정 주기를 갖는 제1 클록신호의 변화점마다 상기 로우 어드레스를 래치한다.
(5) 더욱이 (4)의 파이프라인화 된 다이나믹 메모리는, 제1 기록 액세스시에 입력되는 제1 기록 어드레스와 제1 기록 데이터가 입력되는 라이트 지연회로를 더 가지며, 상기 제1 기록 액세스에 대응하는 상기 다이나믹형 메모리셀로의 기록동작은, 제1 기록 액세스에 이어 제2 기록 액세스시에 라이트 지연회로에 저장되어 있는 상기 제1 기록 어드레스와 상기 제1 기록 데이터에 대하여 행한다.
(6) 또 (5)의 다이나믹 메모리는, 어드레스 비교기를 갖는 포워드 회로를 더 구비하고, 판독 액세스에 있어서, 상기 포워드 회로는, 입력되는 판독 어드레스를 상기 제1 기록 어드레스와 상기 어드레스 비교기에 의해 비교하고, 제1 기록 액세스와 제2 기록 액세스 사이에 상기 제1 기록 어드레스와 동일한 어드레스의 판독 액세스가 있었던 경우에는, 제1 기록 데이터를 상기 판독 액세스에 대응하는 판독 데이터로 하여 출력한다.
<실시예 2>
본 발명의 파이프라인화 한 DRAM(PDRAM)의 보다 구체적인 실시예를 도 9에 나타낸다. MO는 NMOS 트랜지스터이고, 커패시터(CO)와 함께 메모리셀(CM1)을 구성하고 있다. BL1∼BLn은 비트선, WL1∼WLm이 워드선이고, 상기 메모리셀은 워드선과비트선의 교점에 접속되어 있다. (또한, 예를 들면 「초LSI 메모리」, 이토우키요단저, 배풍관, 1994발행의 90페이지에 기술되어 있는 바와 같은 폴디드형 비트선 배치방법에서는, 비트선과 워드선의 교점에 반드시 메모리셀이 접속되어 있는 것에는 한정하지 않는다. 본 발명에서는 특히 이들 비트선 배치방법은 도 9의 것에 한정하는 것이 아니다.) RAMP는 리드 앰프, WAMP는 라이트 앰프, LX-DEC는 워드선 디코더(워드선 드라이버 회로를 포함한다)이다. SARY1∼SARYx는 상기한 회로 등으로 구성된 서브 어레이이다. WDATAL은 라이트 데이터 래치, RDATAL은 리드 데이터 래치, WSEL은 라이트 데이터 셀렉터, RSEL은 리드 데이터 셀렉터, Y-DEC는 Y 디코더(Y 드라이버도 포함함), Y-ADRL은 Y 어드래스 래치, GX-DEC는 글로벌 워드선 디코더(글로벌 워드선 드라이버를 포함하는 로우 디코더), X-ADRL은 X 어드레스 래치(로우 어드레스 래치회로), CRL은 타이밍 제어회로, GWL1∼GWLz는 글로벌 워드선, DI1∼DIn은 입력 데이터, DO1∼DOn은 출력 데이터, ADD는 어드레스(어드레스는 멀티플렉스 되지 않고 입력된다), WE는 라이트 인에이블, CLK는 클록, VPL은 플레이트 전압이다.
입력된 어드레스(ADD)는, 클록(CLK)의 주기마다 X-ADRL과 Y-ADRL에서 래치되고, GX-DEC와 Y-DEC에서 디코드된다. GX-DEC에서 디코드한 결과, 글로벌 워드선(GWL1∼GWLz)중 1개가 선택된다. Y-DEC는 디코드한 결과, 서브 어레이(SARY1∼SARYx)중 1개를 선택한다. LX-DEC에는 글로벌 비트선(GWL1∼GWLz)과 Y-DEC의 디코드 결과가 입력되고, 선택된 서브 어레이중의 워드선(WL1∼WLm)중 1개를 선택하여 구동한다. 워드선에 의해 선택되는 메모리셀의 수는, 출력 혹은 입력 데이터 개수(n)와 동일하다.
판독시에는, 선택된 n개의 메모리셀에서의 기억정보를 n개의 리드 앰프(RAMP)에서 증폭한다. 증폭한 n개의 데이터(DO1A∼DOnA)는, 리드 데이터 셀렉터(RSEL)에 입력된다. RSEL은 Y 디코더(Y-DEC)에서 입력되는 디코드 신호에 따라, 서브 어레이(SARY1∼SARYx)에서 각각 출력되는 n개의 데이터(DO1A∼DOnA)를, 리드 데이터 래치(RDATAL)의 n개의 입력으로 선택하여 접속한다. 리드 데이터 래치(RDATAL)에 전송된 n개의 데이터는, 클록(CLK)에 따라 리드 데이터 래치(RDATAL)에서 래치되고, DO1∼DOn으로서 파이프라인 다이나믹 메모리(PDRAM)의 외부로 출력된다.
기록시에는, 입력 데이터(DI1∼DIn)는 클록(CLK)에 따라 라이트 데이터 래치(RDATAL)에서 래치되고, 라이트 데이터 셀렉터(WSEL)에 입력된다. 라이트 데이터 셀렉터(WSEL)는, Y디코더(Y-DEC)에서 입력되는 디코드 신호에 따라 기록 동작을 행하는 서브 어레이를 선택하고, 라이트 데이터 셀렉터(WSEL)에서의 n개의 데이터를, 서브 어레이(SARY1∼SARYx)의 n개의 입력(DI1A∼DInA)으로 선택하여 접속한다. 입력된 n개의 데이터(DI1A∼DInA)는, 기록 증폭기(WAMP)에 의해 증폭되고, 비트선을 통하여 선택된 n개의 메모리셀에 기억정보로서 기록된다.
도 9의 실시예의 구조에서, 클록(CLK) 주기내의 소정의 기간만 워드선(WL1)에서 WLm를 펄스 구동함으로써, 도 3의 (A) 혹은 (B)에서 나타낸 동작을 실현할 수 있다. 또한, 상기한 바와 같이, 재기록을 하고 있지 않으므로 상기 워드선의 펄스폭을 짧게 할 수 있고, 그것에 의해 결정되는 파이프라인 피치(클록(CLK)의 주기)를 짧게 할 수 있다. 도 9의 구조는 기본적으로 도 5의 (A)의 실시예의 구조와 동일하므로, 판독방법 및 기록방법을 타이밍 챠트로 쓰면 도 5의 (B)나 (C)와 동일하게 된다.
또한, 도 9에서 상기한 워드선 분할의 과제를, 워드선을 글로벌 워드선(GWL1∼GWLm)과 워드선(WL1∼WLm)으로 계층화 함으로써 해결하고 있다. 여기서는 글로벌 워드선(GWL1∼GWLm)과 워드선(WL1∼WLm)의 개수는 같은 개수이지만, Y디코더의 디코드 어드레스 비트 수를 증가시키면, 글로벌 워드선(GWL1∼GWLm)의 개수를 m개 보다도 감소시키는 것도 가능하다.
또한, 도 9에서는 WAMP와 RAMP의 구체적인 회로도 예는 나타나 있지 않지만, 예를 들면 WAMP에는 도 4의 303을 사용할 수 있고, RAMP에는 도 4의 302를 사용할 수 있다. 또, 도 9에서는 WAMP와 RAMP는 비트선의 양단에 배치되어 있지만, 이것은 도면을 보기쉽게 하기 위한 처치로서, 실제 회로의 레이아웃 배치는 이 배치에 한정되지 않는다. WAMP와 RAMP를 도 4의 303과 302와 같이 비트선의 일단(一端)에 접속하도록 배치하여도 된다. 또는, 그 경우, 구성에 따라서는 라이트 데이터 셀렉터(WSEL)와 리드 데이터 셀렉터(RSEL)는 공유할 수 있는 경우가 있는 것은 말할 필요도 없다. 더욱이 또, RAMP나 WAMP 양단에 비트선을 접속하고, 각각의 비트선상에 메모리셀을 접속하는, 이른바 쉐어드(shared) 센스앰프 방식을 이용해도 된다. 상기와 같이, 비트선 구조나 RAMP, WAMP 구조는, 특히 도 9에 도시한 것에 한정하지 않는다. 그 이외에, 도 9에서는, 도 4의 301로 나타난 프리챠지 회로는 특히 도시하고 있지 않지만, 이것도 도면을 보기쉽게 하기 위한 처치로서, 적절한 장소에 프리챠지 회로 등의 메모리 회로동작에 필요한 회로를 부가하여도 되는 것은 말할 필요도 없다.
<실시예 3>
다음에, 도 9 등에서 나타낸 파이프라인화 한 다이나믹 메모리를 사용한, 리프레쉬 프리다이나믹 메모리(RFPDRAM)의 실시예를 설명한다.
도 10이 RFPDRAM의 실시예를 나타내는 도면이다. PDRAM이 도 9 등에서 나타낸 파이프라인 다이나믹 메모리에 상당한다. ASEL, DISEL, WESEL은 각각 셀렉터, RFADDG는 리프레쉬 어드레스 제너레이터, RFDATL은 리프레쉬 데이터 래치(데이터 래치회로), REFSEQ는 리프레쉬 시퀀서, FF1은 플립플롭이며, 그들 회로 등으로 액세스 제어회로(ACCRL)를 형성하고 있다. 여기서, 플립플롭(FF1)은, 일반적으로 말하는 플립플롭이며, 출력 Q는 도면의 기호에서 삼각표시로 나타난 클록 입력으로 입력된 클록이, "L"에서 "H"로 천이한 시점의 입력 D를 기억하여 Q로 출력하고, 그것 이외의 상태에서는 Q출력을 유지한다.
ADD, DI, DO는 각각 PDRAM의 어드레스 및 데이터의 입력, 출력단자이며, 각각 PDRAM의 용량과 입출력 비트수에 따른 소정의 비트수로 구성되어 있다. 한편, EADD, EDI, EDO는 각각 RFPDRAM의 어드레스 및 데이터의 입력, 출력단자이며, 각각의 단자의 비트수는 PDRAM의 ADD, DI, DO와 동일한 비트수로 구성되어 있다. 또한, WE 및 EWE는 각각 PDRAM과 RFPDRAM으로의 라이트 인에이블 신호를 나타내고 있다. CLK, CLK1, CLK2는 클록신호 혹은 클록단자를 나타내고 있다.
리프레쉬 프리다이나믹 메모리(RFPDRAM)에 입력되는 어드레스(EADD)는, 셀렉터(ASEL)에 리프레쉬 어드레스 제너레이터(RFADDG)의 출력(RFADD)과 함께 입력되고, 셀렉터 신호(P1)의 값에 의해 PDRAM의 어드레스(ADD)에 선택 접속된다. 또 동일하게, RFPDRAM에 입력되는 입력 데이터(DI)는, 셀렉터(DISEL)에 리프레쉬 데이터 래치(RFDATL)의 출력(RFDAT)과 함께 입력되고, 셀렉터 신호(P1)의 값에 의해 PDRAM의 입력 데이터(DI)에 선택 접속된다. 더욱이, RFPDRAM에 입력되는 라이트 인에이블 신호(EWE)는, 셀렉터(WESEL)에 리프레쉬 시퀀서(REFSEQ)의 출력(RFWE)과 함께 입력되고, 셀렉터 신호(P1)의 값에 의해 PDRAM의 라이트 인에이블 신호(WE)에 선택 접속된다. PDRAM의 출력 데이터(DO)는 RFPDRAM의 출력 데이터(EDO)와 리프레쉬 데이터 래치(RFDATL)에 입력된다. REFSEQ는 RFPDRAM에 입력되는 클록(CLK 및 CLK2)을 이용하여, 리프레쉬 어드레스 제너레이터(RFADDG) 및 리프레쉬 데이터 래치(RFDATL)와 P1을 제어함으로써, PDRAM의 리프레쉬 동작에 필요한 제어를 행한다. 도 11에 동작예의 타이밍 챠트를 나타낸다.
클록(CLK1)은 클록(CLK2)의 2배 주파수의 클록이며, 그 상승 타이밍은 일치하고 있다. EADD, EDI, EDO, EWE 등에 접속된 RFPDRAM을 사용하는 디바이스나 회로 등(간단하게 하기 위해 도 19에는 도시하고 있지 않다. 이하, 이것을 외부 디바이스로 부르며, 그 외부 디바이스에서 RFPDRAM으로의 액세스 요구를 외부 액세스 요구라 부른다.)에서의 외부 액세스 요구는, CLK2의 상승 타이밍에서 입력된다. 도 10의 FF1의 출력(P1)은 CLK2의 상승 타이밍에서 "H"로 되어 있으므로, CLK2의 상승 타이밍에서 받아들여진 액세스 요구는 그대로 PDRAM에 전송되어 처리된다. 여기서는, #1에서 리드 요구(RA1), #3에서 라이트 요구(WA2), #5에서 리드 요구(RA3), #7에서 리드 요구(RA4), #9에서 리드 요구(RA5)가 외부 액세스 요구로서 입력되고, 그들 액세스 요구에 대응하여, RFPDRAM은, #3에서 리드 데이터(RD1) 출력 확정, #3에서 라이트 데이터(WD2) 입력, #7에서 리드 데이터(RD3) 출력 확정, #9에서 리드 데이터(RD4) 출력 확정, #11에서 리드 데이터(RD5)를 출력 확정하고 있다. 리드에 관해서는, CLK1의 주파수 환산에서 래이턴시 2, CLK2의 주파수 환산에서 레이턴시 1로, 노웨이트(no-weight)로 출력되어 있다. 라이트에 관해서는, 레이턴시 0이다.
상기한 바와 같이, 파이프라인 다이나믹 메모리(PDRAM)로의 외부 액세스 요구는, CLK1 주기 환산에서는 2주기에 1회의 비율로밖에 발생하지 않게 된다. 도 11에서는, #1, #3, #5, #7, …과 같이, 기수번째의 클록 상승에지에서만 외부 액세스 요구가 발생한다. PDRAM은 완전히 파이프라인화 되어 있으므로, PDRAM으로의 액세스 요구는 CLK1 주기에서 매번 사이클 할 수 있다. 이것에 대해서, 도 10의 구성에서는 상기한 바와 같이, 외부 액세스 요구는 CLK1 주기로 기껏해야 2주기에 1회밖에 발행되지 않는다. 이들 외부 액세스 요구의 사이(#4, #6, #8, #10, …로 나타나는 파이프라인의 빈 슬롯)에 액세스 제어회로(ACCRL)가 PDRAM에 리프레쉬 동작을 위한 액세스 요구를 발행한다. 이하, 그 방법을 도 11을 이용하여 상세하게 설명한다.
액세스 제어회로(ACCRL)는, 파이프라인 다이나믹 메모리(PDRAM) 내에 기억된 정보가 소거되지 않도록, 어떤 시간간격으로 리프레쉬 요구를 PDRAM에 발행한다. 도 11에서는, 리프레쉬 어드레스 제너레이터(RFADDG)에 의해 발생된 리프레쉬 어드레스(RFADD)에 대하여, #4에서 리드 요구(RA0)를 발행하고, #6에서 그 리드데이터(RD0)을 받아들여, 리프레쉬 데이터 래치(RFDATL)에 저장한다. 다음에, #8에서는 앞시간에 리드 요구한 동일한 어드레스에 라이트 요구(WA0)를 발행하고, RFDATL에 저장되어 있는 데이터(WD0)를 기록하고 있다. 상기 동작에 의해, PDRAM 내의 메모리셀의 재기록이 실행된다. 그 후, RFADDG는 RFADD를 카운트업(count-up)한다. 이 동작이 소정 시간간격으로 리프레쉬 시퀀서(REFSEQ)에 의해 반복됨으로써, PDRAM내의 모든 메모리셀의 리프레쉬 동작이 행해진다.
상기 실시예에 의해, 커패시턴스에 축적된 전하에 의해 정보를 기억하는 다이나믹형 메모리에 특유한 리프레쉬 동작을, 다이나믹 메모리를 사용하는 디바이스나 회로 등으로부터 완전히 은폐할 수 있다. 또한, 액세스 속도(여기서는 레이턴시 사항)에 대해서도 본래의 파이프라인 다이나믹 메모리(PDRAM)와 동일한 성능을 얻을 수 있다. (도 11의 실시예에서는 리드 레이턴시는 CLK1 주기 환산으로 2이며, 속도는 열화하고 있지 않다.) 한편, RFPDRAM으로 발행할 수 있는 최고 액세스 요구빈도(freq1)는, PDRAM이 본래 접수하는 것이 가능한 최고 액세스 빈도(freq)의 절반으로 되어버리고 있다. 그러나, 파이프라인화에 의해 PDRAM의 파이프라인 주파수(CLK1의 주파수)는 충분히 고속화 할 수 있으므로, RFPDRAM으로의 액세스 요구빈도(freq1)도 문제가 없는 레벨까지 고속화할 수 있다. 예를 들면, 리프레쉬 프리다이나믹 메모리(RFPDRAM)를 사용하는 외부 디바이스로서, 마이크로 프로세서가 300MHz에서 동작하고 있는 경우, CLK를 600MHz, CLK1를 300MHz에서 사용할 수 있다.
도 9∼도 11에서는 파이프라인 다이나믹 메모리(PDRAM)의 리드 레이턴시가2, 라이트 레이턴시가 0인 경우의 예를 나타내었지만, 상기 리프레쉬의 은폐수법은 특히 이 레이턴시의 경우에 사용이 한정되는 것이 아닌 것은 말할 필요도 없다. 단, PDRAM의 CLK1 주기 환산한 레이턴시를 L로 한 경우, 외부 액세스 요구에 대한 데이터의 수수(授受)가 CLK2 주기로 행해진다고 하면, CLK1 주기 환산의 레이턴시(L1)는, L/2에서 소수점 이하를 반올림한 수가 된다. 따라서, 외부 액세스 요구에 대한 데이터 수수의 CLK1 주기 환산 레이턴시는, L이 기수의 경우에는, L+1이 된다.
<실시예 4>
리프레쉬의 은폐수법은, 특히 도 11에서 나타낸 방법에 한정하는 것은 아니다. 도 11의 실시예에서는, PDRAM의 파이프라인 주기를 외부 액세스 요구 주기의 절반으로 하고, 외부 액세스 요구는 다이나믹 메모리의 파이프라인 클록(CLK1)에 대하여, #1, #3, #5, #7, …의 위상으로 한정함으로써, CLK1에 대하여, #4, #6, #8, #10의 위상으로 리프레쉬 동작을 행할 기회를 얻고 있다. 즉, 외부 액세스 요구의 위상과, 리프레쉬 동작에 따른 액세스 요구의 위상을, 다른 위상으로 한정하여 양자의 충돌을 회피하고 있다. 이와 같이 다른 위상에서 양자의 액세스를 제어함으로써, 양자의 액세스 충돌을 회피하면 된다.
더욱이 또한, PDRAM의 파이프라인 주기를 외부 액세스 요구의 주기보다도 짧게 하면, 외부 액세스 요구가 끊임없이 발행되고 있어도, PDRAM의 리프레쉬 기회를 확실하게 얻을 수 있다. 즉, 도 11의 실시예와 같이 파이프라인 주파수(CLK1)와, 외부 액세스 요구를 접수하는 주기에 대응하는 클록신호(CLK2)의 주파수의 비는,특히 2배가 아니어도 된다. 예를 들면 CLK1의 주파수와 CLK2의 주파수의 비는, 1 보다도 큰 유리수이면 되고, 3/2배이어도 된다. 이 경우, CLK2 주기에서 매(每)주기 외부 액세스 요구가 RFPDRAM으로 발행된 경우라도, CLK1 주기환산에서 3주기에 1회는 PDRAM으로의 외부 액세스 요구가 없는 기간이 존재하게 된다. 또한 앞의 주파수비가 1000/999배였던 경우, CLK1 주기 환산에서 1000 주기에 1회는 PDRAM으로의 외부 액세스 요구가 없는 기간이 존재하게 된다. 리프레쉬 시퀀서(REFSEQ)는, 외부 액세스 요구가 없는 타이밍에서 리프레쉬에 필요한 액세스 요구를 PDRAM으로 발행하면 된다. 일반적으로 리프레쉬 주기는 외부 액세스 요구의 주기에 비해 길기 때문에, CLK1의 주파수와 CLK2의 주파수의 비가 1000/999배 정도밖에 다르지 않아도, CLK1의 주파수는 충분히 고속으로 할 수 있으므로, 충분한 주기로 리프레쉬 동작을 행할 수 있다.
예로서 도 12 및 도 13에, CLK1의 주파수와 CLK2의 주파수비가 3/2의 경우보다 상세한 실시예를 나타낸다. 도 12의 실시예는, 도 10의 실시예와 비교하면 이하의 2점이 다르게 되어 있다. (1) 도 10의 셀렉터(ASEL, DISEL, WESEL)의 셀렉트 신호(P1)를 발생하는 플립플롭(FF1)을 생성하는 회로가, 도 12에서는 플립플롭(FF2, FF3, FF4)으로 구성되어 있고, P3가 셀렉터(ASEL, DISEL, WESEL)의 셀렉트 신호로 되어 있다. (2) EADD, EDI, EDO, EWE는 각각 플립플롭(FF5), 플립플롭(FF6), 래치(TL1), 플립플롭(FF7)을 통해 셀렉터(ASEL), 셀렉터(SISEL)의 DO단자, 셀렉터(WESEL)에 접속되어 있다. 여기서, 래치(TL1)는, 출력 Q는 클록입력 E가 "H"로 되어 있는한 D에 입력된 데이터에 따른다. 클록입력 E가 "L"로 되면, 출력 Q는클록입력 E가 "H"가 될때까지 Q 출력을 유지한다. 도 10의 경우와 동일하게, 리프레쉬 시퀀서(REFSEQ)는 RFPDRAM에 입력되는 클록(CLK1 및 CLK2)을 이용하여, 리프레쉬 어드레스 제너레이터(RFADDG) 및 리프레쉬 데이터 래치(RFDATL)와 P2, P3을 제어함으로써, PDRAM의 리프레쉬 동작에 필요한 제어를 행한다. 도 13에 동작예의 타이밍 챠트를 나타낸다.
클록(CLK1)은 클록(CLK2)의 1.5배의 주파수 클록이며, 도 13에 나타난 바와 같은 위상관계로 되어 있다. 외부 액세스 요구는, 도 11의 경우와 동일하게 플립플롭(FF5, FF6, FF7)에 의해 CLK2의 상승 타이밍에서 입력된다. 셀렉터(ASEL, DISEL, WESEL)의 셀렉트 신호(P3)는, 도 13에서 나타난 파형이 되므로, CLK2의 상승 타이밍에서 입력된 외부 액세스 요구는, 그 타이밍 이후의 CLK1의 상승 타이밍에서 파이프라인 다이나믹 메모리(PDRAM)에 투입된다. 여기서는, CLK2의 #1에서 리드 요구(RA1), #2에서 라이트 요구(WA2), #3에서 리드 요구(RA3), #4에서 리드 요구(RA4), #5에서 리드 요구(RA5)가 외부 액세스 요구로서 입력되고, CLK1의 #2에서 리드 요구(RA1), #3에서 라이트 요구(WA2), #5에서 리드 요구(RA3), #6에서 리드 요구(RA4), #8에서 리드 요구(RA5)가 PDRAM에 입력된다. 그들 액세스 요구에 대응하여, RFPDRAM은, CLK1의 #4에서 리드 데이터(RD1) 출력확정, #3에서 라이트 데이터(WD2) 입력, #7에서 리드 데이터(RD3) 출력확정, #8에서 리드 데이터(RD4) 출력확정, #10에서 리드 데이터(RD5) 출력 확정하고 있다. 각각의 리드 데이터는, 도 13에 나타낸 P2의 클록이 입력된 래치(TL1)를 통하여, CLK2의 #3에서 리드 데이터(RD1) 출력확정, #5에서 리드 데이터(RD3) 출력확정, #6에서 리드데이터(RD4) 출력확정, #7에서 리드 데이터(RD5) 출력확정된 상태에서 출력된다. 리드에 관해서는, CLK2의 주파수 환산에서 레이턴시 2, CLK1의 주파수 환산에서 레이턴시 3이고, 노웨이트(no weight)로 출력되어 있다. 라이트에 관해서는, 레이턴시 0이다.
상기한 바와 같은, 파이프라인 다이나믹 메모리(PDRAM)로의 외부 액세스 요구는, CLK1 주기 환산에서는 3주기에 2회의 비율밖에 발생하지 않게 된다. 도 13에서는, CLK1의 #2, #3, #5, #6, …과 같이, 3회에 2회의 클록 상승에지에서만 외부 액세스 요구에 대한 액세스 요구가 발생한다. PDRAM은 완전히 파이프라인화 되어 있으므로, PDRAM으로의 액세스 요구는 CLK1 주기에서 매번 사이클할 수 있다. 그것에 대해, 도 12나 도 13의 구성에서는 상기한 바와 같이, 외부 액세스 요구는 CLK1 주기에서 기껏해야 3주기에 2회밖에 발행되지 않는다. 이들 외부 액세스 요구 사이(CLK1의 #4, #7, …에서 나타나는 파이프라인의 빈 슬롯)에 액세스 제어회로(ACCRL)가 PDRAM으로 리프레쉬 동작을 위한 액세스 요구를 발행한다. 이하, 그 방법을 도 13을 이용하여 상세하게 설명한다.
액세스 제어회로(ACCRL)는, 파이프라인 다이나믹 메모리(PDRAM)내에 기억된 정보가 소거되지 않도록, 어떤 시간간격으로 리프레쉬 요구를 PDRAM에 발행한다. 도 13에서는, 리프레쉬 어드레스 제너레이터(RFADDG)에 의해 발생된 리프레쉬 어드레스에 대하여, CLK1의 #4에서 리드 요구(RA0)를 발행하고, CLK1의 #6에서 그 리드 데이터(RD0)를 받아들이고, 리프레쉬 데이터 래치(RFDATL)에 저장한다. 다음에, CLK1의 #7에서는 앞시간의 리드 요구한 동일 어드레스에 라이트 요구(WA0)를 발행하고, 리프레쉬 데이터 래치(RFDATL)에 저장되어 있는 데이터(WD0)를 기록하고 있다. 상기 동작에 의해, PDRAM내의 메모리셀의 재기록이 실행된다. 그 후, 리프레쉬 어드레스 제너레이터(RFADDG)는 리프레쉬 어드레스(RFADD)를 카운트 업한다. 이 동작이 소정 시간간격으로 리프레쉬 시퀀서(REFSEQ)에 의해 반복됨으로써, PDRAM내의 모든 메모리셀의 리프레쉬 동작이 행해진다.
도 11이나 도 12에서 나타낸 경우와 동일하게, 도 12 및 도 13에서 나타낸 실시예에 의해, 커패시턴스에 축적된 전하에 의해 정보를 기억하는 다이나믹형 메모리에 특유한 리프레쉬 동작을, 다이나믹 메모리를 사용하는 디바이스나 회로 등에서 완전히 은폐시킬 수 있다. 액세스 속도(여기서는 레이턴시 사항)에 대해서는 리드 레이턴시가 CLK1 환산으로 3, CLK2 환산으로 2가 된다. 리드 레이턴시가, PDRAM의 본래의 레이턴시에서 1만 증가하는 것만으로, 리프레쉬가 완전하게 은폐되어 있다.
상기 이외의 방법에서도, 완전히 파이프라인화 되어 있다는 특징에 의해, 외부 액세스 요구의 사이에 리프레쉬를 위한 리드 요구와 라이트 요구를 반복하여 리프레쉬를 행할 수 있다. 그 이외에, 완전히 파이프라인화 되어 있다는 특징을 이용하면, 외부 액세스 요구를 흐트러뜨리지 않는 여러 가지 방법의 리프레쉬 수단이 있을 수 있다. 여러 가지의 리프레쉬 수법을 조합시켜도 된다. 당연히, 외부 액세스 요구와 리프레쉬 요구가 충돌한 경우에, 외부 액세스 요구를 지연시키는 것이 허용된다면, 더 여러 가지의 리프레쉬 수법이 있을 수 있는 것은 말할 필요도 없다.
<실시예 5>
도 10이나 도 12에서 나타낸 리프레쉬 프리다이나믹 메모리(RFPDRAM)의 실시예에서는, 클록(CLK1과 CLK2)을 외부에서 입력하고 있지만, 특히 그 클록 공급형태에 한정하는 것은 아니다. CLK2를 CLK1에서 분주회로 등을 이용하여 생성하여도 되고, CLK2에서 CLK1을 PLL(phase locked loop) 등의 클록 더블러(doubler)를 이용하여 생성하여도 된다. 도 14에 도 10의 PLL을 이용한 경우의 클록 분배계를 부가한 경우의 실시예를 나타낸다. CLKGEN은 클록 발생회로이고, 여기서는, PLL 구조로 구성된 클록 더블러이다. CLKSYS는 PDRAM내의 클록 분배계를 나타내고 있고, 특히 한정하지 않지만, 이른바 H트리 방식의 클록 분배계를 이용하고 있다. 406과 같이 삼각의 기호로 나타낸 것은 클록버퍼이고, 405A∼405G로 나타낸 CLK1을 이용하는 래치회로(여기서는, 래치나 플립플롭 혹은 셀렉터 등의 클록을 사용하는 회로를 대표하여 래치회로로 기재하고 있다.)에 제로스큐(zero skew)로 CLK1을 분배하고 있다. 그 CLK1은 클록 발생수단(403)에도 래치회로(405A∼405G)와 동위상에서 CLK1A로 하여 분배되어 있다. 더욱이 클록 발생회로(CLKGEN)에는 클록(CLK2)도 입력되어 있다. 클록 발생회로(CLKGEN)는 PLL구조를 가지고 있으므로, 위상비교 회로를 구비하고, (1) CLK1A의 위상과 CLK2A의 위상은 동일하고, (2) CLK1A의 주파수는 CLK2의 주파수의 2배라는 조건을 갖도록 CLK1을 발생한다.
상기한 바와 같이, PDRAM내에 있어서, 클록 분해계를 이용하여 제로스큐로 분배되어 있는 CLK1을 클록 발생회로에 CLK1A로서 동일하게 제로스큐로 피드백(feed back)함으로써, RFPDRAM에 입력되는 CLK2의 위상과, 405A∼405G의 래치회로가 받아들이는 CLK1의 위상을, 동일 위상으로 할 수 있다. 이것에 의해, ADD, EADD, DO, EDO, DI, EDI, WE EWE 등의 각종 신호의 셋업 마진이나 홀드 마진을 확보하기 쉽게 되고, PDRAM을 보다 높은 주파수에서 동작시킬 수 있다. 특히 PDRAM의 면적이 커진 경우, 클록 발생회로(CLKGEN)의 출력점에서 클록과, 405A∼405G의 래치회로가 받아들이는 클록과의 사이에 큰 딜레이가 발생하므로, 상기 실시예의 방법의 효과가 커진다.
또한, 도 14에서 나타낸 클록 발생회로는 PLL구조로 한정하지 않는다. DLL(delay locked loop)이나 SMD(synchronous mirror delay) 등의 구조이어도 된다. 입력되는 2개의 클록위상을 일치시켜, 소망의 주파수 클록을 발생할 수 있는 회로이면 그 구조는 한정하지 않는다.
<실시예 6>
실시예 3이나 실시예 4의 리프레쉬 은폐방법에서의 리프레쉬 처리는, 리프레쉬 이외의 PDRAM으로의 액세스에 대한 처리에도 이용할 수 있다. 예를 들면 도 8에서 나타낸 파이프라인 재기록 수법의 재기록 액세스에 대해서도 이용할 수 있다. 즉, PDRAM의 실력으로 결정되는 파이프라인 주파수 보다도 외부 액세스 주파수가 작게 되는 사양에서 PDRAM을 사용하고, 남은 시간에 상기 재기록 동작을 행하면 된다. 캐쉬(110)를 이용하지 않고, 파괴 판독 메모리셀을 이용한 다이나믹 메모리의 완전 고속 파이프라인화를 실현할 수 있다.
또한, 파이프라인 단수 및 파이프라인의 절단방법에 대해서는, 도 9나, 후술하는 도 15의 방법에 한정하는 것은 아니다. 예를 들면 워드선 디코더(LX-DEC)에클록(CLK)을 입력하여 래치기능을 설치하거나 하여 파이프라인 단수를 증가시키거나, 리드 앰프(RAMP)나 라이트 앰프(WAMP)를 파이프라인 래치로 하여 사용하여 파이프라인 단수를 증가시켜도 된다. 파이프라인 단수를 증가시킨 편이 파이프라인 피치를 짧게 할 수 있고, 동작 주파수를 높게 할 수 있는 것은 말할 필요도 없다.
더욱이 또한, 이상의 파이프라인 다이나믹 메모리(PDRAM)의 실시예에서는, 메모리셀에서의 출력 데이터를 PDRAM 외부로 출력할 때에 래치(이하, 출력래치라 부른다)를 통하여 출력하고 있는 예를 나타낸다. 예를 들면, 도 9의 실시예에서는, 출력래치로서 리드 데이터 래치(RDATL)가 구비되어 있다. 그러나, 본 발명의 리프레쉬 은폐방법의 실현에는 이 출력래치의 유무는 한정하지 않는다. 즉, Flow-Through 형식의 동기식 다이나믹 메모리에도 적용할 수 있다. 물론, 출력래치의 유무에 의해 레이턴시가 변하는 것은 말할 필요도 없다.
또한, 도 9의 실시예에서, 도 6이나 도 7의 실시예에서 예시한 바와 같은 딜레이드 라이트 기능을 부가하는 것도 가능하며, 그 경우에도 도 10에서 도 14에 나타낸 본 발명의 리프레쉬 은폐방법이 소량의 회로를 추가하는 것만으로 실현할 수 있는 것은 말할 필요도 없다. 라이트 레이턴시와 리드 레이턴시를 합치도록 제어함으로써, CPU 등의 복수의 버스 마스터에서의 복수의 액세스 요구나 리프레쉬 요구를, 파이프라인을 흐트러뜨리지 않고 다이나믹 메모리로 투입할 수 있다. 도 9에서는 출력 데이터선(DO)과 입력 데이터선(DI)이 분리되어 있는 형식이지만, 출력 데이터선(DO)과 입력 데이터선(DI)이, 입출력 데이터선으로서 공용되고 있는 경우, 입력 데이터와 출력 데이터를 시분할로 분리하여 전달시킬 필요가 있으므로 딜레이드 라이트 기능의 효과가 커진다. 또한, 이른바 read modify write access 시에는, 리드된 데이터를 이용하여 처리한 후에 그 데이터를 라이트할 필요가 있으므로, 리드 레이턴시와 라이트 레이턴시가 같은 편이 파이프라인 충전율을 높일 수 있다.
또한, 상기 리프레쉬 은폐수법은, 파이프라인화 되어 있는 다이나믹 메모리이면, 도 9 등의 실시예에서 나타낸 파이프라인 다이나믹 메모리(PDRAM)가 아니어도 실시할 수 있는 것은 말할 필요도 없다. PDRAM이 도 3에서 나타낸 바와 같은 재기록을 행하지 않는 구조일 필요도 없다. 재기록을 행하는 경우, 도 2에서 나타낸바와 같이 워드선의 어서트 기간이 길게 되므로 파이프라인 피치가 길게 되고, 파이프라인 주파수를 높이기 어려운 등의 과제는 있다. 그러나, 도 10 및 도 12의 리프레쉬 데이터 래치(RFDATL)는 필요없고, 리프레쉬 시퀀서(REFSEQ)는 단지, 리프레쉬 어드레스 제너레이터(RFADDG)가 발생한 어드레스에 리드 액세스 요구를 발행하는 것만으로 된다.
더욱이 또한, 상기에서는, 파이프라인 동작을 이용한 리프레쉬 은폐방법을 기술하였지만, 파이프라인화 되어 있지 않은 다이나믹 메모리에도 상기 리프레쉬 은폐방법을 이용할 수 있다. 예를 들면, 이른바 싱크로너스 다이나믹 메모리(SDRAM)에도 실현할 수 있다. (또한, 파이프라인화의 유무에 관해서, 컬럼 액세스에 관해서는 SDRAM에도 파이프라인화 되어 있지만, 본원에서는 로우 액세스에 관한 파이프라인화를 의미하고 있다.) 즉, 회로의 실력으로 결정되는 사이클 시간 보다도 외부 사양의 사이클 시간을 크게 설정하고, 남은 시간에 리프레쉬 동작을 행하면 된다. 예를 들면 SDRAM의 외부 액세스 요구의 주기를, 본래의 SDRAM이실행할 수 있는 액세스 주기의 2배로 하면 된다. 즉, 뱅크 액티브 커맨드(bank active command)에서 동일 뱅크로의 뱅크 액디브 커맨드까지의 시간간격(tRC=tRAS=tRP)의 사양을, 회로의 실력의 2배로 하면 된다. 그렇게 하면, 그 시간간격(2×tRC)에서는 2회의 뱅크 액티브 커맨드에서 프리챠지 커맨드를 실행할 수 있게 된다. 그 2회의 뱅크 액티브 커맨드에서 프리챠지 커맨드 중, 1회는 외부 액세스 요구를 위한 처리를 행하고, 다른 1회는 리프레쉬가 필요한 경우에 리프레쉬 동작에 필요한 처리를 행한다. 파이프라인화 되어 있지 않으므로, 사이클 시간은 2배로 되고, 래이터시는 상기 리프레쉬 동작시에 액세스가 되었을 때의 외부 액세스의 지연을 포함하면 2배 가까이 된다. 사양적으로는 성능이 떨어지게 되지만, 리프레쉬를 완전히 은폐할 수 있으므로, 외부제어가 편하며, 사용하기 편한 메모리를 실현할 수 있다.
<실시예 7>
도 9의 실시예에서는, 정보를 기억하는 메모리셀로서, 1개의 NMOS 트랜지스터와 커패시터로 이루어지는 메모리셀에 의해 정보가 기억되어 있는 메모리셀을 이용하였다. 즉, 판독함으로써 메모리셀 내의 정보가 파괴되어 버리는 파괴 판독 메모리셀(이하, 1T 메모리셀이라 부른다)을 이용하고 있다고 가정하였다. 상기 발명은 특히 그 메모리셀 구조에 한정되는 것은 아니다. 예를 들면 1970 IEEE International Solid-State Circuits Conference Digest of Technical Papers, pp. 42-43에 기술되어 있는 3개의 NMOS 트랜지스터로 이루어지는 메모리셀에 의해 정보를 기억하는 비파괴 판독 메모리셀(이하, 3T 메모리셀이라 부른다)을 이용한 다이나믹 메모리에도 적용할 수 있다. 그 이외에, 4개의 MOS 트랜지스터를 사용한 메모리셀 등 많은 다이나믹형 메모리셀을 생각할 수 있다. 또한, 3T 메모리셀에서도, 워드선을 리드용 워드선과 라이트용 워드선으로 분리한 경우와 공통화한 경우, 혹은, 비트선을 리드용 비트선과 라이트용 비트선으로 분리한 경우와 공통화한 경우 등, 여러 가지의 제어방법이 있을 수 있다. 그들 메모리셀의 구조나 제어방법 등은 한정하지 않는다.
도 15에 상기 3T 메모리셀을 이용한 경우의 파이프라인 다이나믹 메모리(PDRAM)의 실시예를 나타낸다. MC2가 3T 메모리셀이다. NMOS 트랜지스터(M2)의 게이트 단자에 축적된 전하에 의해 정보를 기억한다. 워드선(WL1∼WLm) 및 글로벌 워드선(GWL1∼GWLz)은 3치 레벨로 제어된다. 중간전위에서는, NMOS 트랜지스터(M1)를 통해서, NMOS 트랜지스터(M2)의 게이트 전위에 따른 전류를 비트선(RBL)으로 판독한다. 기록시에는, 워드선(WL)에 고전위를 인가하여 NMOS 트랜지스터(M3)를 온시켜, 비트선(WBL)에서 NMOS 트랜지스터(M2)의 게이트 전위에 직접 전압을 인가한다.
도 15의 실시예는, 도 9의 실시예와 비교하면 이하의 2점이 다르게 되어있다. (1) 도 9의 메모리셀이 1T 메모리셀인데 비해, 도 15에서는 3T 메모리셀을 이용하고 있다. 그 때문에, 비트선이 리드용 비트선(RBL1∼RBLx)과 라이트용 비트선(WBL1∼WBLx)으로 분리되어 있다. (2) 도 9에서는 기록 데이터는 라이트 데이터 셀렉터(WSEL) 뒤에 라이트 앰프(WAMP)에서 증폭되어 비트선에 전송되어 있고, 또한, 비트선상의 판독 데이터는 리드 앰프에서 증폭된 후 리드 데이터셀렉터(RSEL)를 통하여 출력되고 있다. 그러나 도 15에서는, 기록 데이터는 라이트 앰프(WAMP)에서 증폭된 후에 라이트 데이터 셀렉터(WSEL)를 통해 비트선에 전송되고 있고, 또한, 비트선상의 판독 데이터는 리드 데이터 셀렉터(RSEL)를 통해 리드 앰프에서 증폭된 후 출력되고 있다. 따라서, 1개의 리드 앰프(RAMP) 혹은 라이트 앰프(WAMP)는 복수의 Y 어드레스로 공유되어 있다. 리드 앰프(RAMP)와 라이트 앰프(WAMP)를 도 15와 같이 복수의 비트선으로 공유화 하고 있다. 이와 같은 리드 앰프(RAMP) 혹은 라이트 앰프(WAMP)의 공유화는 각각의 앰프의 레이아웃에 사용할 수 있는 면적을, 공유하지 않는 경우에 비교하여 크게 할 수 있는 등의 이점이 있다. 큰 면적을 앰프의 레이아웃에 사용함으로써, 앰프 종류의 선택범위가 증가하고, 전류 센스앰프 등의 고속 앰프를 이용할 수 있다.
또한, 3T 메모리셀로서, 예를 들면 이토우키요단(伊藤淸男)저, 1994년 배풍관 발행, 「초LSI 메모리」의 13페이지의 도 1.10(a)에 있는 바와 같은, 리드용 워드선과 라이트용 워드선을 가진 3T 메모리셀을 사용한 경우, 도 15와 같은 워드선의 계층화는, 리드용 워드선에 대해서는 불필요하게 된다. 이것은, 3T 메모리셀이 비파괴 판독셀이라는 특징으로부터, 워드선이 어서트 되어도 판독되지 않은 메모리셀이 존재하는 것이 허용되기 때문이다.
또한, 도 9와 동일하게 도 15에서는, WAMP와 RAMP의 구체적인 회로도예는 나타내고 있지 않지만, RAMP, WAMP 구조나 비트선 구조는, 특히 도 15에 도시한 방법으로 한정하지 않는다. 또한, 도 15에서는 WAMP와 RAMP는 비트선의 양단에 배치되어 있지만, 이것은 도면을 보기쉽게 하기 위한 처치로서, 실제 회로의 레이아웃 배치는 이 배치에 한정되는 것은 아니다. WAMP와 RAMP를 도 4의 303과 302와 같이 비트선의 일단에 접속하도록 배치하여도 된다. 또한, 그 경우, 구성에 따라서는 라이트 데이터 셀렉터(WSEL)와 리드 데이터 셀렉터(RSEL)는 공유할 수 있는 경우가 있는 것은 말할 필요도 없다. 더욱이 또한, RAMP나 WAMP의 양단에 비트선을 접속하여, 각각의 비트선상에 메모리셀을 접속하는, 이른바 쉐어드(shared) 센스앰프 방식을 이용하여도 된다. 그 이외에, 도 15에서는, 도 4의 301로 나타난 프리챠지 회로는 특히 도시하고 있지 않지만, 이것도 도면을 보기쉽게 하기 위한 처치로서, 적절한 장소에 프리챠지회로 등의 메모리 회로 동작에 필요한 회로를 부가하여도 되는 것은 말할 필요도 없다.
도 15에 나타낸 바와 같은 3T 메모리셀과 같은 비파괴 판독 메모리셀을, 본 발명의 파이프라인 다이나믹 메모리(PDRAM)에 이용하여도, 도 3의 (A)와 같은 tRAS가 불필요하고 tRP가 짧은 판독 동작을 실현할 수 있다. 이 경우, 캐쉬 메모리(110)를 이용하지 않아도 된다는 이점이 있다. 도 5에서 도 14에 나타난 본 발명의 파이프라인 동작에 대해서도, 1T 메모리셀을 사용한 경우와 동일하게 실현할 수 있는 것은 말할 필요도 없다.
전원전압에도 기인하지만, 3T 메모리셀의 기억노드(NMOS 트랜지스터(M2)의 게이트 단자)에 프로세스적으로 복잡한 콘덴서를 부가하지 않는 경우에는, 리텐션 시간은 1T 메모리셀의 경우와 비교하여 짧게 된다. 또한, 판독시에 재기록을 행하지 않는 것에 의해서도, 실효적인 리텐션 시간이 짧아진다. 이상의 요인 이외에도, 특히 논리 프로세스를 이용한 3T 메모리셀에서는 1T 메모리셀 보다도 리텐션 시간이 짧아지는 요인이 많다. 이것에 의해 리프레쉬 빈도가 증가해 버린다는 결점이 있지만, 상기한 본 발명의 리프레쉬 은폐방법 등을 이용함으로써, 리프레쉬에 따른 오버헤드(over-head)를 작게 억제할 수 있다.
도 16은, 본 발명의 리프레쉬 프리다이나믹 메모리(RFPDRAM)를 탑재한, DRAM 혼재(混載) 논리 LSI(EMCHP)의 실시예를 나타내는 도면이다. 메모리셀에는 도 15에서 나타낸 3T 메모리셀을 이용하고 있다. 또한, 도 15나 도 16 등의 MOS의 기호로, M512와 같이 게이트 전극을 흰색으로 처리한 박스(box)로 나타내고 있는 것은 예를 들면 6.5nm 정도의 두꺼운 게이트 산화막으로 구성된 고내압 MOS 트랜지스터인 것을 나타내며, M522와 같이 게이트 전극을 라인으로 나타내고 있는 것은 예를 들면 3.2nm 정도의 얇은 게이트 산화막으로 구성된 MOS 트랜지스터인 것을 나타내고 있다.
VDD, VSS는 코어전원 및 그 접지이며, VDDQ, VSSQ는 I/O전원 및 그 접지를 나타내고 있다. 예를 들면 코어 전원전압은 1.0V이고, I/O 전원전압은 3.3V이다. OUT0∼OUTx는 출력신호를, IN0∼INy는 입력신호를, I/00∼I/Oz는 입력신호를 각각 나타내고 있다. 또한, PADCB는 칩 내부의 신호와 칩 외부와의 인터페이스를 취하기 위한 I/O 회로를 나타내고 있고, 511은 출력회로의 최종단 드라이버 회로를 나타내고 있으며, 두꺼운 게이트 산화막으로 구성된 PMOS 트랜지스터(M512)와, NMOS 트랜지스터(M513)로 구성되어 있다. 514는 입력회로의 초단 버퍼회로를 나타내고 있고, 두꺼운 게이트 산화막으로 구성된 PMOS 트랜지스터(M515)와, NMOS 트랜지스터(M516)로 구성되어 있다. (514에서는 간단화 하기 위해 생략하였지만,M515나 M516의 게이트 전극에 접속되는, 정전파괴를 막기 위한 이른바 ESD 소자내의 MOS 트랜지스터에 대해서도, 두꺼운 게이트 산화막의 MOS 트랜지스터로 구성하는 것이 좋다.) LCB는 인버터나 NAND 게이트 등으로 구성된 논리회로를 나타내고 있다. 도 16에서는, 얇은 게이트 산화막 두께로 구성된 PMOS 트랜지스터(M522)와, NMOS 트랜지스터(M523)로 구성된 인버터 회로(521)를 예시하고 있지만, LCB의 예로서는 마이크로 프로세서나 DSP 등의 1만 게이트 이상의 논리회로나, SRAM 등을 들 수 있다. 또한, RFPDRAM 중의 3T 메모리셀에도 I/O 회로중에 이용한 게이트 산화막 두께의 두꺼운 MOS 트랜지스터와 동일한 MOS 트랜지스터를 이용하고 있다. (도 15의 MC2 중의 NMOS 트랜지스터(M1과 M3)에는 높은 전압이 인가될 가능성이 있기 때문에, 게이트 산화막이 두꺼운 MOS 트랜지스터로 구성할 필요가 있지만, M2에는 높은 전압이 인가되지 않으므로, 프로세스적인 문제와 메모리셀 사이즈에 따라, 게이트 산화막이 얇은 MOS 트랜지스터로 구성해도 된다.)
도 16에서는, MOS 트랜지스터의 게이트·소스 전극간 혹은 게이트·드레인 전극간에 높은 전압이 인가될 가능성이 있는 MOS 트랜지스터는, 게이트 산화막이 두꺼운 MOS 트랜지스터로 구성하고, 그 이외의 MOS 트랜지스터에는, 가능한한 고속화를 위해 게이트 산화막 두께가 얇은 MOS 트랜지스터를 이용하고 있다. 도 16과 같이 게이트 산화막을 구별하여 사용함으로써, 게이트 산화막 두께의 종류를 칩 전체에서 2종류 만으로 한정할 수 있고, 제조 프로세스를 간단화할 수 있다.
일반적으로, 1T 메모리셀을 이용한 다이나믹 메모리와 논리 LSI를 하나의 칩에 혼재(混載)한 경우, 그 제조 프로세스가 복잡해 진다는 결점이 있다. 그러나,본 발명과 같이 다이나믹 메모리의 메모리셀에 3T 메모리셀을 이용하면, 메모리셀 내에 커패시터를 구성할 필요가 없으므로, 1T 메모리셀을 이용한 경우와 비교하여 프로세스의 복잡화를 작게 억제할 수 있다. 또한 도 16과 같이 구성함으로써, 메모리셀을 구성하는 트랜지스터를, 논리 LSI나 I/O 회로로 이용하고 있는 트랜지스터와 공통화할 수 있다. (단, 고속화와 메모리셀의 고(高) 리텐션 시간화를 양립하기 위해, 3T 메모리셀내의 트랜지스터의 확산층은 실리사이드화 하지 않고, 그것 이외의 트랜지스터의 확산층은 확산층 저항의 저저항화를 위해 실리사이드화 하는 등의 처치는 행해도 된다.) 이것에 의해, 논리 LSI에 다이나믹 메모리를 혼재하는 것에 의한 프로세스의 복잡화를 극히 작게 할 수 있다.
이상의 실시예에 의한 작용효과의 주된 것은 이하와 같다.
(1) 다이나믹 메모리를 파괴 판독으로 함으로써, 비트선으로 데이터를 증폭할 필요가 없고, tRAS에 상당하는 시간이 필요없다. 프리챠지 시간에 대해서는, 비트선은 소진폭이므로 짧은 시간으로 프리챠지가 가능하게 된다.
(2) (1)에 의해 사이클 타임(tRC)을 종래의 다이나믹 메모리와 비교하여 대폭 짧게 할 수 있다. 이 특징을 사용하면 다이나믹 메모리를 파이프라인 SRAM과 같이 파이프라인 한 경우에 그 파이프라인 피치를 작게 할 수 있다.
(3) 다이나믹 메모리의 센스앰프에는, 직접센스 방식의 센스앰프를 이용한 경우에는, 고속의 증폭 동작이 가능하다. 종래의 다이나믹 메모리에서 이 직접센스 방식을 사용한 경우, 그 센스앰프와 병렬로 메모리셀로의 재기록용의 앰프가 필요하게 되지만, 본 발명의 다이나믹 메모리에서는 필요 없으므로, 칩 면적을 저감할수 있다.
(4) 이상의 구성에 의해 파이프라인화 한 다이나믹 메모리에 있어서, 그 리드 레이턴시와 라이트 레이턴시를 동일하게 할 수 있다. 이것에 의해, 리드와 라이트가 혼재(混在)한 경우의 파이프라인 충전율을 높일 수 있다.
(5) 다이나믹 메모리를 파이프라인화 시키고, 외부에 액세스 제어회로(ACCRL)를 부가함으로써, 다이나믹 메모리의 리프레쉬 동작을 은폐할 수 있다.
(6) 3T 메모리셀을 이용하면, 상기 효과를, 캐쉬(110)를 이용하지 않고 실현할 수 있다.
본 발명의 주요 효과에 의하면, 다이나믹 메모리셀의 판독·기록의 사이클 타임을 단축시킬 수 있으므로, 고속동작이 가능한 DRAM을 실현할 수 있다.

Claims (18)

  1. 비트선과 복수의 워드선과의 교점에 설치된 복수의 메모리셀과, 상기 복수의 워드선에 결합된 로우 디코더(low decoder)와, 소정의 주기를 갖는 제1 클록의 변화점의 각각에서 로우 어드레스를 래치하여 상기 로우 디코더에 공급하기 위한 로우 어드레스 래치회로를 포함하는 메모리 회로와,
    복수의 제1 노드에 공급된 외부 어드레스를 제2 노드에 공급된 제2 클록의 소정의 타이밍에서 받아들이고, 상기 외부 어드레스를 상기 제1 클록의 타이밍에서 상기 로우 어드레스 래치회로에 공급하기 위한 액세스 제어회로를 구비하고,
    상기 제1 클록의 주기는, 상기 제2 클록의 주기 보다도 짧은 것을 특징으로 하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 메모리 회로는, 상기 복수의 메모리셀의 하나에서 상기 비트선에 판독된 기억신호를 증폭하여 제3 노드로 출력하기 위한 판독회로와, 제4 노드에 입력된 데이터를 상기 비트선을 통하여 상기 복수의 메모리셀의 하나에 기억정보로서 기록하기 위한 기록회로와, 상기 제3 노드 및 제4 노드의 사이에 결합된 데이터 래치회로를 더 가지며,
    상기 액세스 제어회로는, 상기 제1 클록의 제1 변화점에서 상기 복수의 워드선의 하나인 제1 워드선을 소정 기간 선택하여 상기 제1 워드선에 접속되는 상기복수의 메모리셀의 하나인 제1 메모리셀에서 판독한 제1 기억정보를 상기 판독회로에 의해 판독하여 상기 데이터 래치회로에 유지시켜, 상기 제1 클록의 제1 변화점 후의 제2 변화점에서 상기 제1 워드선을 소정 기간 선택하여 상기 데이터 래치에 유지된 상기 제1 기억정보를 상기 기록회로 및 상기 비트선을 통하여 상기 제1 메모리셀에 되돌아가 기록함으로써 상기 제1 메모리셀의 기억정보의 리프레쉬를 하기 위한 리프레쉬 제어회로를 더 가지는 것을 특징으로 하는 반도체 장치.
  3. 제 1항에 있어서,
    상기 액세스 제어회로는, 상기 외부 어드레스가 공급되지 않는 상기 제1 클록의 하나의 변화점에서, 상기 복수의 메모리셀의 하나인 제1 메모리셀에서 제1 데이터를 판독하기 위한 제1 로우 어드레스를 상기 어드레스 래치회로에 공급하고, 그 후, 상기 외부 어드레스가 공급되지 않는 상기 제1 클록의 다른 변화점에서 상기 제1 데이터를 상기 제1 메모리셀에 기록하기 위한 상기 제1 로우 어드레스를 상기 어드레스 래치회로에 공급하는 리프레쉬 제어회로를 더 가지는 것을 특징으로 하는 반도체 장치.
  4. 제 3항에 있어서,
    상기 제2 클록 주파수는, 제1 클록 주파수의 절반인 것을 특징으로 하는 반도체 장치.
  5. 제 4항에 있어서,
    상기 리프레쉬 제어회로는, 상기 제2 클록의 상승에지에서 상기 외부 어드레스를 받아들임과 동시에 상기 제2 클록의 상승에지에 대응하는 상기 제1 클록의 상승에지에서 상기 외부 어드레스를 상기 로우 어드레스 래치회로에 공급하고, 그 후의 상기 제2 클록의 하강에지에서 상기 외부 어드레스를 받아들이지 않고, 상기 제2 클록의 하강에지에 대응하는 상기 제1 클록의 상승에지에서 리프레쉬를 위한 상기 제1 로우 어드레스를 상기 로우 어드레스 래치에 공급하는 것을 특징으로 하는 반도체 장치.
  6. 제 1항에 있어서,
    상기 액세스 제어회로는, 상기 제2 클록을 받아 상기 제1 클록을 발생하기 위한 클록 발생회로를 더 가지며,
    상기 메모리 회로는, 상기 메모리 회로내에 상기 제1 클록을 분배 배송하기 위한 클록 분배회로를 더 가지고,
    상기 클록 발생회로는, 상기 제2 클록과, 상기 클록 분배회로를 통하여 분배 배송되어 귀환된 상기 제1 클록과의 위상을 비교하는 위상 비교회로를 더 가지는 것을 특징으로 하는 반도체 장치.
  7. 제 1항에 있어서,
    상기 복수의 메모리셀의 각각은, 게이트가 대응하는 워드선에 결합되어 소스또는 드레인의 한쪽이 상기 비트선에 결합되는 MISFET와 상기 MISFET의 소스 또는 드레인의 다른 쪽에 접속되는 커패시터(capacitor)를 포함하며, 상기 커패시터에 저장된 전하에 의해 정보를 기억하는 것을 특징으로 하는 반도체 장치
  8. 제 1항에 있어서,
    상기 복수의 메모리셀의 각각은, 비파괴 판독 메모리셀인 것을 특징으로 하는 반도체 장치.
  9. 제 1항에 있어서,
    상기 비트선은 판독용의 제1 비트선과 기록용의 제2 비트선으로 분리되고,
    상기 복수 메모리셀의 각각은, 게이트가 대응하는 워드선에 결합되어 소스 또는 드레인의 한쪽이 상기 제1 비트선에 결합되는 제1 MISFET와, 상기 제1 MISFET의 소스 또는 드레인의 다른 쪽에 접속되는 소스 또는 드레인을 가지는 제2 MISFET와, 게이트가 상기 대응하는 워드선에 결합되어 소스 또는 드레인의 한쪽이 상기 제2 MISFET의 게이트에 결합되는 제3 MISFET를 포함하는 것을 특징으로 하는 반도체 장치.
  10. 제 1항에 있어서,
    상기 반도체 장치는, 제1 MISFET를 포함하는 상기 반도체 장치내의 신호를 상기 반도체 장치 외부로 출력하기 위한 출력회로와, 제2 MISFET를 포함하는 논리게이트 회로를 더 가지며,
    상기 복수의 메모리셀의 각각은 포함되는 제3 MISFET를 포함하고,
    상기 제3 MISFET의 게이트 산화막 두께는, 상기 제1 MISFET의 게이트 산화막 두께와 동일하며, 상기 제2 MISFET의 게이트 산화막 두께보다도 두꺼운 것을 특징으로 하는 반도체 장치.
  11. 제 1항에 있어서,
    상기 반도체 장치는, 제1 MISFET를 포함하는 상기 반도체 장치의 외부에서 상기 반도체 장치의 내부로 신호를 입력하기 위한 입력회로와, 제2 MISFET를 포함하는 논리 게이트 회로를 더 가지며,
    상기 복수의 메모리셀의 각각은 포함되는 제3 MISFET를 포함하고,
    상기 제3 MISFET의 게이트 산화막 두께는, 상기 제1 MISFET의 게이트 산화막 두께와 동일하며, 상기 제2 MISFET의 게이트 산화막 두께보다도 두꺼운 것을 특징으로 하는 반도체 장치.
  12. 비트선과, 복수의 워드선과의 교점에 설치된 복수의 메모리셀과,
    상기 복수의 메모리셀의 하나에서 상기 비트선에 판독된 기억신호를 증폭하여 제1 노드로 출력하기 위한 판독회로와,
    제2 노드에 입력된 데이터를 상기 비트선을 통하여 상기 복수의 메모리셀의 하나에 기억정보로서 기록하기 위한 기록회로와,
    상기 제1 노드 및 제2 노드 사이에 결합된 데이터 래치회로와,
    소정 클록의 제1 변화점에서 상기 복수의 워드선의 하나인 제1 워드선을 소정 기간 선택하여 상기 제1 워드선에 접속되는 상기 복수의 메모리셀의 하나인 제1 메모리셀에서 판독한 제1 기억정보를 상기 판독회로에 의해 판독하여 상기 데이터 래치회로에 유지시켜, 상기 소정 클록의 제1 변화점 후의 제2 변화점에서 상기 제1 워드선을 소정 기간 선택하여 상기 데이터 래치에 유지된 상기 제1 기억정보를 상기 기록회로 및 상기 비트선을 통하여 상기 제1 메모리셀로 되돌아가 기록함으로써 상기 제1 메모리셀의 기억정보의 리프레쉬를 하기 위한 리프레쉬 제어회로를 가지는 것을 특징으로 하는 반도체 장치.
  13. 제 12항에 있어서,
    상기 복수의 메모리셀의 각각은, 게이트가 대응하는 워드선에 결합되어 소스 또는 드레인의 한쪽이 상기 비트선에 결합되는 MISFET와 상기 MISFET의 소스 또는 드레인의 다른 쪽에 접속되는 커패시터를 포함하고, 상기 커패시터에 저장된 전하에 의해 정보를 기억하는 것을 특징으로 하는 반도체 장치.
  14. 제 12항에 있어서,
    상기 복수의 메모리셀의 각각은, 비파괴 판독 메모리셀인 것을 특징으로 하는 반도체 장치.
  15. 제 12항에 있어서,
    상기 비트선은 판독용의 제1 비트선과 기록용의 제2 비트선으로 분리되고,
    상기 복수 메모리셀의 각각은, 게이트가 대응하는 워드선에 결합되어 소스 또는 드레인의 한쪽이 상기 제1 비트선에 결합되는 제1 MISFET와, 상기 제1 MISFET의 소스 또는 드레인의 다른 쪽에 접속되는 소스 또는 드레인을 가지는 제2 MISFET와, 게이트가 상기 대응하는 워드선에 결합되어 소스 또는 드레인의 한쪽이 상기 제2 MISFET의 게이트에 결합되는 제3 MISFET를 포함하는 것을 특징으로 하는 반도체 장치.
  16. 복수의 비트선과 복수의 워드선과의 교점에 설치된 복수의 메모리셀을 포함하는 메모리 회로와,
    상기 메모리 회로에 대하여 판독 또는 기록중 어떤 것을 지시하기 위한 외부 커맨드 및 외부 어드레스를 제1 클록의 변화점에서 받아 상기 제1 클록 보다도 주파수가 높은 제2 클록의 변화점에서 상기 메모리 회로에 판독 또는 기록중 어떤 것을 지시하기 위한 내부 커맨드 및 내부 어드레스로서 상기 메모리 회로에 공급하기 위한 액세스 제어회로를 가지며,
    상기 액세스 제어회로는, 상기 외부 커맨드 및 상기 외부 어드레스가 공급되지 않는 타이밍의 상기 제2 클록의 변화점에서 상기 복수의 메모리셀의 리프레쉬 동작을 행하기 위한 리프레쉬 제어회로를 더 포함하는 것을 특징으로 하는 반도체 장치.
  17. 제 16항에 있어서,
    상기 제1 클록과 상기 제2 클록의 주파수의 비는, 유리수인 것을 특징으로 하는 반도체 장치.
  18. 제 16항에 있어서,
    상기 외부 어드레스는, 상기 복수의 메모리셀의 하나를 선택하기 위한 신호인 것을 특징으로 하는 반도체 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180013451A (ko) * 2016-07-29 2018-02-07 에스케이하이닉스 주식회사 반도체 장치

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3786521B2 (ja) * 1998-07-01 2006-06-14 株式会社日立製作所 半導体集積回路及びデータ処理システム
JP2000137983A (ja) * 1998-08-26 2000-05-16 Toshiba Corp 半導体記憶装置
US7107395B1 (en) * 1998-12-31 2006-09-12 Emc Corporation Apparatus and methods for operating a computer storage system
TW522399B (en) * 1999-12-08 2003-03-01 Hitachi Ltd Semiconductor device
JP2002140890A (ja) * 2000-10-31 2002-05-17 Hitachi Ltd 半導体装置
JP4109841B2 (ja) * 2001-06-19 2008-07-02 株式会社東芝 半導体集積回路装置および半導体機器システム
US7275135B2 (en) * 2001-08-31 2007-09-25 Intel Corporation Hardware updated metadata for non-volatile mass storage cache
US6938142B2 (en) 2002-08-28 2005-08-30 Micron Technology, Inc. Multi-bank memory accesses using posted writes
US6934199B2 (en) 2002-12-11 2005-08-23 Micron Technology, Inc. Memory device and method having low-power, high write latency mode and high-power, low write latency mode and/or independently selectable write latency
JP4241175B2 (ja) 2003-05-09 2009-03-18 株式会社日立製作所 半導体装置
US7254690B2 (en) * 2003-06-02 2007-08-07 S. Aqua Semiconductor Llc Pipelined semiconductor memories and systems
CN100483374C (zh) * 2003-06-16 2009-04-29 Nxp股份有限公司 包括存储器的数据处理电路及相关方法
JP4130638B2 (ja) * 2004-02-10 2008-08-06 株式会社東芝 半導体集積回路装置
US7099221B2 (en) 2004-05-06 2006-08-29 Micron Technology, Inc. Memory controller method and system compensating for memory cell data losses
US7860172B2 (en) * 2004-05-13 2010-12-28 International Business Machines Corporation Self clock generation structure for low power local clock buffering decoder
US7084686B2 (en) * 2004-05-25 2006-08-01 Micron Technology, Inc. System and method for open-loop synthesis of output clock signals having a selected phase relative to an input clock signal
KR100608882B1 (ko) * 2004-06-30 2006-08-08 엘지전자 주식회사 무전극 조명기기의 도파관 시스템
US7116602B2 (en) 2004-07-15 2006-10-03 Micron Technology, Inc. Method and system for controlling refresh to avoid memory cell data losses
US7078951B2 (en) * 2004-08-27 2006-07-18 Micron Technology, Inc. System and method for reduced power open-loop synthesis of output clock signals having a selected phase relative to an input clock signal
US6965537B1 (en) 2004-08-31 2005-11-15 Micron Technology, Inc. Memory system and method using ECC to achieve low power refresh
US7139215B2 (en) * 2004-11-05 2006-11-21 International Business Machines Corporation Apparatus and method of word line decoding for deep pipelined memory
JP4808995B2 (ja) * 2005-05-24 2011-11-02 ルネサスエレクトロニクス株式会社 半導体回路装置
JP4753637B2 (ja) * 2005-06-23 2011-08-24 パトレネラ キャピタル リミテッド， エルエルシー メモリ
KR100753081B1 (ko) * 2005-09-29 2007-08-31 주식회사 하이닉스반도체 내부 어드레스 생성장치를 구비하는 반도체메모리소자
US7886122B2 (en) * 2006-08-22 2011-02-08 Qimonda North America Corp. Method and circuit for transmitting a memory clock signal
US7894289B2 (en) 2006-10-11 2011-02-22 Micron Technology, Inc. Memory system and method using partial ECC to achieve low power refresh and fast access to data
US7900120B2 (en) 2006-10-18 2011-03-01 Micron Technology, Inc. Memory system and method using ECC with flag bit to identify modified data
JP4337904B2 (ja) * 2007-04-12 2009-09-30 セイコーエプソン株式会社 集積回路装置および電子機器
JP4337903B2 (ja) * 2007-04-12 2009-09-30 セイコーエプソン株式会社 集積回路装置および電子機器
US7808849B2 (en) * 2008-07-08 2010-10-05 Nvidia Corporation Read leveling of memory units designed to receive access requests in a sequential chained topology
US7796465B2 (en) * 2008-07-09 2010-09-14 Nvidia Corporation Write leveling of memory units designed to receive access requests in a sequential chained topology
US8461884B2 (en) * 2008-08-12 2013-06-11 Nvidia Corporation Programmable delay circuit providing for a wide span of delays
US7894270B2 (en) * 2009-02-11 2011-02-22 Mosys, Inc. Data restoration method for a non-volatile memory
KR101153795B1 (ko) * 2009-12-24 2012-06-13 에스케이하이닉스 주식회사 반도체 회로 장치
JP6072449B2 (ja) * 2012-07-09 2017-02-01 ルネサスエレクトロニクス株式会社 半導体記憶回路及びその動作方法
KR102373544B1 (ko) 2015-11-06 2022-03-11 삼성전자주식회사 요청 기반의 리프레쉬를 수행하는 메모리 장치, 메모리 시스템 및 메모리 장치의 동작방법
JP2017123208A (ja) 2016-01-06 2017-07-13 ルネサスエレクトロニクス株式会社 半導体記憶装置

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6171494A (ja) 1984-09-14 1986-04-12 Hitachi Ltd 半導体記憶装置
JPH0194592A (ja) * 1987-10-06 1989-04-13 Fujitsu Ltd 半導体メモリ
US4875160A (en) * 1988-07-20 1989-10-17 Digital Equipment Corporation Method for implementing synchronous pipeline exception recovery
JPH04141886A (ja) * 1990-10-01 1992-05-15 Nec Corp マイクロコンピュータ
JP2830594B2 (ja) * 1992-03-26 1998-12-02 日本電気株式会社 半導体メモリ装置
JP3102301B2 (ja) * 1995-05-24 2000-10-23 株式会社日立製作所 半導体記憶装置
US5655105A (en) * 1995-06-30 1997-08-05 Micron Technology, Inc. Method and apparatus for multiple latency synchronous pipelined dynamic random access memory
US5966724A (en) 1996-01-11 1999-10-12 Micron Technology, Inc. Synchronous memory device with dual page and burst mode operations
JP4000206B2 (ja) * 1996-08-29 2007-10-31 富士通株式会社 半導体記憶装置
JP3798476B2 (ja) * 1996-08-30 2006-07-19 株式会社東芝 コンピュータシステムおよびそのシステムにおけるキャッシュメモリのパワーダウン制御方法
JPH10247384A (ja) * 1997-03-03 1998-09-14 Mitsubishi Electric Corp 同期型半導体記憶装置
US6711648B1 (en) 1997-03-28 2004-03-23 Siemens Aktiengesellschaft Kabushiki Kaisha Toshiba Methods and apparatus for increasing data bandwidth in a dynamic memory device by generating a delayed address transition detection signal in response to a column address strobe signal
US6094704A (en) * 1997-06-17 2000-07-25 Micron Technology, Inc. Memory device with pipelined address path
JPH11203866A (ja) * 1998-01-16 1999-07-30 Mitsubishi Electric Corp 半導体記憶装置
JPH11353871A (ja) 1998-06-10 1999-12-24 Hitachi Ltd 半導体装置
JP2000137983A (ja) * 1998-08-26 2000-05-16 Toshiba Corp 半導体記憶装置
KR100301046B1 (ko) * 1998-09-01 2001-09-06 윤종용 그래픽처리속도를향상시킬수있는듀얼포트를갖는고속싱크로너스메모리장치
US5999474A (en) 1998-10-01 1999-12-07 Monolithic System Tech Inc Method and apparatus for complete hiding of the refresh of a semiconductor memory
JP3973308B2 (ja) * 1998-11-27 2007-09-12 富士通株式会社 セルフタイミング制御回路を内蔵する集積回路装置
JP4056173B2 (ja) * 1999-04-14 2008-03-05 富士通株式会社 半導体記憶装置および該半導体記憶装置のリフレッシュ方法
TW522399B (en) 1999-12-08 2003-03-01 Hitachi Ltd Semiconductor device
JP2002140890A (ja) * 2000-10-31 2002-05-17 Hitachi Ltd 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180013451A (ko) * 2016-07-29 2018-02-07 에스케이하이닉스 주식회사 반도체 장치

Also Published As

Publication number Publication date
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