JP4130638B2 - 半導体集積回路装置 - Google Patents
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Description
OS M8とで構成される。NMOS M6、M8のゲートには制御信号MUX0pが供給され
、PMOS M5、M7のゲートには相補の制御信号MUX0nが供給される。PMOS M5
、及びNMOS M6の他端にはセンスアンプ線n1が接続され、PMOS M7、及びNMOS M8の他端にはセンスアンプ線n2が接続されている。このように本例のトラン
スファーゲート112-1は、CMOSタイプのトランスファーゲートである。CMOS
タイプのトランスファーゲートは、ビット線からの電位をセンスアンプ線に転送するときの閾値落ちを防ぐ効果がある。従って、制御信号MUX0p、MUX0nには、昇圧電位を用いなくてもかまわない。
M5、M7に対応し、NMOS M27、M29は、それぞれNMOS M6、M8に対応する。NMOS M27、M29は、制御信号MUX1pによって制御され、PMOS M26
、M28は、制御信号MUX1nによって制御される。
MOS M18のゲートは入力データ線LDIcに接続される。PMOS M19、M20のゲートにはそれぞれ、ライトセレクト信号WSLn(WSLn<1>を図示)が供給され、PMOS M19、M20はそれぞれ、ライトセレクト信号WSLnにより制御される。PMOS M19
とM20との接続ノードには、例えば、電源電位VDDが供給される。PMOS M21のゲートは入力データ線LDItに接続される。
接続される。NMOS M24、M25は、入力データ線LDIcとセンスアンプ線n2との
間に直列に接続される。NMOS M22、M25のゲートにはそれぞれ、データマスク
信号LDVpが供給される。NMOS M23、M24のゲートにはそれぞれ、ライトセレク
ト信号WSLp(WSLp<1>を図示)が供給され、NMOS M23、M24はそれぞれ、ライト
セレクト信号WSLpにより制御される。ライトセレクト信号WSLpは、ライトセレクト信号WS
Lnと相補な信号である。
データ書き込み時、図示せぬローアドレス信号よって指定されたワード線WL0がハイレベルとなると、図3、及び図4に示すように、このワード線WL0の切り替わりと、例えば、ほぼ同時に、ライトセレクト信号WSLp<1>がハイレベル、WSLn<1>がローレベルとなり、ビット線対BL1、/BL1に書き込みデータが転送される。このとき、センスアンプラッチ回路116は活性化されていない((I)Write)。また、このとき、ライトセレクト信号により選択されたビット線対BL1、及び/BL1以外のビット線対(図4ではBL0、/BL0のみを示す)は、読み出し動作となっている。
データ読み出し時、図示せぬローアドレス信号よって指定されたワード線WL0がハイレベルとなると、メモリセルから読み出されたデータが、ビット線対(図4では、BL0、/BL0、BL1、/BL1を図示)、及びトランスファーゲート回路112を介してセンスアンプ線対n1、n2に微小電位差となって現れる((IV)Read)。
図5に示すように、センスアンプ線n2は、3つの部分n2a、n2b、n2cを含む。部分n2aはコンタクトc1を介して部分n2bに接続され、部分n2bはコンタクトc2を介して部分n2cに接続される。部分n2a、n2cは同一層にある配線であり、部分n2bは、部分n2a、n2cと異なる層にある配線であり、部分n2bは、例えば、部分n2a、n2cの上層にある配線である。
図5に示すように、センスアンプ部11では、互いに隣接するセンスアンプ線対が、配線レイアウト上、隣り合わないようにシールドする。シールドの一例は、互いに隣接するセンスアンプ線対間に、センスアンプ部11で使用される信号が伝わる配線や、固定電位が与えられている配線を配置することである。本例では、固定電位が与えられる配線、例えば、接地電位VSSが与えられる配線(VSS)を、センスアンプ線n2とセンスアンプ線n5との間に配置する。さらに、センスアンプ部11で使用される信号が伝わる配線、例えば、センスアンプ活性化信号n3が伝わる配線(n3)を、センスアンプ線n1と図示せぬセンスアンプ線との間に配置し、同様にセンスアンプ活性化信号n7が伝わる配線(n7)を、センスアンプ線n1と図示せぬセンスアンプ線との間に配置する。接地電位VSSが与えられる配線(VSS)、センスアンプ活性化信号n3が伝わる配線(n3)、及びセンスアンプ活性化信号n7が伝わる配線(n7)は、例えば、センスアンプ線n1(n1a)、センスアンプ線n2の部分n2a、n2cと同一層にある配線である。
る。同様に、NMOS M23、M24はそれぞれ、それらのゲートに“WSLp<1>=H”を受け、オンする。NMOS M24、M25がオンすることで、“LDIc=H”が相補のセン
スアンプ線n2にNMOS M24、M25を介して伝わる。同様に、NMOS M22、M23がオンすることで、“LDIt=L”が真のセンスアンプ線n1にNMOS M23
、M22を介して伝わる。このとき、NMOS M22とM23との相互接続ノードn1
00の電位は“L”となり、NMOS M24とM25との相互接続ノードn101の電
位は“H”となる。
M19〜M21はそれぞれ、それらのゲートに“WSLn<1>=L”、“LDIt=L”を受け、
オンする。PMOS M20、M21がオンすることで、電源電位VDDが相補のセンスア
ンプ線n2に、PMOS M20、M21を介して伝わる。このとき、PMOS M20とM21との相互接続ノードn103の電位は“H”となる。また、PMOS M19もオ
ンしているので、PMOS M19とM18との相互接続ノードn102の電位も“H”
となる。
Lp<1>を“L”、及びライトセレクト信号WSLn<1>を“H”とし、入力データ線対LDIt、LD
Icを、センスアンプ線対n1、n2から切断する。さらに、真の入力データ線LDIt、及び相補の入力データ線LDIcの双方を“H”にプリチャージする。
Itが“H”、相補の入力データ線LDIcが“L”の書き込みデータが入力されたとする。この場合、相互接続ノードn100の電位は“L”から“H”へ遷移し、同じく相互接続ノードn101の電位は“H”から“L”へ遷移する。つまり、図14に示したビット線対の電位関係を逆転させる動作と同様な動作が、ライトバッファ回路115内の、あるノード、本例では、相互接続ノードn100、n101において発生する。ライトバッファ回路115内の、あるノードにおいて、電位関係を逆転させる動作が発生すると、入力データ線対LDIt、LDIcからセンスアンプ線対n1、n2へのデータ伝達動作を遅らせてしまう。
、n2、及びビット線対BL1、/BL1に伝達された状態の一例を示している。図10
に示す一例では、真の入力データ線LDItが“L”、相補の入力データ線LDIcが“H”の書き込みデータが入力された状態を示す。ライトバッファ回路115は、ライトセレクト信号WSLn<1>が“L”、WSLp<1>が“H”であり、活性である。また、データマスク信号LDVpは“H”であり、センスアンプ線対n1、n2、及びビット線対BL1、/BL1に対す
るライトマスクはされていない。ビット線対イコライズ回路111は、ビット線対イコライズ制御信号EQL0nが“H”、EQL0pが“L”であり、非活性である。
Lp<1>を“L”、及びWSLn<1>を“H”とし、入力データ線対LDIt、LDIcを、センスアンプ線対n1、n2から切断する。さらに、真の入力データ線LDIt、及び相補の入力データ線LDIcの双方を“H”にプリチャージする。さらに、ビット線対イコライズ制御信号EQL0nを“L”、EQL0pを“H”とし、ビット線対BL1、/BL1をイコライズ電位VBLにイコライズする。さらに、図示せぬセンスアンプ線対イコライズ回路113を使用して、センスアンプ線対n1、n2もイコライズ電位VBLにイコライズする。
H”、相補の入力データ線LDIcが“L”の書き込みデータが入力されたとする。このとき
、データマスク信号LDVpを“H”とし、NMOS M22、M25をオンさせ、相互接続
ノードn100をセンスアンプ線n1に接続し、相互接続ノードn101をセンスアンプ線n2に接続する。ライトセレクト信号WSLn<1>は“H”、WSLp<1>は“L”のままとし、PMOS M19、M20、NMOS M23、M24はそれぞれオフさせる。ビット線対イコライズ制御信号EQL0nは“L”、EQL0pは“H”のままとし、ビット線対イコライズ回路111は活性状態とする。なお、図示せぬセンスアンプ線対イコライズ回路113も、例えば、活性状態とする。
互接続ノードn102の電位は、“H”からイコライズ電位VBLに遷移する。
Claims (5)
- 複数のワード線、複数のビット線対、及びこれら複数のワード線と複数のビット線対との交点に配置されたメモリセルを含むメモリセルアレイと、
前記複数のビット線対それぞれに接続された複数のセンスアンプ線対と、
前記複数のセンスアンプ線対それぞれに接続され、前記メモリセルのデータを増幅し、保持する複数のセンスアンプラッチ回路と、
前記複数のセンスアンプラッチ回路毎に設けられ、前記複数のセンスアンプラッチ回路毎にセンスアンプ活性化信号を供給するセンスアンプドライバー回路と、
前記複数のビット線対毎に設けられたビット線対イコライズ回路と、
前記複数のセンスアンプ線対毎に設けられたセンスアンプ線対イコライズ回路と、
前記複数のセンスアンプ線対毎に設けられ、真のセンスアンプ線と真のライトデータ線との間に直列に接続された第1直列接続トランジスタ、及び相補のセンスアンプ線と相補のライトデータ線との間に直列に接続された第2直列接続トランジスタを含むライトバッファ回路と
を具備し、
データ書き込み時、前記複数のセンスアンプ線対のうち、選択されたセンスアンプ線対に対する書き込みデータの転送は、前記センスアンプラッチ回路を活性化する前に開始されるとともに、
前記ライトバッファ回路は、前記書き込みデータを、前記真のセンスアンプ線、及び前記相補のセンスアンプ線に、前記第1直列接続トランジスタ、及び前記第2直列接続トランジスタを介して伝える前に、
前記第1直列接続トランジスタ内の相互接続ノードの電位、及び前記第2直列接続トランジスタ内の相互接続ノードの電位をそれぞれ、前記ビット線対イコライズ回路、及び前記センスアンプ線対イコライズ回路の少なくともいずれか一方を使用して、イコライズすることを特徴とする半導体集積回路装置。 - 前記センスアンプ線対は、ツイスト構造であることを特徴とする請求項1に記載の半導体集積回路装置。
- 前記複数のセンスアンプ線対同士の間それぞれには、前記センスアンプラッチ回路で必要とする信号線、あるいは固定電位が与えられている配線が配置されていることを特徴とする請求項1に記載の半導体集積回路装置。
- 前記ビット線対イコライズ回路、及び前記センスアンプ線対イコライズ回路はそれぞれ、CMOSタイプのトランスファーゲートを含み、
前記ビット線対イコライズ回路に供給されるビット線対イコライズ制御信号の電位、及び前記センスアンプ線対イコライズ回路に供給されるセンスアンプ線対イコライズ制御信号の電位はそれぞれ、前記複数のワード線を駆動する電位より低いことを特徴とする請求項1に記載の半導体集積回路装置。 - 前記複数のセンスアンプ線対と前記複数のビット線との間に設けられたトランスファーゲートを、さらに備え、
前記トランスファーゲートはCMOSタイプのトランスファーゲートを含み、
前記トランスファーゲートに供給されるトランスファーゲート制御信号の電位は、前記複数のワード線を駆動する電位より低いことを特徴とする請求項1に記載の半導体集積回路装置。
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