JPH02226581A - ダイナミックメモリ - Google Patents
ダイナミックメモリInfo
- Publication number
- JPH02226581A JPH02226581A JP1044267A JP4426789A JPH02226581A JP H02226581 A JPH02226581 A JP H02226581A JP 1044267 A JP1044267 A JP 1044267A JP 4426789 A JP4426789 A JP 4426789A JP H02226581 A JPH02226581 A JP H02226581A
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- JP
- Japan
- Prior art keywords
- data
- signal
- write
- writing
- dynamic memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 title claims description 30
- 230000003321 amplification Effects 0.000 claims description 4
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 4
- 238000000034 method Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
以下の順序に従って本発明を説明する。
Ａ、産業上の利用分野。
Ｂ６発明の概要
Ｃ１従来技術［第３図］
Ｄ９発明が解決しようとする問題点［第４図］Ｅ９問題
点を解決するための手段 Ｆ０作用 Ｇ、実施例
点を解決するための手段 Ｆ０作用 Ｇ、実施例
【第１図、第２図】
Ｈ１発明の効果
（Ａ、産業上の利用分野）
本発明はダイナミックメモリ、特に書き込みの高速化、
低消費電力化を図ることのできる新規なダイナミックメ
モリに関する。 （Ｂ、発明の概要） 本発明は、ダイナミックメモリにおいて、書き込み動作
の高速化及び書き込み時における消費電力の低減を図る
ため、 書き込み時において、前データの出力後その増幅動作完
了前に書き込みデータの入力を行うようにしたものであ
る。 （Ｃ，従来技術）［第３図］ 第３図はビデオメモリ等として用いられる非汎用ダイナ
ミックメモリの一部を示す回路図である。 同図において、Ｑｓ％Ｑｓ、・・・は各メモリセルのス
イッチングＭｏＳトランジスタ、Ｃは情報蓄積用コンデ
ンサｓ Ｑｉｓ、Ｑｉｓはセンスアンプｌと、その両側
にあるビット線との間に介在せしめられたＭＯＳトラン
ジスタで、センスアンプ１をシェアドするクロック信号
ｉｓｏ、ｉｓｏ、・・・により制御される。 Ｑｃ、Ｑｃ、・・・はビット線と、シフトレジスタ（若
しくは入出力線）２との間に介在せしめられたＭＯＳト
ランジスタで、カラム選択信号（若しくはＹデコーダ出
力信号）によりスイッチングされて読み出しデータをシ
フトレジスタ２へ転送したり、逆にシフトレジスタ２か
らの書き込みデータをビット線に転送したりする。 このような従来のビデオメモリ用のダイナミックメモリ
は、書き込みと読み出しとの動作タイミングが全（同じ
であった。即ち、カラム選択信号の書き込みサイクルに
おけるタイミングと同じく読み出しサイクルにおけるタ
イミングとには差がなかった。 （Ｄ、発明が解決しようとする問題点）［第４図］ ところで、従来のビデオメモリ用のダイナミックメモリ
は書き込みと読み出しとの動作タイミングが全（同じで
あったので、書き込みの高速化の要請に応えることがで
きないという問題があった。この点について詳しく説明
すると次のとおりである。 第４図は書き込み時におけるビット線のレベルの波形図
であり、この図の如く書き込み時には、先ずアクセスさ
れたメモリセルが蓄積していた前データが読み出され、
それがセンスアンプｌによって完全に増幅された後に書
き込みが行われることになっていた。従って、第４図に
示した例のように、前データと書き込もうとする新しい
データとが互いに逆の場合（一方が１で他方がＯ）には
、その書き込み後にデータの反転が行われることになり
、そして、その反転には時間がかかる。 従って、書き込み動作が遅（なるのである。 そのうえ、ビデオメモリ等においては画像の激しい変化
に追随して新しい画像データを高速に書き込むことが要
求され、その要求が強（なる一方である。従って、書き
込みを従来のように読み出しと同じような動作スピード
で行っていてはその必要性に応えることができないとい
う問題に直面するのである。 また、前データをセンスアンプ１により完全に増幅した
後書き込みを行うと、前データと新しいデータとが逆の
場合にはセンスアンプ１に流れる電流が大きくなり、消
費電力も太き（なるという問題もあった。 本発明はこのような問題点を解決すべく為されたもので
あり、書き込み動作の高速化及び書き込み時における消
費電力の低減を図ることを目的とする。 （Ｅ、問題点を解決するための手段） 本発明ダイナミックメモリは上記問題点を解決するため
、書き込み時において、前データの出力後その増幅動作
完了前に書き込みデータの入力を行うようにしたことを
特徴とする。 （Ｆ、作用） 本発明ダイナミックメモリによれば、前データがセンス
アンプによって増幅され終る前に書き込みデータを入力
するので、前データと新しく書き込む書き込みデータと
が異なっていても書き換え易く、書き込みに要する時間
は短くて済む。また、センスアンプに流れる電流も小さ
くて済み、前データと新しいデータが逆の場合の書き込
み時における消費電力を低減することができる。 （Ｇ、実施例）［第１図、第２図］ 以下、本発明ダイナミックメモリを図示実施例に従って
詳細に説明する。 第１図は本発明ダイナミックメモリの一つの実施例を示
す回路図、第２図は書き込み時のビット線のレベル変化
を示す波形図である。 第１図に示したダイナミックメモリは第３図に示したダ
イナミックメモリとカラムセレクト信号発生回路３を有
する点で構成が相違しているが、それ以外の点では共通
しており、共通点については既に説明しであるので重ね
て説明はせず、相違点であるカラムセレクト信号発生回
路３についてのみ説明する。 ４は第１の遅延回路、５は第２の遅延回路で、第１の遅
延回路４よりも適宜遅延時間が長くされている。これ等
遅延回路４及び５はカラムセレクト信号ＳＣを遅延させ
るもので、第１の遅延回路４の出力信号はＣＭＯＳスイ
ッチング回路６を介してＭＯＳｌ−ランジスタＱｃ、、
Ｑｃ、・・・のゲートに入力され、第２の遅延回路５の
出力信号はＣＭＯＳスイッチング回路７を介してＭＯＳ
トラジスタＱｃ、Ｑｃ・・・に入力される。８はライト
信号Ｗを反転するインバータで、ライト信号Ｗと、該イ
ンバータ８によってこれを反転した信号とによって上記
ＣＭＯＳスイッチング回路６．７が制御されるようにな
っている。具体的には、読み出し時にはライト信号Ｗが
ｒロウ」になり、その結果ＣＭＯＳスイッチング回路７
がオンするので第２の遅延回路５によって遅延されたカ
ラムセレクト（選択）信号ＳＣが出力される。また、書
き込み時にはライト信号Ｗが「ハイ」になり、ＣＭＯＳ
スイッチング回路８がオンするので、第１の遅延回路４
によって遅延されたカラムセレクト信号ＳＣが出力され
る。 このように２本ダイナミックメモリはカラムセレクト信
号ＳＣのＭＯＳトランジスタＱｃ。 Ｑｃ、・・・のゲートへの入力タイミングを書き込み時
と読み出し時とで異ならせ、読み出しサイクルにおける
よりも書き込みサイクルにおける方がカラムセレクト信
号ＳＣの入力タイミングが早（なるようにしている、従
って、第２図に示すように、書き込みスピードを早くす
ることができる。 即ち、本ダイナミックメモリにおいては前データが出力
されその前データがセンスアンプ１によって増幅され始
めると直ちに書き込みが開始されるので、増幅が完了し
てから書き込みが開始される従来の場合と比較して前デ
ータと新たに書き込まれる信号が逆の場合における反転
に要する時間を短くできる。また、センスアンプ１にお
ける消費電力も少なくて済む。 尚、第２図中２点鎖線で示すのは前データと新しく書き
込まれデータとが同じ（両方ともｌか両方ともＯ）で信
号の反転がない場合のレベル変化を示す。 （Ｈ，発明の効果） 以上に述べたように、本発明ダイナミックメモリは、所
定メモリセルに対するデータの書き込み時に、該メモリ
セルが有する前データを出力し、センスアンプによるそ
の前データに対する増幅動作の完了前に書き込みデータ
を入力するようにしてなることを特徴とするものである
。 従って、本発明ダイナミックメモリによれば、前データ
がセンスアンプによって増幅され終る前に書き込みデー
タを入力するので、前データと新しく書き込む書き込み
データとが異なっていても書き換え易（、書き込みに要
する時間は短（て済む。また、センスアンプに流れる電
流も小さ（て済み、前データと新しいデータが逆の場合
の消費電力を低減できる。
低消費電力化を図ることのできる新規なダイナミックメ
モリに関する。 （Ｂ、発明の概要） 本発明は、ダイナミックメモリにおいて、書き込み動作
の高速化及び書き込み時における消費電力の低減を図る
ため、 書き込み時において、前データの出力後その増幅動作完
了前に書き込みデータの入力を行うようにしたものであ
る。 （Ｃ，従来技術）［第３図］ 第３図はビデオメモリ等として用いられる非汎用ダイナ
ミックメモリの一部を示す回路図である。 同図において、Ｑｓ％Ｑｓ、・・・は各メモリセルのス
イッチングＭｏＳトランジスタ、Ｃは情報蓄積用コンデ
ンサｓ Ｑｉｓ、Ｑｉｓはセンスアンプｌと、その両側
にあるビット線との間に介在せしめられたＭＯＳトラン
ジスタで、センスアンプ１をシェアドするクロック信号
ｉｓｏ、ｉｓｏ、・・・により制御される。 Ｑｃ、Ｑｃ、・・・はビット線と、シフトレジスタ（若
しくは入出力線）２との間に介在せしめられたＭＯＳト
ランジスタで、カラム選択信号（若しくはＹデコーダ出
力信号）によりスイッチングされて読み出しデータをシ
フトレジスタ２へ転送したり、逆にシフトレジスタ２か
らの書き込みデータをビット線に転送したりする。 このような従来のビデオメモリ用のダイナミックメモリ
は、書き込みと読み出しとの動作タイミングが全（同じ
であった。即ち、カラム選択信号の書き込みサイクルに
おけるタイミングと同じく読み出しサイクルにおけるタ
イミングとには差がなかった。 （Ｄ、発明が解決しようとする問題点）［第４図］ ところで、従来のビデオメモリ用のダイナミックメモリ
は書き込みと読み出しとの動作タイミングが全（同じで
あったので、書き込みの高速化の要請に応えることがで
きないという問題があった。この点について詳しく説明
すると次のとおりである。 第４図は書き込み時におけるビット線のレベルの波形図
であり、この図の如く書き込み時には、先ずアクセスさ
れたメモリセルが蓄積していた前データが読み出され、
それがセンスアンプｌによって完全に増幅された後に書
き込みが行われることになっていた。従って、第４図に
示した例のように、前データと書き込もうとする新しい
データとが互いに逆の場合（一方が１で他方がＯ）には
、その書き込み後にデータの反転が行われることになり
、そして、その反転には時間がかかる。 従って、書き込み動作が遅（なるのである。 そのうえ、ビデオメモリ等においては画像の激しい変化
に追随して新しい画像データを高速に書き込むことが要
求され、その要求が強（なる一方である。従って、書き
込みを従来のように読み出しと同じような動作スピード
で行っていてはその必要性に応えることができないとい
う問題に直面するのである。 また、前データをセンスアンプ１により完全に増幅した
後書き込みを行うと、前データと新しいデータとが逆の
場合にはセンスアンプ１に流れる電流が大きくなり、消
費電力も太き（なるという問題もあった。 本発明はこのような問題点を解決すべく為されたもので
あり、書き込み動作の高速化及び書き込み時における消
費電力の低減を図ることを目的とする。 （Ｅ、問題点を解決するための手段） 本発明ダイナミックメモリは上記問題点を解決するため
、書き込み時において、前データの出力後その増幅動作
完了前に書き込みデータの入力を行うようにしたことを
特徴とする。 （Ｆ、作用） 本発明ダイナミックメモリによれば、前データがセンス
アンプによって増幅され終る前に書き込みデータを入力
するので、前データと新しく書き込む書き込みデータと
が異なっていても書き換え易く、書き込みに要する時間
は短くて済む。また、センスアンプに流れる電流も小さ
くて済み、前データと新しいデータが逆の場合の書き込
み時における消費電力を低減することができる。 （Ｇ、実施例）［第１図、第２図］ 以下、本発明ダイナミックメモリを図示実施例に従って
詳細に説明する。 第１図は本発明ダイナミックメモリの一つの実施例を示
す回路図、第２図は書き込み時のビット線のレベル変化
を示す波形図である。 第１図に示したダイナミックメモリは第３図に示したダ
イナミックメモリとカラムセレクト信号発生回路３を有
する点で構成が相違しているが、それ以外の点では共通
しており、共通点については既に説明しであるので重ね
て説明はせず、相違点であるカラムセレクト信号発生回
路３についてのみ説明する。 ４は第１の遅延回路、５は第２の遅延回路で、第１の遅
延回路４よりも適宜遅延時間が長くされている。これ等
遅延回路４及び５はカラムセレクト信号ＳＣを遅延させ
るもので、第１の遅延回路４の出力信号はＣＭＯＳスイ
ッチング回路６を介してＭＯＳｌ−ランジスタＱｃ、、
Ｑｃ、・・・のゲートに入力され、第２の遅延回路５の
出力信号はＣＭＯＳスイッチング回路７を介してＭＯＳ
トラジスタＱｃ、Ｑｃ・・・に入力される。８はライト
信号Ｗを反転するインバータで、ライト信号Ｗと、該イ
ンバータ８によってこれを反転した信号とによって上記
ＣＭＯＳスイッチング回路６．７が制御されるようにな
っている。具体的には、読み出し時にはライト信号Ｗが
ｒロウ」になり、その結果ＣＭＯＳスイッチング回路７
がオンするので第２の遅延回路５によって遅延されたカ
ラムセレクト（選択）信号ＳＣが出力される。また、書
き込み時にはライト信号Ｗが「ハイ」になり、ＣＭＯＳ
スイッチング回路８がオンするので、第１の遅延回路４
によって遅延されたカラムセレクト信号ＳＣが出力され
る。 このように２本ダイナミックメモリはカラムセレクト信
号ＳＣのＭＯＳトランジスタＱｃ。 Ｑｃ、・・・のゲートへの入力タイミングを書き込み時
と読み出し時とで異ならせ、読み出しサイクルにおける
よりも書き込みサイクルにおける方がカラムセレクト信
号ＳＣの入力タイミングが早（なるようにしている、従
って、第２図に示すように、書き込みスピードを早くす
ることができる。 即ち、本ダイナミックメモリにおいては前データが出力
されその前データがセンスアンプ１によって増幅され始
めると直ちに書き込みが開始されるので、増幅が完了し
てから書き込みが開始される従来の場合と比較して前デ
ータと新たに書き込まれる信号が逆の場合における反転
に要する時間を短くできる。また、センスアンプ１にお
ける消費電力も少なくて済む。 尚、第２図中２点鎖線で示すのは前データと新しく書き
込まれデータとが同じ（両方ともｌか両方ともＯ）で信
号の反転がない場合のレベル変化を示す。 （Ｈ，発明の効果） 以上に述べたように、本発明ダイナミックメモリは、所
定メモリセルに対するデータの書き込み時に、該メモリ
セルが有する前データを出力し、センスアンプによるそ
の前データに対する増幅動作の完了前に書き込みデータ
を入力するようにしてなることを特徴とするものである
。 従って、本発明ダイナミックメモリによれば、前データ
がセンスアンプによって増幅され終る前に書き込みデー
タを入力するので、前データと新しく書き込む書き込み
データとが異なっていても書き換え易（、書き込みに要
する時間は短（て済む。また、センスアンプに流れる電
流も小さ（て済み、前データと新しいデータが逆の場合
の消費電力を低減できる。
第１図は本発明ダイナミックメモリの一つの実施例を示
す回路図、第２図は書き込み時のビット線のレベル変化
を示す波形図、第３図は従来例を示す回路図、第４図は
発明が解決しようとする問題点を説明するための書き込
み時のビット線のレベルの変化を示す波形図である。 符号の説明 １・・・センスアンプ、 ４・・・第１の遅延回路、 ５・・・第２の遅延回路、 ＳＣ・・・入出力制御信号、 Ｑｃ・・・入出力制御手段。
す回路図、第２図は書き込み時のビット線のレベル変化
を示す波形図、第３図は従来例を示す回路図、第４図は
発明が解決しようとする問題点を説明するための書き込
み時のビット線のレベルの変化を示す波形図である。 符号の説明 １・・・センスアンプ、 ４・・・第１の遅延回路、 ５・・・第２の遅延回路、 ＳＣ・・・入出力制御信号、 Ｑｃ・・・入出力制御手段。
Claims (2)
- （１）所定メモリセルに対するデータの書き込み時に、
該メモリセルが有する前データを出力し、 センスアンプによる前データ増幅動作の完了前に書き込
みデータを入力する ようにしてなることを特徴とするダイナミックメモリ - （２）ビット線に対する入出力を制御する入出力制御手
段への入出力制御信号の印加を、 書き込み時には第１の遅延回路を介して行い、 読み出し時には上記第１の遅延回路よりも遅延時間の長
い第２の遅延回路を介して行う ようにしてなることを特徴とする請求項（１）記載のダ
イナミックメモリ
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1044267A JPH02226581A (ja) | 1989-02-25 | 1989-02-25 | ダイナミックメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1044267A JPH02226581A (ja) | 1989-02-25 | 1989-02-25 | ダイナミックメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02226581A true JPH02226581A (ja) | 1990-09-10 |
Family
ID=12686740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1044267A Pending JPH02226581A (ja) | 1989-02-25 | 1989-02-25 | ダイナミックメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02226581A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5659507A (en) * | 1994-07-28 | 1997-08-19 | Kabushiki Kaisha Toshiba | Clock synchronous type DRAM with data latch |
| US6288928B1 (en) | 1999-09-27 | 2001-09-11 | Fujitsu Limited | Semiconductor integrated circuit and method of controlling column switch of semiconductor integrated circuit in write operation |
| US6542417B2 (en) | 2000-01-18 | 2003-04-01 | Fujitsu Limited | Semiconductor memory and method for controlling the same |
| US6614679B2 (en) | 2001-04-13 | 2003-09-02 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device |
| US6807110B1 (en) | 2003-03-31 | 2004-10-19 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US7345927B2 (en) | 2004-02-10 | 2008-03-18 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device |
-
1989
- 1989-02-25 JP JP1044267A patent/JPH02226581A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5659507A (en) * | 1994-07-28 | 1997-08-19 | Kabushiki Kaisha Toshiba | Clock synchronous type DRAM with data latch |
| US5754481A (en) * | 1994-07-28 | 1998-05-19 | Kabushiki Kaisha Toshiba | Clock synchronous type DRAM with latch |
| US6288928B1 (en) | 1999-09-27 | 2001-09-11 | Fujitsu Limited | Semiconductor integrated circuit and method of controlling column switch of semiconductor integrated circuit in write operation |
| US6542417B2 (en) | 2000-01-18 | 2003-04-01 | Fujitsu Limited | Semiconductor memory and method for controlling the same |
| US6614679B2 (en) | 2001-04-13 | 2003-09-02 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device |
| US6807110B1 (en) | 2003-03-31 | 2004-10-19 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US7345927B2 (en) | 2004-02-10 | 2008-03-18 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device |
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