JPH0291896A - Ｍｏｓメモリー回路 - Google Patents
Ｍｏｓメモリー回路Info
- Publication number
- JPH0291896A JPH0291896A JP63242709A JP24270988A JPH0291896A JP H0291896 A JPH0291896 A JP H0291896A JP 63242709 A JP63242709 A JP 63242709A JP 24270988 A JP24270988 A JP 24270988A JP H0291896 A JPH0291896 A JP H0291896A
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- Japan
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 9
- 230000009977 dual effect Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＯＳメモリー回路に関し、特にダイナミック
方式で読み出しを行なうＭＯＳメモリー回路に関する。
方式で読み出しを行なうＭＯＳメモリー回路に関する。
従来、この種のＭＯ’Ｓメモリー回路はデコーダ回路を
介してアクセスし、各メモリーセルの情報を読み出すよ
うに構成されている。
介してアクセスし、各メモリーセルの情報を読み出すよ
うに構成されている。
第３図（ａ＞、（ｂ）は従来のかかる一例を説明するた
めのＭＯＳメモリー回路図および各部のタイミング図で
ある。
めのＭＯＳメモリー回路図および各部のタイミング図で
ある。
第３図（ａ）に示すように、かかるＭＯＳメモリー回路
はＸデコーダ２を有するダイナミック方式の読出し専用
メモリーであり、メモリーセル１はＮ型ＭＯ３）ランジ
スタ（以下、トランジスタをＴｒと記載する）である。
はＸデコーダ２を有するダイナミック方式の読出し専用
メモリーであり、メモリーセル１はＮ型ＭＯ３）ランジ
スタ（以下、トランジスタをＴｒと記載する）である。
このメモリーセルはソースを接地線に接続するか接続し
ないかによりセル１に記憶される値は１′°又は“０″
となる。また、メモリーセル１はデータ線４に並列に接
続されており、３はワード線、５はプリチャージ用Ｐ型
ＭＯ３Ｔｒ、６はセンスアンプである。
ないかによりセル１に記憶される値は１′°又は“０″
となる。また、メモリーセル１はデータ線４に並列に接
続されており、３はワード線、５はプリチャージ用Ｐ型
ＭＯ３Ｔｒ、６はセンスアンプである。
ここで、特定のメモリーセル１のデータを読出すには、
まずすべてのメモリーセル１のワード線３を低レベルと
しデータ線４にＰ型Ｍ ＯＳ Ｔ ｒ ５を通して電荷
を注入する。この注入はデータ線４が高レベルとなるま
で行なわれる。このときセンスアンプ６の出力は低レベ
ルになる。次に、Ｐ型ＭＯＳＴｒ５をオフとしてデータ
線４の容量で高レベルを保持したのち、デコーダ２を動
作させてデータを読出すすべてのメモリーセル〔例えば
セルフ２）〕のワード線３を高レベルにする。このとき
、メモリーセル（２）には” １ ”が記憶されている
ので、Ｎ型ＭＯ８Ｔｒｌを通してデータ線４に保持され
ていた電荷が放電されデータ線４は低レベルとなり、セ
ンスアンプ６の出力を高レベルとして゛１パの読出しが
終了する。
まずすべてのメモリーセル１のワード線３を低レベルと
しデータ線４にＰ型Ｍ ＯＳ Ｔ ｒ ５を通して電荷
を注入する。この注入はデータ線４が高レベルとなるま
で行なわれる。このときセンスアンプ６の出力は低レベ
ルになる。次に、Ｐ型ＭＯＳＴｒ５をオフとしてデータ
線４の容量で高レベルを保持したのち、デコーダ２を動
作させてデータを読出すすべてのメモリーセル〔例えば
セルフ２）〕のワード線３を高レベルにする。このとき
、メモリーセル（２）には” １ ”が記憶されている
ので、Ｎ型ＭＯ８Ｔｒｌを通してデータ線４に保持され
ていた電荷が放電されデータ線４は低レベルとなり、セ
ンスアンプ６の出力を高レベルとして゛１パの読出しが
終了する。
従って、第３図（ｂ）に示すように、データ読出し期間
Ｔ５としては、データ線４への電荷注入（以下プリチャ
ージと呼ぶ）期間Ｔ３と、アドレスデコード期間Ｔ４の
和だけが最低必要であった。
Ｔ５としては、データ線４への電荷注入（以下プリチャ
ージと呼ぶ）期間Ｔ３と、アドレスデコード期間Ｔ４の
和だけが最低必要であった。
上述した従来のダイナミック方式の読出し専用メモリー
においては、データ読出し期間中にプリチャージ期間を
含むためダイナミック方式でない電流センス方式等と較
べて、読出し期間が大きくなるという欠点がある。
においては、データ読出し期間中にプリチャージ期間を
含むためダイナミック方式でない電流センス方式等と較
べて、読出し期間が大きくなるという欠点がある。
本発明の目的は、かかる読出し期間を短縮しろるＭＯＳ
メモリー回路を提供することにある。
メモリー回路を提供することにある。
本発明のＭＯＳメモリー回路は、データをダイナミック
方式で読み出すＭＯＳメモリー回路において、１つのメ
モリーセルに対しデータ線およびセンスアンプを有する
データセンス系を２重にし且つ各々別のタイミングでア
クセスするように構成される。
方式で読み出すＭＯＳメモリー回路において、１つのメ
モリーセルに対しデータ線およびセンスアンプを有する
データセンス系を２重にし且つ各々別のタイミングでア
クセスするように構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）、（ｂ）はそれぞれ本発明の第一の実施例
を説明するためのＭＯＳメモリー回路図および各部のタ
イミング図である。
を説明するためのＭＯＳメモリー回路図および各部のタ
イミング図である。
第１図（ａ）に示すように、かかるメモリー回路のメモ
リ一部はＮ型Ｍ ＯＳ Ｔ ｒメモリーセル１と、Ｘデ
コーダ２と、ワード線（Ｗ線）３とにより構成される横
積メモリーである。また、２重のデータセンス系は第１
データ線４と第１プリチヤージＰ型ＭＯ８Ｔｒ５と第１
センスアンプ６と切換用スイッチＴｒ７とデータ線容量
８により第１データセンス系が構成され、同様に第２デ
ータ線９と第２プリチヤージＰ型ＭＯ８Ｔｒ１０と第２
センスアンプ１１と切換用スイッチＴｒ１２とデータ線
容量１３により第２データセンス系が構成されている。
リ一部はＮ型Ｍ ＯＳ Ｔ ｒメモリーセル１と、Ｘデ
コーダ２と、ワード線（Ｗ線）３とにより構成される横
積メモリーである。また、２重のデータセンス系は第１
データ線４と第１プリチヤージＰ型ＭＯ８Ｔｒ５と第１
センスアンプ６と切換用スイッチＴｒ７とデータ線容量
８により第１データセンス系が構成され、同様に第２デ
ータ線９と第２プリチヤージＰ型ＭＯ８Ｔｒ１０と第２
センスアンプ１１と切換用スイッチＴｒ１２とデータ線
容量１３により第２データセンス系が構成されている。
まず、メモリーセル１内のデータを読出すためには、切
換用スイッチＴｒ７をオフ、１２をオンとした状態で片
方のデータセンス系、例えば第１データセンス系だけを
プリチャージする。プリチャージを終了したのちＸデコ
ード２を駆動すると同時に切換用スイッチＴｒ７をオン
、１２をオフとして第１データセンス系をメモリーセル
１に接続するとともに第２データセンス系プリチヤージ
を開始する。
換用スイッチＴｒ７をオフ、１２をオンとした状態で片
方のデータセンス系、例えば第１データセンス系だけを
プリチャージする。プリチャージを終了したのちＸデコ
ード２を駆動すると同時に切換用スイッチＴｒ７をオン
、１２をオフとして第１データセンス系をメモリーセル
１に接続するとともに第２データセンス系プリチヤージ
を開始する。
従って、第１図（ｂ）に示すように、この期間Ｔ１中に
第１データセンス系は読出しを行ない且つ第２データセ
ンス系はプリチャージを行なう。
第１データセンス系は読出しを行ない且つ第２データセ
ンス系はプリチャージを行なう。
さらに、次の期間Ｔ２では切換用スイッチＴ ｒ ７を
オフ、１２をオンとして第１データセンス系プリチヤー
ジし且つ第２データセンス系で読出しを行う。但し、デ
ータセンス系をメモリーセル１に接続したときに電荷の
再分布によりデータ線４゜９の電位が低下することがあ
るので、データ線４９にはメモリーセル容量と同じデー
タ線容量８１３を付加する必要がある。また、データ線
４９の電位の低下による誤読出しを防ぐため、センスア
ンプ６．１１をＮ型ＭＯ３抵抗負荷型インバータとして
センス電位を電源電圧の１／３以下とする。このとき、
データセンス系切換用スイッチＴｒ７．１２はメモリー
外部に配置できるので、大きさは自由にとれ且つメモリ
ーの速度に影響を与えることはない。また、第１データ
線４．第２データ線９を上層メタル配線とし、メモリー
セル１を下層メタル配線とすれば、メモリーセル部１の
面積増加がなくて済む。勿論メモリ一部は縦績み構成で
も良いし、またセンスアンプはＣＭＯＳでもＰ型ＭＯＳ
負荷型でも良い。
オフ、１２をオンとして第１データセンス系プリチヤー
ジし且つ第２データセンス系で読出しを行う。但し、デ
ータセンス系をメモリーセル１に接続したときに電荷の
再分布によりデータ線４゜９の電位が低下することがあ
るので、データ線４９にはメモリーセル容量と同じデー
タ線容量８１３を付加する必要がある。また、データ線
４９の電位の低下による誤読出しを防ぐため、センスア
ンプ６．１１をＮ型ＭＯ３抵抗負荷型インバータとして
センス電位を電源電圧の１／３以下とする。このとき、
データセンス系切換用スイッチＴｒ７．１２はメモリー
外部に配置できるので、大きさは自由にとれ且つメモリ
ーの速度に影響を与えることはない。また、第１データ
線４．第２データ線９を上層メタル配線とし、メモリー
セル１を下層メタル配線とすれば、メモリーセル部１の
面積増加がなくて済む。勿論メモリ一部は縦績み構成で
も良いし、またセンスアンプはＣＭＯＳでもＰ型ＭＯＳ
負荷型でも良い。
第２図は本発明の第二の実施例を説明するためのＭＯＳ
メモリーの回路図である。
メモリーの回路図である。
第２図に示すように、メモリ一部はＣＭＯ３読出し書込
みメモリーセル２１（以下、ＳＲＡＭセルと称す）と、
Ｘデコーダ２と、ワード線３により構成されるＳＲＡＭ
である。上述のＳＲＡＭセルは正転および反転データ出
力り、Ｄを有するので、２重のデータセンス系もそれぞ
れ２本のデータ線を有する。すなわち、第１データセン
ス系は第１データ線４．第１プリチヤージ用Ｐ型ＭＯ３
Ｔｒ ５．第１センスアンプ６、切換用スイッチＴｒ７
により構成され、また第２データセンス系は第２データ
線９．第２プリチヤージ用Ｐ型ＭＯ８Ｔｒ １０．第２
センスアンプ１１．切換用スイッチＴｒ１２により構成
される。書込み回路２２はプリチャージを必要としない
ため第１および第２のデータセンス系を介さずに直接Ｓ
ＲＡＭセル２１に接続される。
みメモリーセル２１（以下、ＳＲＡＭセルと称す）と、
Ｘデコーダ２と、ワード線３により構成されるＳＲＡＭ
である。上述のＳＲＡＭセルは正転および反転データ出
力り、Ｄを有するので、２重のデータセンス系もそれぞ
れ２本のデータ線を有する。すなわち、第１データセン
ス系は第１データ線４．第１プリチヤージ用Ｐ型ＭＯ３
Ｔｒ ５．第１センスアンプ６、切換用スイッチＴｒ７
により構成され、また第２データセンス系は第２データ
線９．第２プリチヤージ用Ｐ型ＭＯ８Ｔｒ １０．第２
センスアンプ１１．切換用スイッチＴｒ１２により構成
される。書込み回路２２はプリチャージを必要としない
ため第１および第２のデータセンス系を介さずに直接Ｓ
ＲＡＭセル２１に接続される。
まず、読出し動作時、切換用スイッチＴ ｒ ７をオン
、１２をオフとして第１データセンス系で読出す期間は
第２プリチヤージ用Ｐ型Ｍ ＯＳ Ｔ ｒｌｏをオンと
して第２データセンス系のプリチャージを行ない、また
切換用スイッチＴｒ７をオフ、１２をオンとして第２デ
ータセンス系で読出す期間は第１プリチヤージＰ型ＭＯ
３Ｔｒ５をオンとして第１データセンス系のプリチャー
ジを行なう。このデータ読出し時、切換用スイッチＴｒ
７または１２をオンとしてデータセンス系をＳＲＡＭセ
ル２１に接続すると、電荷の再分布によりデータ線４．
９の電位が低下するが、ＳＲＡＭセル２１の２本の出力
り、Ｄは必ず電位差を生じることがらセンスアンプ６．
１１は１■の差電圧を検出できるように同期式ラッチ型
とする。
、１２をオフとして第１データセンス系で読出す期間は
第２プリチヤージ用Ｐ型Ｍ ＯＳ Ｔ ｒｌｏをオンと
して第２データセンス系のプリチャージを行ない、また
切換用スイッチＴｒ７をオフ、１２をオンとして第２デ
ータセンス系で読出す期間は第１プリチヤージＰ型ＭＯ
３Ｔｒ５をオンとして第１データセンス系のプリチャー
ジを行なう。このデータ読出し時、切換用スイッチＴｒ
７または１２をオンとしてデータセンス系をＳＲＡＭセ
ル２１に接続すると、電荷の再分布によりデータ線４．
９の電位が低下するが、ＳＲＡＭセル２１の２本の出力
り、Ｄは必ず電位差を生じることがらセンスアンプ６．
１１は１■の差電圧を検出できるように同期式ラッチ型
とする。
一方、書込み動作時は切換用スイッチＴ ｒ ７ 。
１２を共にオフとして書込み回路２２を動作させれば良
い。もちろん、ＳＲＡＭセル２１は抵抗負荷型であって
も良い。
い。もちろん、ＳＲＡＭセル２１は抵抗負荷型であって
も良い。
このように、本実施例もデータセンス系を２重にし、交
互に読出しとプリチャージとを行うことにより、読出し
期間中にプリチャージを行うことができる。
互に読出しとプリチャージとを行うことにより、読出し
期間中にプリチャージを行うことができる。
以上説明したように、本発明のＭＯＳメモリー回路はデ
ータセンス系を２重に持ち、これを交互に使用すること
により、データセンス系のプリチャージと読出しとを並
列に行なうことができ、その結果として読出し期間中に
実質的なプリチャージ期間が不必要になるので読出し期
間を短縮することができるという効果がある。
ータセンス系を２重に持ち、これを交互に使用すること
により、データセンス系のプリチャージと読出しとを並
列に行なうことができ、その結果として読出し期間中に
実質的なプリチャージ期間が不必要になるので読出し期
間を短縮することができるという効果がある。
リチャージＰ型ＭＯ３）ランジスタ、６，１１・・セン
スアンプ、７．１２・・・切換用スイッチトランジスタ
、８．１３・・・データ線容量、２１・・・ＳＲＡＭメ
モリーセル、２２・・・書込回路。
スアンプ、７．１２・・・切換用スイッチトランジスタ
、８．１３・・・データ線容量、２１・・・ＳＲＡＭメ
モリーセル、２２・・・書込回路。
゛＼−ツノ
第１図（ａ）、（ｂ）はそれぞれ本発明の第一の実施例
を説明するためのＭＯＳメモリー回路図および各部のタ
イミング図、第２図は本発明の第二の実施例を説明する
ためのＭＯＳメモリー回路図、第３図（ａ）、（ｂ）は
それぞれ従来の一例を説明するためのＭＯＳメモリー回
路図および各部のタイミング図である。
を説明するためのＭＯＳメモリー回路図および各部のタ
イミング図、第２図は本発明の第二の実施例を説明する
ためのＭＯＳメモリー回路図、第３図（ａ）、（ｂ）は
それぞれ従来の一例を説明するためのＭＯＳメモリー回
路図および各部のタイミング図である。
Claims (1)
- データをダイナミック方式で読み出すＭＯＳメモリー回
路において、１つのメモリーセルに対しデータ線および
センスアンプを有するデータセンス系を２重にし且つ各
々別のタイミングでアクセスすることを特徴とするＭＯ
Ｓメモリー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63242709A JPH0291896A (ja) | 1988-09-27 | 1988-09-27 | Ｍｏｓメモリー回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63242709A JPH0291896A (ja) | 1988-09-27 | 1988-09-27 | Ｍｏｓメモリー回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0291896A true JPH0291896A (ja) | 1990-03-30 |
Family
ID=17093079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63242709A Pending JPH0291896A (ja) | 1988-09-27 | 1988-09-27 | Ｍｏｓメモリー回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0291896A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0485789A (ja) * | 1990-07-27 | 1992-03-18 | Nec Corp | メモリ装置 |
| KR100293358B1 (ko) * | 1996-05-15 | 2001-09-17 | 박종섭 | 고속 d-램 엑세스 방법 |
| JP2006147079A (ja) * | 2004-11-22 | 2006-06-08 | Toshiba Corp | 半導体記憶装置 |
-
1988
- 1988-09-27 JP JP63242709A patent/JPH0291896A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0485789A (ja) * | 1990-07-27 | 1992-03-18 | Nec Corp | メモリ装置 |
| KR100293358B1 (ko) * | 1996-05-15 | 2001-09-17 | 박종섭 | 고속 d-램 엑세스 방법 |
| JP2006147079A (ja) * | 2004-11-22 | 2006-06-08 | Toshiba Corp | 半導体記憶装置 |
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