KR100293358B1 - 고속 d-램 엑세스 방법 - Google Patents

고속 d-램 엑세스 방법 Download PDF

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Abstract

본 발명은 D-램 엑세스 방식에 있어선, D-램 제어기에서 타이밍을 맞출 때 RAMCLK 하나만 사용하여 설계함으로 인하여, D-램에 맞는 세밀한 타이밍 제어를 하기가 힘들었으며, 이에 따라 몇개의 웨이트 클럭을 필요로 하여 결과적으로 전체 버스 사이를의 속도가 느려졌던 점을, CPUCLK과 상기 신호가 반전된 RAMCLK를 함께 사용하여, CPUCLK이 반전된 RAMCLK이 라이징할 때(CPUCLK이 폴링할 때) 뿐만아니라 CPUCLK이 라이징할 때에도 타이밍을 제어하여 반 클럭 단위로 타이밍을 제어하고, DSACK*를 D-램의 엑세스 타임을 고러하여 미리 발생 시킴으로 인하여, 웨이트 신호를 전혀 사용하지 않고도 D-램 제어기의 리드,라이트 타이밍과 프로세서와 타이밍을 만족하면서, 웨이트 신호를 사용할 때보다 D-램 엑세스 속도를 증가시킬 수 있다.

Description

고속 D-램 엑세스 방법
제 1 도는 종래의 D-램 제어기의 리드 타이밍도,
제 2 도는 본 발명을 위한 680X0 프로세서의 타이밍도,
제 3 도는 본 발명의 리드 타이밍도,
제 4 도는 본 발명의 라이트 타이밍도,
제 5 도는 본 발명의 리프레시 타이밍도이다.
본 발명은 D-램 엑세스 방법에 있어서, 웨이트 신호를 전혀 사용하지 않고 D-램을 제어함으로써, 웨이트 신호를 사용하는 방법보다 D-램 엑세스 속도를 증가시키는 방법에 관한 것이다.
종래의 D-램 엑세스 방법은, D-램 제어기에서 타이밍을 맞출 때 램클럭 신호(RAM CLUCK : 이하 RAMCLK라 칭한다) 하나만 사용하여 설계함으로 인하여, D-램에 맞는 세밀한 타이밍 제어를 하기가 힘들었으며, 이에 따라 몇개의 웨이트 클럭을 필요로 하여 결과적으로 전체 버스 사이클의 속도를 느리게 하는 결과를 가져왔다.
이하 도면을 참조하여 상세히 설명하면 아래와 같다.
제 1 도는 종래의 D-램 제어기의 리드 타이밍도로, 중앙 처리 장치 클럭 신호(CENTURAL PROCESSING UNIT CLUCK : 이하 CPUCLK라 칭한다)와 상기 신호가 반전된 RAMCLK에서, D-램을 엑세스할 때는 단지 RAMCLK만을 이용하여 RAMCLK이 라이징할 때(CPUCLK가 폴링할 때)만 타이밍을 제어함으로써, 한 클럭 단위로 신호를 제어한다.
CPUCLK의 SO에서 어드레스 버스에 어드레스가 실리면, S1에서 어드레스 스트로브 신호(ADDRESS STROBE : 이하 AS*라 칭한다 : *는 로우일 때 액티브됨을 의미한다)와 데이타 스트로브 신호(DATA STROBE : 이하 DS*라 칭한다 : *는 로우일때 액티브됨을 의미한다)가 액티브되고, S2와 SW(웨이트 클럭)의 폴링 에지에서 로우 어드레스 스트로브 신호(ROW ADDRESS STROBE : 이하 RAS*라 칭한다 : *는 로우일때 액티브됨을 의미한다)와, 먹스 신호(이하 MUX*라 칭한다 : *는 로우일때 액티브됨을 의미한다)와, 칼럼 어드레스 스트로브 신호(COLUMN ADDRESS STROBE : 이 하 CAS*라 칭한다 : *는 로우일때 액티브됨을 의미한다)와, 데이타와 사이즈 아크 신호(DATA & SIZE ACKNOWLEDGE : 이하 DSACK*라 칭한다 : *는 로우일때 액티브됨을 의미한다)가 순서대로 액티브되고, 데이타 버스에 데이타가 실리며, 상기 신호들과 D-램의 각 사이를 타이밍을 만족시키기 위하여 웨이트 클럭이 추가되고 버스 사이클의 길이가 길어지게 된다.
본 발명은 상기와 같은 문제를 해결하고자 하는 것으로, CPUCLK과 상기 신호가 반전된 RAMCLK를 함께 사용하여, CPUCLK이 반전된 RAMCLK이 라이징할 때(CPUCLK이 폴링할 때) 뿐만아니라 CPUCLK이 라이징할 때에도 타이밍을 제어하여 반 클럭 단위로 타이밍을 제어하고, DSACK*를 D-램의 엑세스 타임을 고려하여 미리 발생 시켜, 웨이트 신호를 전혀 사용하지 않고도 D-램 제어기의 리드, 라이트 타이밍과 프로세서의 타이밍을 만족하면서, 웨이트 신호를 사용할 때보다 D-램 엑세스 속도를 증가시킴을 특징으로 한다.
이하 도면을 참조하여 상세히 설명하면 아래와 같다.
제 2 도는 본 발명을 위한 680X0 프로세서의 리드,라이트 타이밍도로, 리드 타이밍에서는 CPUCLK의 50에서 프로세서가 리드,라이트 신호(READ,WRITE : 이하 RW*라 칭한다 : *는 로우일 때 액티브됨을 의미한다)를 하이로 하고, 어드레스 버스에 어드레스를 실으며, S1에서 어드레스가 유효하다는 AS*와, 데이타가 유효하다는 DS*를 액티브 시키면, D-램에서는 어드레스를 인식하여 상기 어드레스의 데이타를 데이타 버스에 싣고, 보내는 데이타가 유효하다는 DSACK*를 액티브 시키며, 다시 프로세서에서 S2의 폴링 에지에서 DSACK*가 인식되면 S4의 폴링 에지에서 데이타를 가져가고, S5에서 AS*와 DS*를 난액티브 시키면, D-램에서는 이를 감지하여 데이타 버스에서 데이타를 제거하고, DSACK*를 난액티브 시킨다.
상기에서 라이트 타이밍에서는 CPUCLK의 S0에서 프로세서가 RW*를 로우로 하고, 어드레스 버스에 어드레스를 실으며, S1에서 어드레스가 유효하다는 AS*를 액티브 시키고, S2에서 데이타를 데이타 버스에 싣고, S53에서 보내는 데이타가 유효하다는 DS*를 액티브 시키면, D-램에서는 어드레스론 인식하여 상기 어드레스에 데이타를 라이트하고, 데이타가 유효하다는 DSACK*를 액티브 시키며, 다시 프로세서에서 S2의 폴링 에지에서 DSACK*가 인식되면 S5에서 AS*와 DS*를 난액티브 시키고, 데이타와 어드레스를 제거하면, D-램에서는 AS*와 DS*가 난액티브 된 것을 감지하여 DSACK*를 난액티브 시킨다.
제 3,4,5 도는 본 발명의 웨이트 클럭을 사용하지 않고, 상기 제 2 도의 680X0 프로세서의 리드,라이트 타이밍과 D-램의 리드,라이트,리프레시 타이밍을 만족하면서, 웨이트 신호를 사용할 때보다 빠르게 D-램을 엑세스 하는 방법의 타이밍도이다.
제 3 도는 본 발명의 리드 타이밍도로, RAS*는 AS*가 반전된 R-CLR 신호가 액티브 되면 하이로 되어 CPUCLK의 라이징 에지에서 AS*가 로우일 때 로우로 떨어지고, 프로세서가 제공하는 어드레스 신호를 D-램이 필요로 하는 RAS*와 CAS*로 분리시켜 주는 신호인 MUX*는 RAMCLK의 라이징 에지에서 RAS*신호가 로우일 때 로우로 되고, CAS*는 CPUCLK의 라이징 에지에서 MUX*가 로우일 때 로우가 되고, DSACK*는 D-램의 엑세스 타임을 고려하여 RAS*신호와 같게 만들며, D-램에서는 CAS*가 로우가 된 후에 데이타가 나오고, 프로세서에서는 S2의 폴링 에지에서 DSACK*가 로우이므로 S4의 폴링 에지에서 데이타를 가져오고, AS*와 DS*를 난엑티브 시키며, RAS*, CAS*, MUX*, DSACK*는 AS*,DS*가 하이가 된 후 R-CLR에 의하여 난액티브 되어 리드 타이밍을 마친다.
제 4 도는 본 발명의 라이트 타이밍도로, 프로세서는 S2에서 데이타를 내보내고, S3에서 DS*를 액티브 시킴으로써 이를 알리며, RAS*는 AS*가 반전된 R-CLR 신호가 액티브 되면 하이로 되어 CPUCLK의 라이징 에지에서 AS*가 로우일 때 로우로 떨어지고, 프로세서가 제공하는 어드레스 신호를 D-램이 필요로 하는 RAS*와 CAS*로 분리시켜 주는 신호인 MUX*는 RAMCLK의 라이징 에지에서 RAS*신호가 로우일 때 로우로 되고, CAS*는 CPUCLK의 라이징 에지에서 MUX*가 로우일 때 로우가 되고, DSACK*는 D-램의 엑세스 타임을 고러하여 RAS*신호와 같게 만들며, D-램에서는 CAS*가 액티브 된 후에 데이타가 써지고, S2에서 DSACK*가 로우이므로 AS*와 BS*는 S5에서 난액티브 되며, RAS*, CAS*, MUX*, DSACK*는 AS*,DS*가 하이가 된 후 R-CLR에 의하여 난액티브 되어 라이트 타이밍을 마친다.
제 5 도는 본 발명의 리프레시 타이밍도로, D-램 리프레시 시간에 맞춰 리프레시 클럭(REFRESH CLUCK : 이하 RFSCLK이라 칭한다)이 하이로 되면 리프레시 리퀘스트 신호(REFRESH REQUEST : 이하 RFRQ*로 칭한다 : *는 로우일 때 액티브 됨을 의미한다)가 로우로 되고, 리프레시 기간을 알리는 리프레시 신호(REFRESH : 이하 RFSH*라 칭한다 : *는 로우일 때 액티브 됨을 의미한다)는 RERQ*가 로우이고 AS*가 하이일 때 RAMCLK의 라이징 에지에서 액티브 되고, RPRQ는 난액티브 되며, 리프레시 기간 동안 CPUCLK의 라이징 에지에서 CAS*는 RAS*와 반대로 변하고 RAS*는 CAS*에 같게 변하며(S2의 라이징 에지에서 RAS*는 CAS*가 하이이므로 한 클럭 뒤에까지 하이가 계속되고, CAS*는 RAS*가 하이이므로 한 클럭 뒤에까지 로우로 계속된다), RFSH* 신호는 RAMCLK의 라이징 에지에서 CAS*나 RAS*가 로우이면 계속 로우로 되고, 리프레시 기간을 벗어난 후 RAS*는 MUX*가 하이이고 AS*가 로우이면 액티브 되고, 프로세서가 제공하는 어드레스 신호를 D-램이 필요로 하는 RAS*와 CAS*로 분리시켜 주는 신호인 MUX*는 RAMCLK의 라이징 에지에서 RAS*신호가 로우일 때 로우로 되고, CAS*는 CPUCLK의 라이징 에지에서 MUX*가 로우일 때 로우가 되고, DSACK*는 D-램의 엑세스 타임을 고러하여 RAS*신호와 같게 만들며, D-램에서는 CAS*가 로우가 된 후 데이타가 나오거나 써지고, 프로세서에서는 S2의 폴링 에지에서 DSACK*가 로우이므로 S4의 폴링 에지에서 데이타를 래치하고, AS*와 DS*를 난엑티브 시키며, RAS*, CAS*, MUX*, DSACK*는 AS*,DS*가 하이가 된 후 R-CLR에 의하여 난액티브 되어 리프레시 타이밍을 마친다.
본 발명은 D-램 엑세스 방식에 있어서, CPUCLK과 상기 신호가 반전된 RAMCLK를 함께 사용하여, CPUCLK이 반전된 RAMCLK이 라이징할 때(CPUCLK이 폴링할 때) 뿐만아니라 CPUCLK이 라이징할 때에도 타이밍을 제어하여 반 클럭 단위로 타이밍을 제어하고, DSACK*를 D-램의 엑세스 타임을 고려하여 미리 발생 시킴으로 인하여, 웨이트 신호를 전혀 사용하지 않고도 D-램 제어기의 리드, 라이트 타이밍과 프로세서의 타이밍을 만족하면서, 웨이트 신호를 사용할 때보다 D-램 엑세스 속도를 증가시킬 수 있다.

Claims (4)

  1. D-램 엑세스 방법에 있어서,
    기준 클럭과 그 클럭이 반전된 클럭을 함께 사용하여, 기준 클럭이 라이징할 때나 폴링할 때(반전된 클럭이 라이징할 때) 신호의 타이밍을 제어하여 반 클럭 단위로 타이밍을 제어하여 웨이트 신호를 전혀 사용하지 않고, 또한 D-램 엑세스 타임을 고려하여 AS*와 DS*가 액티브 된 후에 DSACK*를 RAS*와 같게 만들어 미리 발생시킴으로써, D-램을 고속으로 엑세스 함을 특징으로 하는 고속 D-램 엑세스 방법.
  2. 제 1 항에 있어서,
    리드 타이밍은 RAS*는 AS*가 반전된 R-CLR 신호가 액티브 되면 하이로 되어 CPUCLK의 라이징 에지에서 AS*가 로우일 때 로우로 떨어지고, 프로세서가 제공하는 어드레스 신호를 D-램이 필요로 하는 RAS* 와 CAS*로 분리시켜 주는 신호인 MUX*는 RAMCLK의 라이징 에지에서 RAS*신호가 로우일 때 로우로 되고, CAS*는 CPUCLK의 라이징 에지에서 MUX*가 로우일 때 로우가 되고, DSACK*는 D-램의 엑세스 타임을 고러하여 RAS*신호와 같게 만들며, D-램에서는 CAS*가 로우가 된 후에 데이타가 나오고, 프로세서에서는 S2의 폴링 에지에서 DSACK*가 로우이므로 S4의 폴링 에지에서 데이타를 가져오고, AS*와 DS*를 난엑티브 시키며, RAS*, CAS*, MUX*, DSACK*는 AS*,DS*가 하이가 된 후 R-CLR에 의하여 난액티브 되어 리드 타이밍을 끝내는 것을 특징으로 하는 고속 D-램 엑세스 방법.
  3. 제 1 항에 있어서,
    라이트 타이밍은 프로세서는 S2에서 데이타를 내보내고, S3에서 DS*를 액티브 시킴으로써 이를 알리며, RAS*는 AS*가 반전된 R-CLR 신호가 액티브 되면 하이로 되어 CPUCLK의 라이징 에지에서 AS*가 로우일 때 로우로 떨어지고, 프로세서가 제공하는 어드레스 신호를 D-램이 필요로 하는 RAS*와 CAS*로 분리시켜 주는 신호인 MUX*는 RAMCLK의 라이징 에지에서 RAS*신호가 로우일 때 로우로 되고. CAS*는 CPUCLK의 라이징 에지에서 MUX*가 로우일 때 로우가 되고, DSACK*는 D-램의 엑세스 타임을 고려하여 RAS*신호와 같게 만들며, D-램에서는 CAS*가 액티브 된 후에 데이타가 써지고, S2에서 DSACK*가 로우이므로 AS*와 DS*는 S5에서 난액티브 되며, RAS*, CAS*, MUX*, DSACK*는 AS*,DS*가 하이가 된 후 R-CLR에 의하여 난액티브 되어 라이트 타이밍을 끝내는 것을 특징으로 하는 고속 D-램 엑세스 방법.
  4. 제 1 항에 있어서,
    리프레시 타이밍은 D-램 리프레시 시간에 맞춰 RFSCLK이 하이로 되면 RFRQ*가 로우로 되고, 리프레시 기간을 알리는 RFSH*신호는 RERQ*가 로우이고 AS*가 하이일 때 RAMCLK의 라이징 에지에서 액티브 되고, RFRQ는 난액티브 되며, 리프레시 기간 동안 CPUCLK의 라이징 에지에서 CAS*는 RAS*와 반대로 변하고 RAS*는 CAS*에 같게 변하며(S2의 라이징 에지에서 RAS*는 CAS*가 하이이므로 한 클럭 뒤에까지 하이가 계속되고, CAS*는 RAS*가 하이이므로 한 클럭 뒤에까지 로우로 계속된다), RFSH* 신호는 RAMCLK의 라이징 에지에서 CAS*나 RAS*가 로우이면 계속 로우로 되고, 리프레시 기간을 벗어난 후 RAS*는 MUX*가 하이이고 AS*가 로우이면 액티브 되고, 프로세서가 제공하는 어드레스 신호를 D-램이 필요로 하는 RAS*와 CAS*로 분리시켜 주는 신호인 MUX*는 RAMCLK의 라이징 에지에서 RAS*신호가 로우일 때 로우로 되고, CAS*는 CPUCLK의 라이징 에지에서 MUX*가 로우일 때 로우가 되고, DSACK*는 D-램의 엑세스 타임을 고려하여 RAS*신호와 같게 만들며, D-램에서는 CAS*가 로우가 된 후 데이타가 나오거나 써지고, 프로세서에서는 S2의 폴링 에지에서 DSACK*가 로우이므로 S4의 폴링 에지에서 데이타를 래치하고. AS*와 DSS를 난엑티브 시키며, RAS*, CAS*, MUX*, DSACK*는 AS*,DS*가 하이가 된 후 R-CLR에 의하여 난액티브 되어 리프레시 타이밍을 마침을 특징으로 하는 고속 D-램 엑세스 방법.
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