JP2839311B2 - メモリ制御回路 - Google Patents
メモリ制御回路Info
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、情報処理装置、より具体的には、プロセッ
サバスに接続され、バスマスタからのメモリアクセスを
受け付けてメモリを制御するメモリ制御回路に関する。
サバスに接続され、バスマスタからのメモリアクセスを
受け付けてメモリを制御するメモリ制御回路に関する。
（従来の技術） メモリとプロセッサバスとの間に接続されるメモリ制
御回路は、プロセッサバスのシステムクロックに同期し
てバスマスタからのメモリアクセスを受け付け、バスマ
スタのメモリに対する読出し、書込みを制御するように
構成されていた。したがって、CPUのバージョンアップ
などによりクロックが変更されると、メモリとメモリ制
御回路も変更するのが有利であった。
御回路は、プロセッサバスのシステムクロックに同期し
てバスマスタからのメモリアクセスを受け付け、バスマ
スタのメモリに対する読出し、書込みを制御するように
構成されていた。したがって、CPUのバージョンアップ
などによりクロックが変更されると、メモリとメモリ制
御回路も変更するのが有利であった。
（発明が解決しようとする課題） メモリ回路はCPUのクロックに応動する。そこで、CPU
のバージョンアップに伴ってCPUのク、つまりシステム
クロックを変更する場合、本来であれば、メモリ回路も
再設計する必要があった。しかし、プロセッサバスに
は、メモリ以外の周辺アプリケーション回路が接続され
ているので、プロセッサバスのシステムクロックを変更
するとこれら周辺アプリケーション回路を大幅に変更す
る必要が生じてしまうという問題があった。変更しない
場合には、プロセッサのバージョンアップ後も従来のシ
ステムクロックでメモリ回路を動作させることになるの
で、メモリアクセス時間が短縮できず、CPUを換装して
バージョンアップしたにもかかわらずプロセッサの能力
を十分に発揮できないことがあった。
のバージョンアップに伴ってCPUのク、つまりシステム
クロックを変更する場合、本来であれば、メモリ回路も
再設計する必要があった。しかし、プロセッサバスに
は、メモリ以外の周辺アプリケーション回路が接続され
ているので、プロセッサバスのシステムクロックを変更
するとこれら周辺アプリケーション回路を大幅に変更す
る必要が生じてしまうという問題があった。変更しない
場合には、プロセッサのバージョンアップ後も従来のシ
ステムクロックでメモリ回路を動作させることになるの
で、メモリアクセス時間が短縮できず、CPUを換装して
バージョンアップしたにもかかわらずプロセッサの能力
を十分に発揮できないことがあった。
速度の速いメモリ素子を使用しても、クロックの速い
CPUを用いなければ、メモリアクセス時間が短くならな
い。メモリ回路は、タイミング生成回路においてCPUの
クロックより速いタイミングの信号を使用しているの
で、CPUのクロック変更に伴い、この回路のタイミング
も変更する必要がある。
CPUを用いなければ、メモリアクセス時間が短くならな
い。メモリ回路は、タイミング生成回路においてCPUの
クロックより速いタイミングの信号を使用しているの
で、CPUのクロック変更に伴い、この回路のタイミング
も変更する必要がある。
本発明は、このような従来の様々な問題点を解決し、
バスマスタのバージョンアップおよび既存システムへの
組込みに際して回路変更を必要としない、適応性に優れ
たメモリ制御回路を提供することを目的とする。
バスマスタのバージョンアップおよび既存システムへの
組込みに際して回路変更を必要としない、適応性に優れ
たメモリ制御回路を提供することを目的とする。
（課題を解決するための手段） 本発明は、CPUのクロックとは独立したクロックをメ
モリ制御回路に設け、このクロックに同期してメモリ回
路を動作させることにより、この問題を解決している。
モリ制御回路に設け、このクロックに同期してメモリ回
路を動作させることにより、この問題を解決している。
本発明によれば、メモリと、プロセッサバスを介して
バスマスタに接続され、バスマスタからメモリに対する
読出し、書込みを制御し、メモリをリフレッシュするリ
フレッシュ手段とを有し、バスマスタが、プロセッサバ
スにメモリのアドレス信号、アドレス有効信号、メモリ
アクセス要求、リフレッシュ要求、メモリのデータを所
定の単位で指定するデータ有効信号、読出し、書込み識
別信号、および第１のクロックを生成するメモリ制御回
路は、第１のクロックとは独立した第２のクロックを発
生するクロック発生手段と、アドレス信号およびアドレ
ス有効信号を受け、メモリアクセス要求を検出するメモ
リアクセス検出手段と、メモリアクセス要求およびリフ
レッシュ要求を検出し、アクセス開始信号またはリフレ
ッシュ開始信号を出力するアクセス受付競合手段と、ア
ドレス信号より、メモリのメモリアドレスおよび行選択
信号を出力し、所定期間の経過後に列選択信号を出力す
るアドレス選択手段と、アクセス開始信号に応動してア
ドレス選択手段を起動し、またはリフレッシュ手段に応
動してリフレッシュ手段を起動し、所定期間の第１の時
限を開始し、これを終了するとアドレス選択完了信号を
出力する第１の制御手段と、データ有効信号および読出
し、書込み識別信号に応動してメモリアクセス種別検出
信号を出力するメモリアクセス種別決定手段と、アドレ
ス選択完了信号およびメモリアクセス種別検出信号に応
動してバスマスタの読出し、書込み期間の第２の時限を
開始し、バスマスタへ応答信号を出力し、メモリを読出
し、書込みの状態に維持する第２の制御手段とを有し、
第２のクロックによりメモリアクセス要求を検出し、信
号および時限を生成する。
バスマスタに接続され、バスマスタからメモリに対する
読出し、書込みを制御し、メモリをリフレッシュするリ
フレッシュ手段とを有し、バスマスタが、プロセッサバ
スにメモリのアドレス信号、アドレス有効信号、メモリ
アクセス要求、リフレッシュ要求、メモリのデータを所
定の単位で指定するデータ有効信号、読出し、書込み識
別信号、および第１のクロックを生成するメモリ制御回
路は、第１のクロックとは独立した第２のクロックを発
生するクロック発生手段と、アドレス信号およびアドレ
ス有効信号を受け、メモリアクセス要求を検出するメモ
リアクセス検出手段と、メモリアクセス要求およびリフ
レッシュ要求を検出し、アクセス開始信号またはリフレ
ッシュ開始信号を出力するアクセス受付競合手段と、ア
ドレス信号より、メモリのメモリアドレスおよび行選択
信号を出力し、所定期間の経過後に列選択信号を出力す
るアドレス選択手段と、アクセス開始信号に応動してア
ドレス選択手段を起動し、またはリフレッシュ手段に応
動してリフレッシュ手段を起動し、所定期間の第１の時
限を開始し、これを終了するとアドレス選択完了信号を
出力する第１の制御手段と、データ有効信号および読出
し、書込み識別信号に応動してメモリアクセス種別検出
信号を出力するメモリアクセス種別決定手段と、アドレ
ス選択完了信号およびメモリアクセス種別検出信号に応
動してバスマスタの読出し、書込み期間の第２の時限を
開始し、バスマスタへ応答信号を出力し、メモリを読出
し、書込みの状態に維持する第２の制御手段とを有し、
第２のクロックによりメモリアクセス要求を検出し、信
号および時限を生成する。
（作用） 本発明によるメモリ制御回路では、クロック発生手段
がバスマスタのクロックとは独立して生成されるメモリ
クロックを発生する。メモリ制御回路は、プロセッサバ
スからメモリのアドレス信号およびアドレス有効信号が
入力され、メモリアクセスを検出し、メモリのアドレス
を選択し、メモリの行選択信号および列選択信号を出力
し、行列信号が出力されるまでの期間に応答する第１の
時限を開始する。バスから所定の単位のデータ有効信号
および読み、書き識別信号が入力されて、メモリの選択
されたアドレスを読み、書きの状態に設定し、バスマス
タのデータ読み、書き期間に対応する第２の時限を開始
する。第１の時限が終了して第２の時限が開始された時
点でプロセッサバスにアクセス応答信号を出力し、第２
の時限の終了をもって各信号を復旧させる。すべての信
号および時限は、所定のクロックを基準として生成され
る。
がバスマスタのクロックとは独立して生成されるメモリ
クロックを発生する。メモリ制御回路は、プロセッサバ
スからメモリのアドレス信号およびアドレス有効信号が
入力され、メモリアクセスを検出し、メモリのアドレス
を選択し、メモリの行選択信号および列選択信号を出力
し、行列信号が出力されるまでの期間に応答する第１の
時限を開始する。バスから所定の単位のデータ有効信号
および読み、書き識別信号が入力されて、メモリの選択
されたアドレスを読み、書きの状態に設定し、バスマス
タのデータ読み、書き期間に対応する第２の時限を開始
する。第１の時限が終了して第２の時限が開始された時
点でプロセッサバスにアクセス応答信号を出力し、第２
の時限の終了をもって各信号を復旧させる。すべての信
号および時限は、所定のクロックを基準として生成され
る。
（実施例） 次に添付図面を参照して本発明によるメモリ制御回路
の実施例を詳細に説明する。第２図はマイクロコンピユ
ータシステムの一般的構成を示し、CPU1には、アドレス
バス7a、データバス7dおよびコントロールバス7cを含む
プロセッサバス７が接続され、プロセッサバス７には、
本発明によるメモリ制御回路２と、周辺装置インタフェ
ース５が接続されている。メモリ制御回路２にはメモリ
３が接続され、周辺装置インタフェース５には周辺装置
６が接続されている。メモリ制御回路２は、メモリ３を
リフレッシュするリフレッシュ回路３を有する。
の実施例を詳細に説明する。第２図はマイクロコンピユ
ータシステムの一般的構成を示し、CPU1には、アドレス
バス7a、データバス7dおよびコントロールバス7cを含む
プロセッサバス７が接続され、プロセッサバス７には、
本発明によるメモリ制御回路２と、周辺装置インタフェ
ース５が接続されている。メモリ制御回路２にはメモリ
３が接続され、周辺装置インタフェース５には周辺装置
６が接続されている。メモリ制御回路２は、メモリ３を
リフレッシュするリフレッシュ回路３を有する。
CPU1はメモリ制御回路２を介してメモリ４にアクセス
する。周辺装置インタフェース５は、ダイレクトメモリ
アクセス（DMA）方式の場合、周辺装置６がインタフェ
ース５からCPU1のプログラムを介さずに直接、メモリ制
御回路２よりメモリ４にアクセスする。この場合、周辺
装置インタフェース５はCPU1と同様にバスマスタであ
る。
する。周辺装置インタフェース５は、ダイレクトメモリ
アクセス（DMA）方式の場合、周辺装置６がインタフェ
ース５からCPU1のプログラムを介さずに直接、メモリ制
御回路２よりメモリ４にアクセスする。この場合、周辺
装置インタフェース５はCPU1と同様にバスマスタであ
る。
本発明によるメモリ制御回路２では、CPU1のクロック
とは独立したメモリクロックを生成するクロック源を有
し、CPU1からのメモリアクセスを受け付けてCPU1からメ
モリ４への読出し、書込みを自クロックに同期して制御
する。主にこの点が従来方式と異なる。
とは独立したメモリクロックを生成するクロック源を有
し、CPU1からのメモリアクセスを受け付けてCPU1からメ
モリ４への読出し、書込みを自クロックに同期して制御
する。主にこの点が従来方式と異なる。
従来方式のメモリ制御回路８の構成例を第７図に示
す。同回路は、プロセッサバスを介してインテル社製モ
デル68000相当のCPUと接続されている。
す。同回路は、プロセッサバスを介してインテル社製モ
デル68000相当のCPUと接続されている。
第８図にこの従来方式のCPUのメモリリードサイクル
を示す。CPUは、そのクロックCLKの各ステートS0〜S7で
信号を入出力し、メモリ制御回路８もクロックCLKに同
期してCPUのモメリアクセスを受け付ける。CPUはステー
トS1でアドレスADおよびアドレスストローブ信号ASを出
力する。メモリアクセス検出回路50はアドレスADとアド
レスストローブ信号ASが入力されると、自己のメモリパ
ッケージのアドレスと照合する。両者が一致すると、ア
ドレスマッチ出力70が出力される。
を示す。CPUは、そのクロックCLKの各ステートS0〜S7で
信号を入出力し、メモリ制御回路８もクロックCLKに同
期してCPUのモメリアクセスを受け付ける。CPUはステー
トS1でアドレスADおよびアドレスストローブ信号ASを出
力する。メモリアクセス検出回路50はアドレスADとアド
レスストローブ信号ASが入力されると、自己のメモリパ
ッケージのアドレスと照合する。両者が一致すると、ア
ドレスマッチ出力70が出力される。
アクセス受付競合回路54は、この出力70とリフレッシ
ュカウンタ52のリフレッシュ要求53に応動し、両者を調
整してステートS3でメモリアクセス要求72をシーケンサ
56に出力する。シーケンサ56は、所定のシーケンスステ
ート１および２を開始してCPUに応答信号▲
▼を出力し、RAS/CAS制御回路58およびメモリ周辺制御
回路62を起動する。
ュカウンタ52のリフレッシュ要求53に応動し、両者を調
整してステートS3でメモリアクセス要求72をシーケンサ
56に出力する。シーケンサ56は、所定のシーケンスステ
ート１および２を開始してCPUに応答信号▲
▼を出力し、RAS/CAS制御回路58およびメモリ周辺制御
回路62を起動する。
RAS/CAS制御回路58は、アドレスADを受けると、アド
レスADの指定するメモリグループをグループ０〜ｎから
選択する。そして、グループの行列を選択する信号▲
▼および▲▼は、固定遅延素子で生成される
タイミングで出力され、アドレスADよりロウアドレスＲ
およびコラムアドレスＣ、ならびにアドレス切替信号78
が生成されてアドレス切替回路60に出力される。アドレ
ス切替回路60はこれに応動してメモリアドレス79を出力
し、これによってメモリのアドレスが選択される。
レスADの指定するメモリグループをグループ０〜ｎから
選択する。そして、グループの行列を選択する信号▲
▼および▲▼は、固定遅延素子で生成される
タイミングで出力され、アドレスADよりロウアドレスＲ
およびコラムアドレスＣ、ならびにアドレス切替信号78
が生成されてアドレス切替回路60に出力される。アドレ
ス切替回路60はこれに応動してメモリアドレス79を出力
し、これによってメモリのアドレスが選択される。
メモリ周辺制御回路62は、バイト単位のメモリデータ
ストローブ信号▲▼および▲▼，ならびに
リード／ライト識別信号R/を受け、ライトイネーブル
信号WEおよび周辺制御信号をメモリに出力する。これに
応動してメモリは、メモリリードデータを出力し、これ
をリードデータラッチ信号でラッチしてバスに出力し、
CPUがこれを読み取る。これらの信号はステートS0〜S7
で終了する。この従来方式では、メモリ制御回路８の信
号はCPUクロックに同期して出力される。
ストローブ信号▲▼および▲▼，ならびに
リード／ライト識別信号R/を受け、ライトイネーブル
信号WEおよび周辺制御信号をメモリに出力する。これに
応動してメモリは、メモリリードデータを出力し、これ
をリードデータラッチ信号でラッチしてバスに出力し、
CPUがこれを読み取る。これらの信号はステートS0〜S7
で終了する。この従来方式では、メモリ制御回路８の信
号はCPUクロックに同期して出力される。
第１図に本発明による実施例のメモリ制御回路２の構
成例を、また第３図にそのリードサイクルにおける信号
を示す。メモリ制御回路２とCPU1前述した第２図に示す
ように接続され、CPU1の信号はそのクロックCLKのステ
ートS0〜S7に同期して出力され、また同制御回路２の信
号はメモリクロックMCLKに同期して出力される。
成例を、また第３図にそのリードサイクルにおける信号
を示す。メモリ制御回路２とCPU1前述した第２図に示す
ように接続され、CPU1の信号はそのクロックCLKのステ
ートS0〜S7に同期して出力され、また同制御回路２の信
号はメモリクロックMCLKに同期して出力される。
CPU1は、ステートS1でメモリ４のワードデータの記憶
位置を指定するアドレスADの23ビットを出力する。アド
レスADの上位ビットはメモリパッケージを、また下位ビ
ットがそのパッケージ内の複数のモメリグループの１つ
を表わしている。また、下位ビットのさらに下位がメモ
リグループの行RASおよび列CASを表わす。
位置を指定するアドレスADの23ビットを出力する。アド
レスADの上位ビットはメモリパッケージを、また下位ビ
ットがそのパッケージ内の複数のモメリグループの１つ
を表わしている。また、下位ビットのさらに下位がメモ
リグループの行RASおよび列CASを表わす。
CPU1はステートS2でアドレスストロープ▲▼およ
びデータストローブ▲▼をアクティブにし、これに
よってアサートを行なう。メモリ４のワードデータは２
バイトで構成されている。そこでデータストローブ▲
▼は、上位バイトデータストローブ▲▼および
下位バイトデータストローブ▲▼よりなり、バイ
ト指定を可能としている。リード／ライト識別信号R/
はステートS0でアサートされる。CPU1のこれらの信号は
ステートS0およびS7でアクティブでなくなる。すなわち
ネゲートされる。メモリ制御回路２のすべての信号は、
CPU1のクロックとは非同期のメモリクロックMCLKに同期
して生成される。これらの各信号については後述する。
びデータストローブ▲▼をアクティブにし、これに
よってアサートを行なう。メモリ４のワードデータは２
バイトで構成されている。そこでデータストローブ▲
▼は、上位バイトデータストローブ▲▼および
下位バイトデータストローブ▲▼よりなり、バイ
ト指定を可能としている。リード／ライト識別信号R/
はステートS0でアサートされる。CPU1のこれらの信号は
ステートS0およびS7でアクティブでなくなる。すなわち
ネゲートされる。メモリ制御回路２のすべての信号は、
CPU1のクロックとは非同期のメモリクロックMCLKに同期
して生成される。これらの各信号については後述する。
第１図を参照すると、メモリ制御回路２はクロック源
10を有し、これはCPU1のクロックより高速なメモリクロ
ックMCLKを発生する。CPU1が出力する信号は、プロセッ
サバス７よりバスレシーバRCに入力され、制御回路２の
信号はバスドライバDRよりプロセッサバス７に出力され
る。メモリアクセス検出回路11は、CPU1よりアドレスバ
ス7aを通してアドレスADの上位ビットおよびアドレスス
トローブ▲▼が入力されると、これを自己のパッケ
ージアドレスと照合する。両者が一致するとメモリアク
セス要求30を出力する。
10を有し、これはCPU1のクロックより高速なメモリクロ
ックMCLKを発生する。CPU1が出力する信号は、プロセッ
サバス７よりバスレシーバRCに入力され、制御回路２の
信号はバスドライバDRよりプロセッサバス７に出力され
る。メモリアクセス検出回路11は、CPU1よりアドレスバ
ス7aを通してアドレスADの上位ビットおよびアドレスス
トローブ▲▼が入力されると、これを自己のパッケ
ージアドレスと照合する。両者が一致するとメモリアク
セス要求30を出力する。
アクセス受付競合回路13は、リフレッシュ要求31とメ
モリアクセス要求30を受けてメモリアクセス開始信号33
およびリフレッシュ開始信号34を出力する。本実施例で
は、メモリ４はダイナミックランダムアクセスメモリで
あり、リフレッシュ信号は、その記憶内容を周期的にリ
フレッシュするための信号であり、リフレッシュカウン
タ12からアクセス受付競合回路に入力される。
モリアクセス要求30を受けてメモリアクセス開始信号33
およびリフレッシュ開始信号34を出力する。本実施例で
は、メモリ４はダイナミックランダムアクセスメモリで
あり、リフレッシュ信号は、その記憶内容を周期的にリ
フレッシュするための信号であり、リフレッシュカウン
タ12からアクセス受付競合回路に入力される。
主シーケンサ14は、両信号33および34を受けると、ア
クセス完了信号35をアクセス受付競合回路13に返すとと
もに、リフレッシュ回路３またはRAS/CAS制御回路15を
起動する。メモリクロックMCLKに同期する主シーケンサ
時限すなわち第１の時限１および２を開始し、これを終
了すると主シーケンサ完了信号40をリードライトシーケ
ンサ起動回路17に出力する。
クセス完了信号35をアクセス受付競合回路13に返すとと
もに、リフレッシュ回路３またはRAS/CAS制御回路15を
起動する。メモリクロックMCLKに同期する主シーケンサ
時限すなわち第１の時限１および２を開始し、これを終
了すると主シーケンサ完了信号40をリードライトシーケ
ンサ起動回路17に出力する。
RAS/CAS制御回路15はアドレスADの下位ビットが入力
されると、これよりメモリグループ０〜ｎの１つを選択
する。次に、メモリクロックMCLKより生成したメモリグ
ループの行を選択する信号▲▼を出力し、所定の
期間後に列を選択する信号▲▼を出力する。この
時点で主シーケンサ14の第１の時限が終了する。
されると、これよりメモリグループ０〜ｎの１つを選択
する。次に、メモリクロックMCLKより生成したメモリグ
ループの行を選択する信号▲▼を出力し、所定の
期間後に列を選択する信号▲▼を出力する。この
時点で主シーケンサ14の第１の時限が終了する。
制御回路15はまた、アドレスADの下位ビットからロウ
アドレスＲおよびコラムアドレスＣを抽出してアドレス
切替信号42とともにこれをアドレス切替回路20に出力す
る。同回路20はこれらの入力信号よりメモリアドレスを
メモリ４に出力する。
アドレスＲおよびコラムアドレスＣを抽出してアドレス
切替信号42とともにこれをアドレス切替回路20に出力す
る。同回路20はこれらの入力信号よりメモリアドレスを
メモリ４に出力する。
一方、メモリアクセス種別決定回路16は、コントロー
ルバス7cよりデータストローブ▲▼および▲
▼，ならびにリードライト識別信号R/を受けると、
メモリアクセスの種別を検出したことを示すメモリアク
セス種別検出信号44をリード／ライトシーケンサ起動回
路17に出力し、またメモリアクセスの種別を示すアクセ
ス種別信号45をメモリ周辺制御回路24に出力する。
ルバス7cよりデータストローブ▲▼および▲
▼，ならびにリードライト識別信号R/を受けると、
メモリアクセスの種別を検出したことを示すメモリアク
セス種別検出信号44をリード／ライトシーケンサ起動回
路17に出力し、またメモリアクセスの種別を示すアクセ
ス種別信号45をメモリ周辺制御回路24に出力する。
ところで、前述した主シーケンサ完了信号40をを受け
ているリード／ライトシーケンサ起動回路17は、メモリ
アクセス種別検出信号44に応動してリード／ライトシー
ケンサ22を起動する。同シーケンサ22は、CPU1がメモリ
４を読出し、書込みする期間に相当するリード／ライト
シーケンサ時限すなわち第２の時限１、２および３を開
始する。その後、応答信号▲▼をCPU1へ出力
してメモリ周辺制御回路24を起動する。同制御回路24
は、アクセス種別信号45がすでにメモリアクセス種別決
定回路16から入力され、起動されると、ライトイネーブ
ル信号WEと周辺制御信号をメモリ４に出力する。
ているリード／ライトシーケンサ起動回路17は、メモリ
アクセス種別検出信号44に応動してリード／ライトシー
ケンサ22を起動する。同シーケンサ22は、CPU1がメモリ
４を読出し、書込みする期間に相当するリード／ライト
シーケンサ時限すなわち第２の時限１、２および３を開
始する。その後、応答信号▲▼をCPU1へ出力
してメモリ周辺制御回路24を起動する。同制御回路24
は、アクセス種別信号45がすでにメモリアクセス種別決
定回路16から入力され、起動されると、ライトイネーブ
ル信号WEと周辺制御信号をメモリ４に出力する。
メモリ４はそこで、リードデータラッチ信号を出力
し、次にメモリリードデータをプロセッサバス７のデー
タバス7dに出力する。CPU1はステートSWよりデータリー
ドを開始する。メモリ側の信号は、リード／ライトシー
ケンサ22の第２の時限が３になるとネゲートされ、CPU1
は信号をステートS7でネゲートしてメモリサイクルを終
了する。
し、次にメモリリードデータをプロセッサバス７のデー
タバス7dに出力する。CPU1はステートSWよりデータリー
ドを開始する。メモリ側の信号は、リード／ライトシー
ケンサ22の第２の時限が３になるとネゲートされ、CPU1
は信号をステートS7でネゲートしてメモリサイクルを終
了する。
本実施例のリードサイクル（第３図）と従来例のサイ
クル（第８図）を比較すると、実施例ではメモリ制御回
路２の信号発生がCPU1のクロックCLKのステートで行な
われる。クロックCLKより短いタイミングを要する信号
▲▼および▲▼は、従来例では固定遅延素
子のタイミングで発生されるが、実施例の回路ではCPU
クロックCLKより高速なメモリクロックMCLKに応動して
すべての信号が生成される。
クル（第８図）を比較すると、実施例ではメモリ制御回
路２の信号発生がCPU1のクロックCLKのステートで行な
われる。クロックCLKより短いタイミングを要する信号
▲▼および▲▼は、従来例では固定遅延素
子のタイミングで発生されるが、実施例の回路ではCPU
クロックCLKより高速なメモリクロックMCLKに応動して
すべての信号が生成される。
CPU1からメモリ４へのアクセスを受け付けるメモリア
クセス要求信号は、従来例ではアドレスストローブ信号
ASのアサートからクロックCLKの１クロック周期後に立
ち上がる。しかし実施例では、メモリクロックMCLKによ
り信号ASを識別するので最大１クロックの遅れがあり、
さらに、判定のサンプリグに1/2クロック周期を要し、
最大１〜5MCLKクロック周期分、遅れる。しかし、メモ
リクロックMCLKはCPUクロックCLKより速いので、実際は
CPU1のアクセス要求を早く検出できる。
クセス要求信号は、従来例ではアドレスストローブ信号
ASのアサートからクロックCLKの１クロック周期後に立
ち上がる。しかし実施例では、メモリクロックMCLKによ
り信号ASを識別するので最大１クロックの遅れがあり、
さらに、判定のサンプリグに1/2クロック周期を要し、
最大１〜5MCLKクロック周期分、遅れる。しかし、メモ
リクロックMCLKはCPUクロックCLKより速いので、実際は
CPU1のアクセス要求を早く検出できる。
実施例の回路２ではさらに、信号▲▼および▲
▼は、メモリクロックMCLKを基に発生させるの
で、遅延素子などを必要としない。実施例の回路は従来
例と同等のメモリアクセス時間を実現する。しかも、CP
U1の、たとえばバージョンアップによるクロックの高速
化に対して、回路変更を伴なうことなく対応することが
できる。
▼は、メモリクロックMCLKを基に発生させるの
で、遅延素子などを必要としない。実施例の回路は従来
例と同等のメモリアクセス時間を実現する。しかも、CP
U1の、たとえばバージョンアップによるクロックの高速
化に対して、回路変更を伴なうことなく対応することが
できる。
クロックおよびバスサイクルの数の異なるバスマスタ
へ対応した動作例を第４図に示す。同図によるプロセッ
サタイプＩはモデル68000相当であり、CPUクロックは8M
Hz（４クロック周期＋１ウエイト周期）のバスサイクル
でメモリ４をリードし、アドレスストローブ信号ASおよ
びデータストローブ信号DSを同時に出力する。メモリ側
はメモリ主シーケンサの時限１および２が終了し、リー
ド／ライトシーケンサの時限１〜３の開始で応答信号▲
▼を出力する。
へ対応した動作例を第４図に示す。同図によるプロセッ
サタイプＩはモデル68000相当であり、CPUクロックは8M
Hz（４クロック周期＋１ウエイト周期）のバスサイクル
でメモリ４をリードし、アドレスストローブ信号ASおよ
びデータストローブ信号DSを同時に出力する。メモリ側
はメモリ主シーケンサの時限１および２が終了し、リー
ド／ライトシーケンサの時限１〜３の開始で応答信号▲
▼を出力する。
第５図に示す動作例は、プロセッサタイプIIとしてモ
デル68020に相当し、そのCPUクロックは16MHzの周波数
であり、またバスサイクルは３クロック周期＋（３〜
４）ウエイトサイクルを有する。信号▲▼および▲
▼は、タイプＩと同様に同時に出力され、メモリ側
もこれと同様に応答する。
デル68020に相当し、そのCPUクロックは16MHzの周波数
であり、またバスサイクルは３クロック周期＋（３〜
４）ウエイトサイクルを有する。信号▲▼および▲
▼は、タイプＩと同様に同時に出力され、メモリ側
もこれと同様に応答する。
周辺装置６がCPU1のプログラムを介さずにメモリ４に
データを入出力するDMAのライトサイクルを第６図に示
す。信号▲▼の２クロック周期（DMA CLK）後に信
号▲▼が出力されるが、メモリ制御回路２の主シー
ケンサ14は、信号▲▼を識別して時限１および２を
終了し、次に信号▲▼を識別する。そのメモリクロ
ックMCLKの１周期後にライトシーケンサ22が時限１〜３
を開始して応答信号▲▼を出力する。メモリ
制御回路２の順序論理は、第４図および第５図の場合と
同様に適用される。
データを入出力するDMAのライトサイクルを第６図に示
す。信号▲▼の２クロック周期（DMA CLK）後に信
号▲▼が出力されるが、メモリ制御回路２の主シー
ケンサ14は、信号▲▼を識別して時限１および２を
終了し、次に信号▲▼を識別する。そのメモリクロ
ックMCLKの１周期後にライトシーケンサ22が時限１〜３
を開始して応答信号▲▼を出力する。メモリ
制御回路２の順序論理は、第４図および第５図の場合と
同様に適用される。
一方、従来例のリードサイクル（第８図）では、主シ
ーケンサ56が信号▲▼のアサートを検出すると、信
号▲▼を検出することなくCPUクロックによる所定
のタイミングで▲▼を出力する。つまり、本
実施例におけるように信号▲▼および▲▼の論
理がとられていない。したがって、CPUのバージョンア
ップなどで信号う▲▼および▲▼のタイミング
が変更されて信号▲▼および▲▼が同時に出力
されない場合は、対応できないことがあった。
ーケンサ56が信号▲▼のアサートを検出すると、信
号▲▼を検出することなくCPUクロックによる所定
のタイミングで▲▼を出力する。つまり、本
実施例におけるように信号▲▼および▲▼の論
理がとられていない。したがって、CPUのバージョンア
ップなどで信号う▲▼および▲▼のタイミング
が変更されて信号▲▼および▲▼が同時に出力
されない場合は、対応できないことがあった。
（発明の効果） 本発明によれば、メモリ制御回路のメモリクロックを
CPUのクロックとは別に独立して生成し、これをCPUのク
ロックより高速に設定することにより、CPUのクロック
に非同期で、しかも少ないオーバヘッドでバスマスタの
メモリアクセスを受け付けることができる。コンピュー
タシステムのバージョンアップ等の条件変更に対して、
信号の追加や回路の変更を伴なうことなく本発明のメモ
リ制御回路を適用できるので、拡張性に優れたシステム
が提供される。
CPUのクロックとは別に独立して生成し、これをCPUのク
ロックより高速に設定することにより、CPUのクロック
に非同期で、しかも少ないオーバヘッドでバスマスタの
メモリアクセスを受け付けることができる。コンピュー
タシステムのバージョンアップ等の条件変更に対して、
信号の追加や回路の変更を伴なうことなく本発明のメモ
リ制御回路を適用できるので、拡張性に優れたシステム
が提供される。
第１図は本発明によるメモリ制御回路の一実施例を示す
機能ブロック図、 第２図は、第１図に示す実施例が適用されるマイクロコ
ンピュータの構成例を示す機能ブロック図、 第３図は同実施例においてアドレスストローブ信号およ
びデータストローブ信号が同時に出力される場合のリー
ドサイクルを示すタイミング図、 第４図はCPUクロックが8MHzでアドレスストローブ信号
およびデータストローブ信号が同時に出力されない場合
の例のライトサイクルを示すタイミング図、 第５図は、CPUクロックが16MHzでアドレスストローブ信
号およびデータストローブ信号が同時に出力される場合
の例のリードサイクルを示すライミング図、 第６図は同実施例におけるDMAの例のライトサイクルを
示すダイミング図、 第７図は従来のメモリ制御回路の例を示す機能ブロック
図、 第８図は第７図に示す従来例におけるリードサイクルを
示すタイミング図である。 主要部分の符号の説明 １……CPU ２……メモリ制御回路 ３……リフレッシュ回路 ４……メモリ ５……周辺装置インタフェース ６……周辺装置 ７……プロセッサバス 10……クロック源 11……メモリアクセス検出回路 12……リフレッシュカウンタ 13……アクセス受付競合回路 14……主シーケンサ 15……RAS/CAS制御回路 16……メモリアクセス種別決定回路 17……リード／ライトシーケンサ起動回路 20……アドレス切替回路 22……リード／ライトシーケンサ 24……メモリ周辺制御回路 DR……バスドライバ RC……バスレシーバ
機能ブロック図、 第２図は、第１図に示す実施例が適用されるマイクロコ
ンピュータの構成例を示す機能ブロック図、 第３図は同実施例においてアドレスストローブ信号およ
びデータストローブ信号が同時に出力される場合のリー
ドサイクルを示すタイミング図、 第４図はCPUクロックが8MHzでアドレスストローブ信号
およびデータストローブ信号が同時に出力されない場合
の例のライトサイクルを示すタイミング図、 第５図は、CPUクロックが16MHzでアドレスストローブ信
号およびデータストローブ信号が同時に出力される場合
の例のリードサイクルを示すライミング図、 第６図は同実施例におけるDMAの例のライトサイクルを
示すダイミング図、 第７図は従来のメモリ制御回路の例を示す機能ブロック
図、 第８図は第７図に示す従来例におけるリードサイクルを
示すタイミング図である。 主要部分の符号の説明 １……CPU ２……メモリ制御回路 ３……リフレッシュ回路 ４……メモリ ５……周辺装置インタフェース ６……周辺装置 ７……プロセッサバス 10……クロック源 11……メモリアクセス検出回路 12……リフレッシュカウンタ 13……アクセス受付競合回路 14……主シーケンサ 15……RAS/CAS制御回路 16……メモリアクセス種別決定回路 17……リード／ライトシーケンサ起動回路 20……アドレス切替回路 22……リード／ライトシーケンサ 24……メモリ周辺制御回路 DR……バスドライバ RC……バスレシーバ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−259744（ＪＰ，Ａ) 特開 昭62−58348（ＪＰ，Ａ) 特開 昭63−26753（ＪＰ，Ａ) 特開 平２−158852（ＪＰ，Ａ) トランジスタ技術 1987年４月号（Ｃ Ｑ出版社），Ｐ．404〜414 「ＭＣ68000 16ビット マイクロプ ロセッサ ユーザーズ・マニュアル」, 日本モトローラ株式会社・発行（昭和57 年７月15日、第４版）、発売元・ＣＱ出 版株式会社，Ｐ．45〜66 (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 12/00,12/02,13/16 G11C 11/34
Claims (4)
- 【請求項１】メモリと、システムクロックに基づいて動
作するバスマスタとに接続され、該バスマスタからプロ
セッサバスを介して供給されるアドレス信号、アドレス
有効信号、該メモリのデータを所定の単位で指定するデ
ータ有効信号およびリードライト識別信号を受けて、前
記メモリに対するデータの読出し、書込みを制御するメ
モリ制御回路において、該回路は、 前記システムクロックとは非同期に独立して生成され、
該回路を駆動させるメモリクロックであって、前記シス
テムクロックよりも周波数が高いメモリクロックを発生
するクロック発生手段と、 前記アドレス信号およびアドレス有効信号を受けて前記
メモリに対するアクセスを前記メモリクロックを基準に
検出し、該メモリに対しアクセスを開始するメモリアク
セス開始信号を出力するメモリアクセス受付手段と、 前記アドレス信号により、前記メモリのメモリアドレス
および行選択信号を出力し、所定期間の経過後に列選択
信号を出力するアドレス選択手段であって、前記行選択
信号および列選択信号を前記メモリクロックより生成す
るアドレス選択手段と、 前記メモリアクセス開始信号に応動して起動されると前
記アドレス選択手段を起動して前記メモリクロックに同
期する第１の時限を開始し、該第１の時限におけるアド
レス選択が終了すると、第１の時限における制御の完了
を示す完了信号を出力する第１の制御手段と、 前記データ有効信号およびリードライト識別信号に基づ
いてメモリアクセス種別検出信号および該アクセスの種
別を示す種別信号を出力するメモリアクセス種別決定手
段と、 前記メモリアクセス種別検出信号に応動して前記バスマ
スタのリードライト期間であるところの第２の時限を開
始し、該第２の時限にて、前記バスマスタへアクセス応
答信号を出力し、前記種別信号に応じて前記メモリを読
出しまたは書込みの状態に維持する第２の制御手段と、 前記完了信号と前記メモリアクセス種別検出信号とに応
動して前記第２の制御手段を起動する起動手段とを有
し、 前記メモリアクセス受付手段、アドレス選択手段、第１
の制御手段、メモリアクセス種別決定手段および第２の
制御手段は、前記メモリクロックに基づいて動作し、前
記アドレス有効信号とデータ有効信号とが前記バスマス
タから同時に出力される場合であっても、前記データ有
効信号がアドレス有効信号よりも遅れて出力される場合
であっても、前記第１の時限と第２の時限とにおけるそ
れぞれの制御により、前記メモリに対するデータの書込
みおよび読出しを行なうことを特徴とするメモリ制御回
路。 - 【請求項２】請求項１に記載の制御回路において、該回
路は、前記アドレス有効信号と前記データ有効信号を同
時に出力するバスマスタに前記プロセッサバスを介して
接続されることを特徴とするメモリ制御回路。 - 【請求項３】請求項１に記載の制御回路において、該回
路は、前記アドレス有効信号と前記データ有効信号を異
なる時刻に出力するバスマスタに前記プロセッサバスを
介して接続されることを特徴とするメモリ制御回路。 - 【請求項４】請求項１に記載の制御回路において、前記
第２の制御手段は、第１の時限が終了して第２の時限が
開始された時点で前記プロセッサバスに、前記メモリク
ロックを基準として生成したアクセス応答信号を出力
し、該回路は、前記第２の時限の終了をもって各信号を
復旧させることを特徴とするメモリ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000440A JP2839311B2 (ja) | 1990-01-08 | 1990-01-08 | メモリ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000440A JP2839311B2 (ja) | 1990-01-08 | 1990-01-08 | メモリ制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03204742A JPH03204742A (ja) | 1991-09-06 |
| JP2839311B2 true JP2839311B2 (ja) | 1998-12-16 |
Family
ID=11473869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000440A Expired - Fee Related JP2839311B2 (ja) | 1990-01-08 | 1990-01-08 | メモリ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2839311B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0991193A (ja) * | 1995-09-27 | 1997-04-04 | Nec Niigata Ltd | メモリ制御装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6258348A (ja) * | 1985-09-09 | 1987-03-14 | Alps Electric Co Ltd | メモリコントロ−ル集積回路 |
| JPS63259744A (ja) * | 1986-12-26 | 1988-10-26 | Fujitsu Ltd | ダイナミツクｒａｍコントロ−ラ |
-
1990
- 1990-01-08 JP JP2000440A patent/JP2839311B2/ja not_active Expired - Fee Related
Non-Patent Citations (2)
| Title |
|---|
| 「ＭＣ６８０００ １６ビット マイクロプロセッサ ユーザーズ・マニュアル」，日本モトローラ株式会社・発行（昭和５７年７月１５日、第４版）、発売元・ＣＱ出版株式会社，Ｐ．４５〜６６ |
| トランジスタ技術 １９８７年４月号（ＣＱ出版社），Ｐ．４０４〜４１４ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03204742A (ja) | 1991-09-06 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |