JPS63259744A - ダイナミツクｒａｍコントロ−ラ - Google Patents
ダイナミツクｒａｍコントロ−ラInfo
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- JPS63259744A JPS63259744A JP61314971A JP31497186A JPS63259744A JP S63259744 A JPS63259744 A JP S63259744A JP 61314971 A JP61314971 A JP 61314971A JP 31497186 A JP31497186 A JP 31497186A JP S63259744 A JPS63259744 A JP S63259744A
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- 238000010586 diagram Methods 0.000 description 5
- 230000000630 rising effect Effects 0.000 description 4
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明はダイナミックＲＡＭコントローラであって、Ｃ
ＰＵより供給されるメモリアクセス要求信号及びシステ
ムクロックより高周波数のクロック信号を用いて行アド
レスストローブ信号１列アドレスストローブ信号、高速
アクセスモード用の列アドレスストローブ信号夫々を発
生することにより、ＣＰＵの処理効率を向上させ、かつ
高速アクセスモードにおけるアクセス速度を高速化する
。
ＰＵより供給されるメモリアクセス要求信号及びシステ
ムクロックより高周波数のクロック信号を用いて行アド
レスストローブ信号１列アドレスストローブ信号、高速
アクセスモード用の列アドレスストローブ信号夫々を発
生することにより、ＣＰＵの処理効率を向上させ、かつ
高速アクセスモードにおけるアクセス速度を高速化する
。
本発明はダイナミックＲＡ Ｍコントローラに関し、Ｃ
ＰＵより供給されるアドレスを行アドレスと列アドレス
とに分離して時系列にダイナミックＲＡＭに供給するダ
イナミックＲＡＭコントローラに関する。
ＰＵより供給されるアドレスを行アドレスと列アドレス
とに分離して時系列にダイナミックＲＡＭに供給するダ
イナミックＲＡＭコントローラに関する。
ダイナミックＲＡＭは直交するワード線とビット線との
交点にメモリセルがマトリクス状に配列されており、行
アドレスで任意のワード線を指定し、このワード線に接
続された全メモリセルの情報を検出し、次に列アドレス
で任意のビット線を指定して、甲−のメモリセルのアク
セスを行なう。
交点にメモリセルがマトリクス状に配列されており、行
アドレスで任意のワード線を指定し、このワード線に接
続された全メモリセルの情報を検出し、次に列アドレス
で任意のビット線を指定して、甲−のメモリセルのアク
セスを行なう。
このため、任意のワード線に接続された全メモリセルの
情報を検出した後、行アドレスを固定して列アドレスを
順次変更することにより、複数のメモリセルを高速にア
クセスすることが可能である。
情報を検出した後、行アドレスを固定して列アドレスを
順次変更することにより、複数のメモリセルを高速にア
クセスすることが可能である。
この高速アクセスのモードとしては、行アドレスを固定
して列アドレスを４回イクリメントして連続する４つの
列アドレスのメモリセルを順次アクセスするニブル・モ
ードと、行アドレスを固定して列アドレスを任意に変更
して複数の列アドレスのメモリセルを順次アクセスする
ページ・モードとがある。
して列アドレスを４回イクリメントして連続する４つの
列アドレスのメモリセルを順次アクセスするニブル・モ
ードと、行アドレスを固定して列アドレスを任意に変更
して複数の列アドレスのメモリセルを順次アクセスする
ページ・モードとがある。
第４図は従来のダイナミックＲＡＭコントローラを用い
たシステムのブロック系統図を示す。図中、ＣＰｔＪｌ
ｏは外付けのタイミング信号発生回路等を含んだもので
あり、ダイナミックＲＡＭ〈以下ｒＤ−ＲＡＭＪという
）１１をアクセスするためのアドレスを生成すると共に
、行アドレスの取込みタイミングを指示するストローブ
信号ＲＡＳ、及び列アドレスの取込みタイミングを指示
するストローブ信号ＣＡＳ、及び各種制御信号を生成し
ている。
たシステムのブロック系統図を示す。図中、ＣＰｔＪｌ
ｏは外付けのタイミング信号発生回路等を含んだもので
あり、ダイナミックＲＡＭ〈以下ｒＤ−ＲＡＭＪという
）１１をアクセスするためのアドレスを生成すると共に
、行アドレスの取込みタイミングを指示するストローブ
信号ＲＡＳ、及び列アドレスの取込みタイミングを指示
するストローブ信号ＣＡＳ、及び各種制御信号を生成し
ている。
上記のアドレス及びストローブ信号ＲＡＳ。
ＣＡＳ、制御信号夫々はダイナミックＲＡＭコントロー
ラ１２に供給される。ダイナミックＲＡＭコントローラ
１２はアドレスを行アドレスと列アドレスとに分離して
時系列にＤ−ＲＡＭＩ １に供給すると共に、ストロー
ブ信号ＲＡＳ、ＣＡＳ。
ラ１２に供給される。ダイナミックＲＡＭコントローラ
１２はアドレスを行アドレスと列アドレスとに分離して
時系列にＤ−ＲＡＭＩ １に供給すると共に、ストロー
ブ信号ＲＡＳ、ＣＡＳ。
制御信号をＤ−ＲＡＭ１１に供給する。Ｄ−ＲＡＭｌｌ
はストロブ信号ＲＡＳの供給により行アドレスを取込み
、またストローブ信号ＣＡＳの供給により列アドレスを
取込む。更にダイナミックＲＡＭコントローラ１２はＤ
−ＲＡＭ１１のリフレッシュタイミング並びにリフレッ
シュ用の行アドレスを提供し、同時にリフレッシュ・す
°イクルとリード／ライト・サイクルとのアービトレー
ション（調停）を行なっている。
はストロブ信号ＲＡＳの供給により行アドレスを取込み
、またストローブ信号ＣＡＳの供給により列アドレスを
取込む。更にダイナミックＲＡＭコントローラ１２はＤ
−ＲＡＭ１１のリフレッシュタイミング並びにリフレッ
シュ用の行アドレスを提供し、同時にリフレッシュ・す
°イクルとリード／ライト・サイクルとのアービトレー
ション（調停）を行なっている。
上記従来のダイナミックＲＡＭコントローラ１２はＣＰ
Ｕ１０より供給されるストローブ信号１１に供給してい
るにすぎない。このようにＣＰＵ１０でストローブ信号
ＲＡＳ、ＣＡＳとを発生ずるため、ＣＰＵ１０の処理効
率が悪化するという問題点があった。
Ｕ１０より供給されるストローブ信号１１に供給してい
るにすぎない。このようにＣＰＵ１０でストローブ信号
ＲＡＳ、ＣＡＳとを発生ずるため、ＣＰＵ１０の処理効
率が悪化するという問題点があった。
また、ＣＰＵ１０は通常数ＭＨｚのシステムクロックで
動作しており、ＣＰＵ１０に含まれる外付けのタイミン
グ信号発生回路で生成されるストローブ信号ＲＡＳ、Ｃ
ＡＳの周期はシステムクロックの周波数により制限され
ている。従って、ストローブ信号ＲＡＳ、ＣＡＳの周期
をシステムクロックの周期より小として高速アクセスモ
ードにおけるアクセス速度を更に高速化することは上記
タイミング信号発生回路の構造が複雑となるために、従
来行なわれていないという問題点があった。
動作しており、ＣＰＵ１０に含まれる外付けのタイミン
グ信号発生回路で生成されるストローブ信号ＲＡＳ、Ｃ
ＡＳの周期はシステムクロックの周波数により制限され
ている。従って、ストローブ信号ＲＡＳ、ＣＡＳの周期
をシステムクロックの周期より小として高速アクセスモ
ードにおけるアクセス速度を更に高速化することは上記
タイミング信号発生回路の構造が複雑となるために、従
来行なわれていないという問題点があった。
本発明は上記の点に鑑みてなされたものであり、ＣＰＵ
の処理効率が向上し、高速アクセスモードにおけるアク
セス速度を更に高速化するダイナミックＲＡＭ：Ｉント
ローラを提供することを目的する。
の処理効率が向上し、高速アクセスモードにおけるアク
セス速度を更に高速化するダイナミックＲＡＭ：Ｉント
ローラを提供することを目的する。
本発明のダイナミックＲＡＭコントローラは、ＣＰＵ
（２０）が出力するアドレスの取込みを指示するアドレ
スストローブ信号とＣＰＵ （２０）で用いられるシス
テムク［Ｊツク信号より高周波数のクロック信号とを供
給され、メモリアクセス要求信号をクロック信号により
取込んでクロック信号に同期した行アドレスの取込みを
指示する行アドレスストローブ信号を発生する行アドレ
スストローブ発生回路（６０）と、 行アドレス信号の発生後一定時間遅延して列アドレスの
取込みを指示する列アドレスストローブ信号を発生する
遅延回路（４４）と、 ダイナミックＲＡＭ（２９）の高速アクセスモード時に
、遅延回路（４４）が列アドレスストローブ信号を発生
した後、クロック信号に同期して高速アクセスモード用
の列アドレスストローブを発生する高速アクセス列アド
レスストローブ発生回路（６１）とを有する。
（２０）が出力するアドレスの取込みを指示するアドレ
スストローブ信号とＣＰＵ （２０）で用いられるシス
テムク［Ｊツク信号より高周波数のクロック信号とを供
給され、メモリアクセス要求信号をクロック信号により
取込んでクロック信号に同期した行アドレスの取込みを
指示する行アドレスストローブ信号を発生する行アドレ
スストローブ発生回路（６０）と、 行アドレス信号の発生後一定時間遅延して列アドレスの
取込みを指示する列アドレスストローブ信号を発生する
遅延回路（４４）と、 ダイナミックＲＡＭ（２９）の高速アクセスモード時に
、遅延回路（４４）が列アドレスストローブ信号を発生
した後、クロック信号に同期して高速アクセスモード用
の列アドレスストローブを発生する高速アクセス列アド
レスストローブ発生回路（６１）とを有する。
本発明においては、行アドレスストローブ発生回路（６
０）はＣＰＵ （２０）より供給されるメモリアクセス
要求信号を受けた後行アドレスストローブ信号を発生す
る。遅延回路（４４）は上記行アドレスストローブ信号
発生後一定時間後に列アドレスストローブ信号を生成す
る。
０）はＣＰＵ （２０）より供給されるメモリアクセス
要求信号を受けた後行アドレスストローブ信号を発生す
る。遅延回路（４４）は上記行アドレスストローブ信号
発生後一定時間後に列アドレスストローブ信号を生成す
る。
また、高速アクセス列アドレスストローブ発生回路（６
１）はシステムクロックより高周波数のクロック信号に
同期して高速アクセスモード用の、列アドレスストロー
ブ信号を発生する。
１）はシステムクロックより高周波数のクロック信号に
同期して高速アクセスモード用の、列アドレスストロー
ブ信号を発生する。
従ってＣＰＵ （２０）はアドレスとメモリアクセス要
求信号を生成するだけで、行アドレスストローブ信号２
列アドレスストローブ信号夫々を生成する必要がなく、
高速アクセスモード用の列アドレスストローブ信号はシ
ステムクロックの周波数により制限を受けない。
求信号を生成するだけで、行アドレスストローブ信号２
列アドレスストローブ信号夫々を生成する必要がなく、
高速アクセスモード用の列アドレスストローブ信号はシ
ステムクロックの周波数により制限を受けない。
第１図は本発明のダイナミックＲＡＭコントローラを用
いたシステムの全体構成図を示す。
いたシステムの全体構成図を示す。
同図中、２０はＣＰＵであり、クロックジェネレータ２
１より数ＭＨｚのシステムクロック信号を供給されて動
作を行ない、各１０ビツトの行アドレス及び列アドレス
をアドレスバス２２ａ。
１より数ＭＨｚのシステムクロック信号を供給されて動
作を行ない、各１０ビツトの行アドレス及び列アドレス
をアドレスバス２２ａ。
２２ｂに送出し、またアドレスの取込みタイミングを指
示するメモリアクセス要求信号としてのアドレスストロ
ーブ信号ＡＳｓＢみ出しと書き込みとを切換えるリード
／ライト信号Ｒ／Ｗ、高速アクセスモード中のニブルモ
ードを指示する制御信号ＮＭＣ，高速アクセスモード中
のページモードを指示する制御信号ＦＰＣ１外部／外部
／内部リフレッシュ切換信号量力する。この制御信号Ｎ
ＭＣ，ＦＰＣはアドレスの空ビットを用いて出力される
。
示するメモリアクセス要求信号としてのアドレスストロ
ーブ信号ＡＳｓＢみ出しと書き込みとを切換えるリード
／ライト信号Ｒ／Ｗ、高速アクセスモード中のニブルモ
ードを指示する制御信号ＮＭＣ，高速アクセスモード中
のページモードを指示する制御信号ＦＰＣ１外部／外部
／内部リフレッシュ切換信号量力する。この制御信号Ｎ
ＭＣ，ＦＰＣはアドレスの空ビットを用いて出力される
。
ダイナミックＲＡＭコントローラ２３はマルチプレクサ
２４、リフレッシュ・タイム・ジェネレータ２５、アー
ビタ２６、タイミング・ジェネレータ２７より構成され
ている。
２４、リフレッシュ・タイム・ジェネレータ２５、アー
ビタ２６、タイミング・ジェネレータ２７より構成され
ている。
マルチプレクサ２４はアドレスバス２２ａ１２２ｂより
供給される行アドレスと列アドレスとのいずれか一方を
選択信号に応じて切換選択してアドレスバス２８よりＤ
−ＲＡＭ２９に供給する。
供給される行アドレスと列アドレスとのいずれか一方を
選択信号に応じて切換選択してアドレスバス２８よりＤ
−ＲＡＭ２９に供給する。
リフレッシュ・タイム・ジェネレータ２５は外部／内部
リフレッシュ切換信号が内部リフレッシュ・モードを指
示するとき、クロック・ジエネレ−８＝ −９２１より供給されるクロック信号ＣＬＫから一定周
期でＤ−ＲＡＭ２９のリフレッシュを要求するリフレッ
シュリクエスト信号を生成しアービタ２６に供給する。
リフレッシュ切換信号が内部リフレッシュ・モードを指
示するとき、クロック・ジエネレ−８＝ −９２１より供給されるクロック信号ＣＬＫから一定周
期でＤ−ＲＡＭ２９のリフレッシュを要求するリフレッ
シュリクエスト信号を生成しアービタ２６に供給する。
ところでクロックジェネレータ２１の出力するクロック
信号ＣＬＫは源発振信号で上記システムクロック信号の
数倍の周波数で例えば１５〜３０ＭＨｚの信号である。
信号ＣＬＫは源発振信号で上記システムクロック信号の
数倍の周波数で例えば１５〜３０ＭＨｚの信号である。
アービタ２６はクロック信号ＣＬ Ｋに同期して動作し
、リフレッシュリクエスト信号とアドレスストローブ信
号ＡＳとを供給されて、リード／ライト・サイクルとリ
フレッシュ・サイクルとの優先順位を決定し調整し、調
整後のリフレッシュリクエスト信号をタイミングジェネ
レータ２７に供給する。
、リフレッシュリクエスト信号とアドレスストローブ信
号ＡＳとを供給されて、リード／ライト・サイクルとリ
フレッシュ・サイクルとの優先順位を決定し調整し、調
整後のリフレッシュリクエスト信号をタイミングジェネ
レータ２７に供給する。
タイミング・ジェネレータ２７は上記のリフレッシュリ
クエスト信号、ＣＰＵ２０よりのアドレスストローブ信
号ＡＳ１リード／ライト信号Ｒ／Ｗ、制御信号ＮＭＣ，
ＦＰＣ及びクロック信号ＣＬＫを供給されて、行アドレ
スと列アドレスとの切換選択を指示する選択信号を生成
しマルチプレクサ２４に供給すとると共に、行アドレス
ストローブ信ＱＲＡＳ、列アドレスストローブ信号ＣＡ
Ｓ、ライトイネーブル信号ＷＥ夫々を生成してＤ−ＲＡ
Ｍ２９に供給し、またリフレッシュ・サイクルであるこ
とを指示するレディ信号ＲＤＹを生成してＣＰＵ２０に
供給する。
クエスト信号、ＣＰＵ２０よりのアドレスストローブ信
号ＡＳ１リード／ライト信号Ｒ／Ｗ、制御信号ＮＭＣ，
ＦＰＣ及びクロック信号ＣＬＫを供給されて、行アドレ
スと列アドレスとの切換選択を指示する選択信号を生成
しマルチプレクサ２４に供給すとると共に、行アドレス
ストローブ信ＱＲＡＳ、列アドレスストローブ信号ＣＡ
Ｓ、ライトイネーブル信号ＷＥ夫々を生成してＤ−ＲＡ
Ｍ２９に供給し、またリフレッシュ・サイクルであるこ
とを指示するレディ信号ＲＤＹを生成してＣＰＵ２０に
供給する。
上記のタイミング・ジェネレータ２７の要部について第
２図と共に更に詳しく説明する。
２図と共に更に詳しく説明する。
同図中、端子３１にはリード／ライト・サイクルにＨレ
ベルでリフレッシュ・サイクルが必要となったときにＬ
レベルとなるリフレッシュリクエスト信号が入来し、端
子３２にはＬレベルでアドレスの取込みを指示するアド
レスストローブ信号ＡＳが入来し、端子３３にはクロッ
ク信号ＣＬＫが入来する。また、端子３４には通常アク
セスモードでＨレベル、高速アクセスモード中のニブル
モードでのみＬレベルの制御信号ＮＭＣが入来し、端子
３５には通常アクセスモードで１」レベル、高速アクセ
スモード中のページモードのみでＬレベルの制御信号Ｆ
ＰＣが入来する。
ベルでリフレッシュ・サイクルが必要となったときにＬ
レベルとなるリフレッシュリクエスト信号が入来し、端
子３２にはＬレベルでアドレスの取込みを指示するアド
レスストローブ信号ＡＳが入来し、端子３３にはクロッ
ク信号ＣＬＫが入来する。また、端子３４には通常アク
セスモードでＨレベル、高速アクセスモード中のニブル
モードでのみＬレベルの制御信号ＮＭＣが入来し、端子
３５には通常アクセスモードで１」レベル、高速アクセ
スモード中のページモードのみでＬレベルの制御信号Ｆ
ＰＣが入来する。
リード／ライト・サイクルではリフレッシュリクエスト
信号がＨレベルであるので、第３図（Ｂ）に示す如きア
ドレスストローブ信号に３はアンド回路３６ａ、３６ｂ
を介してＪＫ型ノリツブフロップ３７のＪ端子及びに端
子に供給される。また、アドレスストローブ信号ＡＳは
インバータ３８で反転されてフリップフロップ３７．３
９夫々のＰ端子（プリセット端子）に供給され、フリッ
プフロップ３７．３９はアドレスス１−ローブ信号ＡＳ
がＬレベルとなった後動作を行なう。第３図（Ａ）に示
すクロック信号ＣＬＫはバッファアンプ４０を経た後、
フリップフロップ３９のＣＬ Ｋ端子に供給され、また
インバータ４１を介してノリツブフロップ３７の ＣＬ
Ｋ端子に供給される。
信号がＨレベルであるので、第３図（Ｂ）に示す如きア
ドレスストローブ信号に３はアンド回路３６ａ、３６ｂ
を介してＪＫ型ノリツブフロップ３７のＪ端子及びに端
子に供給される。また、アドレスストローブ信号ＡＳは
インバータ３８で反転されてフリップフロップ３７．３
９夫々のＰ端子（プリセット端子）に供給され、フリッ
プフロップ３７．３９はアドレスス１−ローブ信号ＡＳ
がＬレベルとなった後動作を行なう。第３図（Ａ）に示
すクロック信号ＣＬＫはバッファアンプ４０を経た後、
フリップフロップ３９のＣＬ Ｋ端子に供給され、また
インバータ４１を介してノリツブフロップ３７の ＣＬ
Ｋ端子に供給される。
ノリツブ７０ツブ３７はアドレスストローブ信号Ｎ３−
がＬレベルとなった後、クロック信号ＣＬＫの第１パル
スＰ１の立下がりでＱ端子出力をＬレベルとする。この
Ｑ端子出力をＤＥ子に供給されているＤ型フリップフロ
ップ３９は第２パルスＰ２の立上りで上記フリップフロ
ップ３７の出力を取込みＱ端子出力をＬレベルとする。
がＬレベルとなった後、クロック信号ＣＬＫの第１パル
スＰ１の立下がりでＱ端子出力をＬレベルとする。この
Ｑ端子出力をＤＥ子に供給されているＤ型フリップフロ
ップ３９は第２パルスＰ２の立上りで上記フリップフロ
ップ３７の出力を取込みＱ端子出力をＬレベルとする。
このフリップフロップ３９のＱ端子出力はバッファアン
プ４２を経て端子４３より第３図（Ｃ）に示す如き行ア
ドレスストローブ信号ＲＡＳとして出力される。
プ４２を経て端子４３より第３図（Ｃ）に示す如き行ア
ドレスストローブ信号ＲＡＳとして出力される。
上記のアンド回路３６ａ、３６ｂからインバータ４１ま
での各回路により行アドレスストローブ発生回路６０が
構成されている。なお、ストローブ信号ＲＡＳの立下が
りの遅延時間ｔ１はノリツブフロップ３９及びバッファ
アンプ４０．４２によるものである。
での各回路により行アドレスストローブ発生回路６０が
構成されている。なお、ストローブ信号ＲＡＳの立下が
りの遅延時間ｔ１はノリツブフロップ３９及びバッファ
アンプ４０．４２によるものである。
上記フリップ７０ツブ３９のＱ端子出力は遅延回路４４
で一定時間遅延された後インバータ４５で反転されてプ
ント回路４６に供給される。ナンド回路４６に信号を供
給しているカウンタ４７はアドレスストローブ信号Ａｓ
がＬレベルとなった時点でＨレベルを出力しているため
、上記インバータ４５の出力信号はナンド回路４６で反
転され、更にバッファアンプ４８を経て端子４９より第
３図（Ｄ）に示す如き列アドレスストローブ信号ＣＡＳ
として出力される。ここで遅延回路４４の遅延時間ｔ２
は第４図（Ｆ）に示す行アドレスホールドタイムｔ３と
列アドレスセットアツプタイムｔ４との和である。
で一定時間遅延された後インバータ４５で反転されてプ
ント回路４６に供給される。ナンド回路４６に信号を供
給しているカウンタ４７はアドレスストローブ信号Ａｓ
がＬレベルとなった時点でＨレベルを出力しているため
、上記インバータ４５の出力信号はナンド回路４６で反
転され、更にバッファアンプ４８を経て端子４９より第
３図（Ｄ）に示す如き列アドレスストローブ信号ＣＡＳ
として出力される。ここで遅延回路４４の遅延時間ｔ２
は第４図（Ｆ）に示す行アドレスホールドタイムｔ３と
列アドレスセットアツプタイムｔ４との和である。
また、ノリツブ７０ツブ３９のＱ端子出力は遅延回路５
０において行アドレスホールドタイムｔ３だけ遅延され
た後、端子５１より選択信号としてマルチプレク」ノ２
４に供給される。
０において行アドレスホールドタイムｔ３だけ遅延され
た後、端子５１より選択信号としてマルチプレク」ノ２
４に供給される。
ここまでの動作は通常アクゼスモード及び高速アクセス
モード共に同一であり、通常アクセスモードでは、この
後アドレスストローブ信号ＡＳが立上った後、ストロー
ブ信号ＲＡＳ及びＣＡＳが立上がる。これはアドレスス
トローブ信号Ｗ茗が反転されてフリップ７０ツブ３つの
Ｐ端子に供給され、アドレスストローブ信号ＡｓがＨレ
ベルとなるとフリップフロップ３９がプリセットされて
そのＱ端子出力がＨレベルとなるためである。
モード共に同一であり、通常アクセスモードでは、この
後アドレスストローブ信号ＡＳが立上った後、ストロー
ブ信号ＲＡＳ及びＣＡＳが立上がる。これはアドレスス
トローブ信号Ｗ茗が反転されてフリップ７０ツブ３つの
Ｐ端子に供給され、アドレスストローブ信号ＡｓがＨレ
ベルとなるとフリップフロップ３９がプリセットされて
そのＱ端子出力がＨレベルとなるためである。
デコーダ５４は端子３４．３５よりの制御信号をインバ
ータ５２．５３夫々を介して供給されており、高速アク
セスモードのときのみＨレベルの信号をアンド回路５５
に供給する。また、高速アクセスモードのニブルモード
、ページモード夫々を指示する２ビツトの制御信号を生
成してカウンタ４７に供給する。
ータ５２．５３夫々を介して供給されており、高速アク
セスモードのときのみＨレベルの信号をアンド回路５５
に供給する。また、高速アクセスモードのニブルモード
、ページモード夫々を指示する２ビツトの制御信号を生
成してカウンタ４７に供給する。
アンド回路５５は高速アクセスモードの要求があったと
きのみクロック信号ＣＬＫを通してカウンタ４７のＣＬ
Ｋ端子に供給する。
きのみクロック信号ＣＬＫを通してカウンタ４７のＣＬ
Ｋ端子に供給する。
カウンタ４７はアドレスストローブ信号ＡｓをＲ端子に
供給され、このアドレスストローブ信号Ａｓの立下がり
時点でリセットされＩ」レベルの信号を出力する。また
、カウンタ４７のＥＮ端子にはインバータ５６を介して
フリップ７０ツブ３９のＱ端子出力が供給されており、
ストローブ信号ＲＡＳがＬレベレとなった後カウンタ４
７は上記クロック信号ＣＬＫのカウントを開始する。即
ち第３図（Ａ）のクロック信号ＣＫＬの第３パルスから
カウントを開始し、４パルス後の第６パルスＰ６の立上
がりを検出した後第７パルスＰ７の立上がりを検出する
までＬレベルの信号を出力し、この後クロック信号ＣＬ
ｋの３パルス周期でＬレベル期間がクロック信号ＣＬＫ
の略２パルス周期分の信号を生成して出力する。カウン
タ４７は第３図（Ｅ）に示ず如く制御信号ＮＭＣがＬレ
ベルでデコーダ５４よりの制御信号がニブルモードを指
示するとき、Ｌレベルの信号を４回生成し、４回目でＬ
レベルとなった後はこのＬレベルを保持する。なお、ペ
ージモード時には上記Ｌレベルの信号の生成をクロック
信号ＣＬＫの３クロック周期で繰り返す。上記のカウン
タ４７及びインバータ５２からインバータ５６までの各
回路により高速アクセス列アドレスストローブ発生回路
６１が構成されている。
供給され、このアドレスストローブ信号Ａｓの立下がり
時点でリセットされＩ」レベルの信号を出力する。また
、カウンタ４７のＥＮ端子にはインバータ５６を介して
フリップ７０ツブ３９のＱ端子出力が供給されており、
ストローブ信号ＲＡＳがＬレベレとなった後カウンタ４
７は上記クロック信号ＣＬＫのカウントを開始する。即
ち第３図（Ａ）のクロック信号ＣＫＬの第３パルスから
カウントを開始し、４パルス後の第６パルスＰ６の立上
がりを検出した後第７パルスＰ７の立上がりを検出する
までＬレベルの信号を出力し、この後クロック信号ＣＬ
ｋの３パルス周期でＬレベル期間がクロック信号ＣＬＫ
の略２パルス周期分の信号を生成して出力する。カウン
タ４７は第３図（Ｅ）に示ず如く制御信号ＮＭＣがＬレ
ベルでデコーダ５４よりの制御信号がニブルモードを指
示するとき、Ｌレベルの信号を４回生成し、４回目でＬ
レベルとなった後はこのＬレベルを保持する。なお、ペ
ージモード時には上記Ｌレベルの信号の生成をクロック
信号ＣＬＫの３クロック周期で繰り返す。上記のカウン
タ４７及びインバータ５２からインバータ５６までの各
回路により高速アクセス列アドレスストローブ発生回路
６１が構成されている。
このカウンタ４７の出力信号はナンド回路４６に供給さ
れ、ナンド回路４６はカウンタ４７よりＬレベル信号が
供給されたときストローブ信号ＣＡＳをＨレベルとする
。これよってニブルモード時のストローブ信号ＣＡＳは
第３図（Ｄ＞の如くなる。
れ、ナンド回路４６はカウンタ４７よりＬレベル信号が
供給されたときストローブ信号ＣＡＳをＨレベルとする
。これよってニブルモード時のストローブ信号ＣＡＳは
第３図（Ｄ＞の如くなる。
第１図に戻って説明するに、マルチプレクサ２４は第２
図の端子５１より供給される信号によってアドレスの切
換選択を行ない、ニブルモードでは第３図（Ｆ）に示す
如く、まず行アドレスを選択し、次の列アドレスを選択
してアドレスバス２８に送出する。
図の端子５１より供給される信号によってアドレスの切
換選択を行ない、ニブルモードでは第３図（Ｆ）に示す
如く、まず行アドレスを選択し、次の列アドレスを選択
してアドレスバス２８に送出する。
Ｄ −ＲＡ Ｍ ２９はニブルモードではストローブ信
号ＣＡＳの例えば立上り時に内蔵列アドレスカウンタを
順次インクリメントしてアクセスを行なう。またページ
モードではストローブ信号ＣＡＳのＬレベル時にアドレ
スバス２８より入来する列アドレスを取込んでアクセス
を行なう。
号ＣＡＳの例えば立上り時に内蔵列アドレスカウンタを
順次インクリメントしてアクセスを行なう。またページ
モードではストローブ信号ＣＡＳのＬレベル時にアドレ
スバス２８より入来する列アドレスを取込んでアクセス
を行なう。
このように、ＣＰｔＪ２０はアドレス及びアドレススト
ローブ信号ＡＳを生成するだけで良く、行アドレススト
ローブ信号ＲＡ Ｓ 、列アドレスストローブ信号ＣＡ
Ｓ夫々はダイナミックＲＡＭコントローラ２３内で自動
発生される。このため、特に高速アクセスモード時にＣ
ＰＵ２０はアドレスストローブ信号を生成する必要がな
いので負担が軽減され、処理効率が向上する。
ローブ信号ＡＳを生成するだけで良く、行アドレススト
ローブ信号ＲＡ Ｓ 、列アドレスストローブ信号ＣＡ
Ｓ夫々はダイナミックＲＡＭコントローラ２３内で自動
発生される。このため、特に高速アクセスモード時にＣ
ＰＵ２０はアドレスストローブ信号を生成する必要がな
いので負担が軽減され、処理効率が向上する。
また、高速アクセスモード用の列アドレスストローブ信
号ＣＡＳはシステムクロックより高周波数のクロック信
号ＣＬＫに同期して行アドレスストローブ信号ＲＡＳと
の位相関係を正確に維持しつつ発生されるので、高速ア
クセスモードにおけるアクセス速度の高速化がなされる
。
号ＣＡＳはシステムクロックより高周波数のクロック信
号ＣＬＫに同期して行アドレスストローブ信号ＲＡＳと
の位相関係を正確に維持しつつ発生されるので、高速ア
クセスモードにおけるアクセス速度の高速化がなされる
。
更に、クロック信号ＣＬＫの周波数を許容範囲内（１５
〜３０Ｍｌ−１ｚ）で任意に可変して高速アクセスモー
ド時のアクセス速度を所望の値とすることができる。こ
のクロック信号ＣＬＫはシステムクロック信号と非同期
の信号であっても良い。
〜３０Ｍｌ−１ｚ）で任意に可変して高速アクセスモー
ド時のアクセス速度を所望の値とすることができる。こ
のクロック信号ＣＬＫはシステムクロック信号と非同期
の信号であっても良い。
上述の如く、本発明のダイナミックＲＡＭコントローラ
によれば、ＣＰＵの負担が軽減されてその処理効率が向
上し、また高速アクセスモードにおけるアクセス速度が
更に高速化され、実用上きわめて有用である。
によれば、ＣＰＵの負担が軽減されてその処理効率が向
上し、また高速アクセスモードにおけるアクセス速度が
更に高速化され、実用上きわめて有用である。
第１図は本発明のダイナミックＲＡＭコントローラを用
いたシステムの一実施例の仝体構成図、第２図は第１図
示のタイミング・ジエネレータの要部の一実施例の回路
構成図、 第３図は第２図示の回路各部の信号タイムチャート、 第４図は従来のダイナミックＲＡＭコントローラを用い
たシステムの一例のブロック系統図である。 図中において、 ２０はｃｐｕ。 ２１はクロックジェネレータ、 ２３はダイナミックＲＡＭコントローラ、２４はマルチ
プレクサ、 ２５はリフレッシュ・タイム・ジェネレータ、２６はア
ービタ、 ２７はタイミング・ジェネレータ、 ２９はダイナミックＲＡＭ （Ｄ−ＲＡＭ）、４４は遅
延回路、 ６ｏは行アドレスストローブ発生回路、６１は高速アク
セス列アドレスストローブ発生回路である。
いたシステムの一実施例の仝体構成図、第２図は第１図
示のタイミング・ジエネレータの要部の一実施例の回路
構成図、 第３図は第２図示の回路各部の信号タイムチャート、 第４図は従来のダイナミックＲＡＭコントローラを用い
たシステムの一例のブロック系統図である。 図中において、 ２０はｃｐｕ。 ２１はクロックジェネレータ、 ２３はダイナミックＲＡＭコントローラ、２４はマルチ
プレクサ、 ２５はリフレッシュ・タイム・ジェネレータ、２６はア
ービタ、 ２７はタイミング・ジェネレータ、 ２９はダイナミックＲＡＭ （Ｄ−ＲＡＭ）、４４は遅
延回路、 ６ｏは行アドレスストローブ発生回路、６１は高速アク
セス列アドレスストローブ発生回路である。
Claims (1)
- 【特許請求の範囲】 ＣＰＵ（２０）がダイナミックＲＡＭ（２９）をアクセ
スするためのアドレスを供給され、該アドレスを行アド
レスと列アドレスとに分離して時系列に該ダイナミック
ＲＡＭに供給するダイナミックＲＡＭコントローラ（２
３）であって、該ＣＰＵ（２０）が出力するアドレスの
取込みを指示するメモリアクセス要求信号と該ＣＰＵ（
２０）で用いられるシステムクロック信号より高周波数
のクロック信号とを供給され、該メモリアクセス要求信
号を該クロック信号により取込んで該クロック信号に同
期した該行アドレスの取込みを指示する行アドレススト
ローブ信号を発生する行アドレスストローブ発生回路（
６０）と、該行アドレス信号の発生後一定時間遅延して
該列アドレスの取込みを指示する列アドレスストローブ
信号を発生する遅延回路（４４）と、 該ダイナミックＲＡＭ（２９）の高速アクセスモード時
に、該遅延回路（４４）が列アドレスストローブ信号を
発生した後、該クロック信号に周期して高速アクセスモ
ード用の列アドレスストローブを発生する高速アクセス
列アドレスストローブ発生回路（６１）とを有すること
を特徴とするダイナミックＲＡＭコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61314971A JPS63259744A (ja) | 1986-12-26 | 1986-12-26 | ダイナミツクｒａｍコントロ−ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61314971A JPS63259744A (ja) | 1986-12-26 | 1986-12-26 | ダイナミツクｒａｍコントロ−ラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63259744A true JPS63259744A (ja) | 1988-10-26 |
| JPH0525330B2 JPH0525330B2 (ja) | 1993-04-12 |
Family
ID=18059869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61314971A Granted JPS63259744A (ja) | 1986-12-26 | 1986-12-26 | ダイナミツクｒａｍコントロ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63259744A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03204742A (ja) * | 1990-01-08 | 1991-09-06 | Oki Electric Ind Co Ltd | メモリ制御回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6074174A (ja) * | 1983-09-29 | 1985-04-26 | Fujitsu Ltd | メモリ・アクセス方式 |
-
1986
- 1986-12-26 JP JP61314971A patent/JPS63259744A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6074174A (ja) * | 1983-09-29 | 1985-04-26 | Fujitsu Ltd | メモリ・アクセス方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03204742A (ja) * | 1990-01-08 | 1991-09-06 | Oki Electric Ind Co Ltd | メモリ制御回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0525330B2 (ja) | 1993-04-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |