JPH04360217A - カウンタの読出し方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はカウンタの読出し方法に
係り、特に中央処理装置がその周辺コントローラである
タイマカウンタのカウント値を読出す方法に関する。

【０００２】中央処理装置（以下、ＣＰＵと記す）がタ
イマカウンタのカウント値を読出すに際し、特にＣＰＵ
の動作クロックとカウンタの動作クロックとが非同期の
場合にも、時間的ロス少なく高速に読出すことが必要と
される。

【０００３】

【従来の技術】ＣＰＵが、その周辺装置としてのカウン
タのカウント値を読出す方法には、従来より次の３つの
方法が知られている。

【０００４】第１のカウンタの読出し方法は図８に示す
如くＣＰＵ１の動作クロックとカウンタ２の動作クロッ
クとに同一のものを使用する方法である。同図中、ＣＰ
Ｕ１はクロック発生器３からのクロックを動作クロック
としてクロック端子に入力される。また、カウンタ２は
クロック発生器３からのクロックを計数し、トライステ
ートバッファ４へその出力計数データを出力する。トラ
イステートバッファ４はＣＰＵ１からリードストローブ
（読出し信号）ＲＥＸが入力される期間のみ、入力計数
データをデータバス５を介してＣＰＵ１に入力する。

【０００５】これにより、ＣＰＵ１の読出し動作とカウ
ンタ２のカウント動作とが完全に同期化しカウンタ出力
の安定しているタイミングでリードストローブＲＥＸを
ＣＰＵ１から出力してカウンタ２の計数データ（カウン
ト値）を読出すことができる。

【０００６】従来の第２のカウンタの読出し方法は、図
９に示す如く、ＣＰＵ７の動作クロックとカウンタ８の
動作クロックとを別のものを使用して、ＣＰＵ７がカウ
ンタ８のクロックと非同期でカウンタ８のカウント値を
読出す方法である。同図中、カウンタ８に入力されるク
ロックは同期化回路９に入力され、別のクロックで動作
するＣＰＵ７からのリードストローブと同期をとられる
。同期化回路９はリードストローブとカウンタクロック
とが同期したタイミングでトライステートバッファ４を
オンとして、カウンタ８からの計数データをトライステ
ートバッファ４及びデータバス５を介してＣＰＵ７に入
力させる。

【０００７】これにより、ＣＰＵ７のリードストローブ
をカウンタ８の動作クロックで同期化し、カウンタ８の
計数データ（カウント値）を読出すことができる。

【０００８】従来の第３のカウンタの読出し方法は、カ
ウンタの読出しをＣＰＵからのコマンドで指定して、カ
ウント値を一旦、専用レジスタに保持した後で、ＣＰＵ
が専用レジスタのカウント値を読出す方法である。この
従来のカウンタ読出し方法によれば、個々のリードアク
セスを比較的短時間とすることができる。

【０００９】

【発明が解決しようとする課題】しかるに、前記従来の
第１のカウンタ読出し方法では、カウンタ２として用い
られる集積回路（ＩＣ）あるいは大規模集積回路（ＬＳ
Ｉ）は，、ＣＰＵ１とは独立して設計されたものである
ことが通常であるため、カウンタ２の動作周波数の上限
がＣＰＵ１の動作に律速となることがある。また、この
用途においては、ＣＰＵ１の動作タイミングの規定がシ
ステムクロックに対してなされている必要があるにも拘
らず、ＣＰＵ１の多くはその動作タイミングの規定がク
ロックとの位相関係で保証されたものとなってはいない
。このため、この従来方式ではＣＰＵ１と接続されるた
めに設計されるカウンタ２は、動作タイミングがクロッ
クから規定されたある１つのＣＰＵ専用となることが多
く、汎用性がない。

【００１０】また、前記従来の第２のカウンタ読出し方
法では、同期化のために時間的ロスが生じる。また、同
期化のためのカウンタクロックがＣＰＵ７のリードスト
ローブに対して周期が十分に短い場合は問題ないが、Ｃ
ＰＵ７が短いアクセスタイムを要求する場合には読出せ
ず、またＣＰＵ７にウェイトをかける場合にはシステム
のパフォーマンスが低下する可能性がある。

【００１１】更に、前記従来の第３のカウンタ読出し方
法では、一つのカウント値を得るために、■コマンドの
用意，■コマンドのライト，■カウント値を保持したレ
ジスタのリードという３つのステップを経なければなら
ず、効率が良くないという問題がある。

【００１２】本発明は以上の点に鑑みてなされたもので
あり、ＣＰＵのカウンタ読出し動作がカウンタのクロッ
クと非同期である場合、読出すべきカウンタの指定を一
つ前のリードアクセスで指定して出力最終段のレジスタ
に保持することにより、上記の課題を解決したカウンタ
の読出し方法を提供することを目的とする。

【００１３】

【課題を解決するための手段】図１は本発明方法の原理
を説明するためのフローチャートである。本発明方法は
、まず、同一のクロック又は同一のクロックから生成さ
れた同期クロックを別々に計数する複数のカウンタの中
から、カウント値が読出されるべき一のカウンタを、一
つ前のリードアクセスのアドレス信号で指定する（ステ
ップＳ１）。

【００１４】続いて、指定された上記のカウンタのカウ
ント値をレジスタに保持した後（ステップＳ２）、次の
リードアクセスで該レジスタに保持されたカウント値を
読出す（ステップＳ３）。

【００１５】

【作用】本発明では、各リードアクセスでは一つ前のリ
ードアクセスでレジスタに保持されたカウント値が読出
し出力されると共に、次のリードアクセスで読出される
べき一のカウンタの指定及びそのカウント値のレジスタ
への保持が行われる。

【００１６】従って、本発明では或るリードアクセスに
よるカウント値の読出しと次のリードアクセスによるカ
ウント値の読出しとの間で、カウンタのリードストロー
ブの同期化とカウント値のレジスタへのセットを行なう
ことができ、また中央処理装置がコマンドを用意するス
テップを不要にすることができる。

【００１７】

【実施例】図２は本発明の一実施例の構成図を示す。同
図中１１０　〜１１３　は夫々１６ビットのカウンタで
、図７（Ａ）に示すクロック（ＣＬＯＣＫ）の立ち上が
りで、かつ、イネーブル信号ＥＮ０　〜ＥＮ３　がハイ
レベルの時にカウントアップする。従って、カウンタ１
１０　〜１１３　の読出しはクロックの立ち上がりまで
に終了する必要がある。カウンタ１１０　〜１１３　に
は同一のクロックが夫々入力されているが、同一のクロ
ックから生成された同期クロックを入力するようにして
もよい。

【００１８】カウンタ１１０　〜１１３　の各１６ビッ
トの並列出力は、第１のセレクタである４ｔｏ１セレク
タ１２により一つのみ選択されて出力レジスタ１３０　
及び１３１　に夫々入力される。セレクタ１２は図３に
示す如く、４つの２入力ＡＮＤ回路１２１〜１２４と、
それらのＡＮＤ回路１２１〜１２４の各出力が入力され
る４入力ＯＲ回路１２５とよりなる。ＡＮＤ回路１２１
〜１２４の各々は一方の入力端子に入力信号Ａ〜Ｄが別
々に入力され、他方の入力端子に４つのセレクト信号（
ＳＥＬＥＣＴ）が別々に入力される（換言すると４ビッ
トのセレクト信号が入力される）構成とされている。

【００１９】また、図２において１４はアドレスラッチ
及びデコード回路で、前記クロック（ＣＬＯＣＫ）とは
非同期の動作クロックで動作する図示しないＣＰＵから
アドレス信号ＲＥＬ０，１と制御信号ＣＰＵＲＤＸとが
夫々入力され、セレクト信号ＳＹＮＣＳＥＬを出力する
。このアドレスラッチ及びデコード回路１４は例えば図
４に示す如く、２つのＤ型フリップフロップ１４１及び
１４２と、それらのＱ出力に基づいて４ビットのセレク
ト信号ＳＹＮＣＳＥＬ０〜３を出力するデコーダ１４３
とからなる。Ｄ型フリップフロップ１４１及び１４２は
各クロック端子に前記制御信号ＣＰＵＲＤＸが入力され
、各データ入力端子に前記アドレス信号ＲＥＬ０，１が
夫々入力される。

【００２０】上記の制御信号ＣＰＵＲＤＸと前記クロッ
クＣＬＯＣＫとは夫々非同期であり、図２に示す如く同
期化回路１５に入力されて読出し信号ＳＹＮＣＲＤＸを
生成する。この同期化回路１５は例えば図５に示す如き
回路構成とされており、Ｒ−Ｓフリップフロップを構成
する２入力ＮＡＮＤ回路１５１及び１５２と、縦続接続
されたＤ型フリップフロップ１５３及び１５４と、イン
バータ１５５及び２入力ＮＡＮＤ回路１５６よりなる。

【００２１】制御信号ＣＰＵＲＤＸはＮＡＮＤ回路１５
１の一方の入力端子に入力され、クロックＣＬＯＣＫは
Ｄ型フリップフロップ１５３及び１５４の各クロック端
子に入力されると共に、インバータ１５５で位相反転さ
れた後ＮＡＮＤ回路１５６に入力される。これにより、
ＮＡＮＤ回路１５６より出力される読出し信号ＳＹＮＣ
ＲＤＸは制御信号ＣＰＵＲＤＸの立ち下がりに対して最
大２．５クロック周期遅れる。

【００２２】また、図２において、制御信号ＣＰＵＲＤ
Ｘがトリガ端子に入力されるＴ型フリップフロップ１６
と、Ｔ型フリップフロップ１６の出力と同期化回路１５
からの読出し信号ＳＹＮＣＲＤＸとが夫々入力されるゲ
ート回路１７及び１８とは、出力レジスタ１３０　及び
１３１　のうち、どちらか一方を選択する選択信号発生
回路を構成している。

【００２３】第２のセレクタである２ｔｏ１セレクタ１
９は出力レジスタ１３０　及び１３１　の各出力信号Ｏ
ＲＥＧ０，１の一方をＴ型フリップフロップ１６の出力
に基づいて選択する。このセレクタ１９は例えば図６に
示す如く２入力ＡＮＤ回路１９１及び１９２と、それら
の出力を入力信号として受ける２入力ＯＲ回路１９３と
よりなる。

【００２４】更に、図２において、セレクタ１９の出力
信号ＯＤ１５〜０はトライステートバッファ２０を介し
て端子２１へ読出しデータＤ１５〜０として出力される
。トライステートバッファ２０は制御信号ＣＰＵＲＤＸ
によって、その動作が制御される。

【００２５】次に本実施例の動作について図７のタイム
チャートと共に説明する。カウンタ１１０　〜１１３　
のイネーブル端子ＥＮには、図７（Ｂ），（Ｄ），（Ｆ
）及び（Ｈ）に示す如きイネーブル信号ＥＮ０，ＥＮ１
，ＥＮ２，及びＥＮ３が入力されるものとすると、カウ
ンタ１１０　，１１１　，１１２　及び１１３　からは
図７（Ｃ），（Ｅ），（Ｇ）及び（Ｉ）に示す如き１６
ビットのカウント値が取り出されてセレクタ１２に入力
される。

【００２６】一方、アドレスラッチ及びデコード回路１
４には図７（Ｊ）に示す如く、時刻ｔ１　〜ｔ３　で“
２”，時刻ｔ７　〜ｔ９　で“１”，時刻ｔ１４〜ｔ１
７で“０”，時刻ｔ２２〜ｔ２４で“３”なるアドレス
値のアドレス信号ＲＳＥＬが入力されるものとすると、
アドレスラッチ及びデコード回路１４は図７（Ｋ）に示
す制御信号ＣＰＵＲＤＸの立ち下がり毎にセレクト信号
ＳＹＮＣＳＥＬ０〜３を出力する。

【００２７】このセレクト信号ＳＹＮＣＳＥＬ０，ＳＹ
ＮＣＳＥＬ１，ＳＹＮＣＳＥＬ２及びＳＹＮＣＳＥＬ３
は、図４に示したアドレスラッチ及びデコード回路１４
の回路構成からわかるようにアドレス値が“０”，“１
”，“２”及び“３”で、かつ、制御信号ＣＰＵＲＤＸ
が立ち下がった時点でハイレベルに変化するため、図７
（Ｊ）に示す如きアドレス信号ＲＳＥＬ０，１が入力さ
れたときには、図７（Ｍ），（Ｎ），（Ｏ）及び（Ｐ）
に示す如き波形となる。

【００２８】セレクタ１２はセレクト信号ＳＹＣＳＥＬ
０がハイレベルのときはカウンタ１１０　の出力信号を
選択し、ＳＹＮＣＳＥＬ１がハイレベルのときはカウン
タ１１１　の出力信号を選択し、ＳＹＮＣＳＥＬ２がハ
イレベルのときはカウンタ１１２　の出力信号を選択し
、ＳＹＮＣＳＥＬ３がハイレベルのときにはカウンタ１
１３　の出力信号を選択するから、セレクタ１２からは
図７（Ｓ）に示す如き信号ＳＤ１５〜０が取り出される
。すなわち、セレクタ１２からはカウンタ１１０　〜１
１３　のうちアドレス信号ＲＳＥＬ０，１で指定された
アドレスの一のカウンタの出力信号が取り出され、出力
レジスタ１３０　及び１３１　に夫々供給され、出力レ
ジスタ１３０　及び１３１　の一方に書込まれる。

【００２９】一方、同期化回路１５から出力される読出
し信号ＳＹＮＣＲＤＸは、図７（Ｑ）に示す如く、制御
信号ＣＰＵＲＤＸの後縁（立ち上がり）から確定するの
で、読出し信号ＳＹＮＣＲＤＸがローレベルになる時に
は、カウンタ１１０　〜１１３　の出力は安定し、かつ
、セレクタ１２の出力信号ＳＤ１５〜０も安定している
。この読出し信号ＳＹＮＣＲＤＸは出力レジスタ１３０
　，１３１　へのラッチストローブの基になっており、
出力レジスタ１３０　及び１３１　のうちＴ型フリップ
フロップ１６のＱ出力又はその反転出力のうちハイレベ
ルを出力している側に対応した出力レジスタにデータを
書き込ませる。

【００３０】すなわち、Ｔ型フリップフロップ１６は２
つの出力レジスタ１３０　及び１３１　のうち、どちら
か空き状態になっているかを示すフリップフロップであ
り、Ｑ出力端子（同相出力端子）がハイレベルのときは
出力レジスタ１３０　が空き状態であることを示し、逆
相出力端子がハイレベルのときには出力レジスタ１３１
　が空き状態であることを示している。Ｔ型フリップフ
ロップ１６の同相出力端子の出力信号は図７（Ｒ）に示
す如くになり、制御信号ＣＰＵＲＤＸの立ち上がり毎に
変化する。

【００３１】このＴ型フリップフロップ１６の同相及び
逆相の各出力端子の出力信号はまたセレクタ１９のセレ
クト信号としても用いられ、同相出力端子の出力信号が
ハイレベルのとき出力レジスタ１３０　に保持されてい
る信号（図７（Ｔ）に示す）ＯＲＥＧ０を選択し、ロー
レベルのとき出力レジスタ１３１　に保持されている信
号（図７（Ｕ）に示す）ＯＲＥＧ１を選択する。これに
より、セレクタ１９からは図７（Ｖ）に示す信号ＯＤ１
５〜０が取り出され、トライステートバッファ２０に入
力される。

【００３２】トライステートバッファ２０は制御信号Ｃ
ＰＵＲＤＸがローレベルのときにのみオンとされ入力信
号を通過させるよう構成されているため、端子２１を介
してＣＰＵ（図示せず）のデータバスへ図７（Ｌ）に示
す如き読出しデータＤ１５〜０が出力される。前記した
ように、セレクタ１９のセレクト信号は制御信号ＣＰＵ
ＲＤＸの立ち上がりでトグルされるので、ＣＰＵがデー
タを読出しているＣＰＵＲＤＸのローレベル期間は出力
データは安定している。

【００３３】このように、カウンタ１１０　〜１１３　
のうち読出すべき一のカウンタを一つ前のリードアクセ
スのアドレス信号ＲＳＥＬ０，１で指定し、その指定カ
ウンタの出力カウント値をセレクタ１２を通して出力レ
ジスタ１３０　及び１３１　の空きレジスタ側に書込ん
だ後、次のリードアクセスで書込んだカウント値を読出
すことができる。ここで、Ｔ型フリップフロップ１６の
出力信号はトライステートバッファ２０の制御信号ＣＰ
ＵＲＤＸよりも前に確定しているので、制御信号ＣＰＵ
ＲＤＸがアサートされる時点には出力すべきデータ（カ
ウント値）はセレクタ１９の出力まですでに達しており
、アクセススピードはトライステートバッファ２０をオ
ンにするための時間だけが必要で、よってデータ（カウ
ント値）は極めて高速に出力される。

【００３４】すなわち、本実施例によれば、読出すべき
カウンタの指定を一つ前のリードアクセスのアドレス信
号ＲＳＥＬ０，１で行なうことにより、ＣＰＵのリード
動作と次のリード動作との間でカウンタ読出しストロー
ブの同期化とカウント値の出力レジスタ１３０　，１３
１　へのセットを行なっているため、リード時のアクセ
スタイムを極力短くすることができる。

【００３５】なお、本発明は上記の実施例に限定される
ものではなく、カウンタの個数は４つに限らず、２以上
の幾つであってもよく。カウンタの個数に対応した入力
数のセレクタ及びカウンタ指定用アドレス信号を用意す
れば良い。

【００３６】

【発明の効果】上述の如く、本発明によれば、カウンタ
の動作と非同期にＣＰＵがカウント値を読出す際に、一
つ前のリードアクセスで指定したカウンタのカウント値
を出力レジスタに保持させるようにしているため、従来
のＣＰＵのリードストローブをカウンタの動作クロック
で同期化してカウント値を読出す方法のようなリード動
作中にリードストローブの同期化と読出しを行なうので
はなく、リード動作と次のリード動作の間でそれらを行
なうこととなり、極めて高速にカウント値を読出すこと
ができる。また、カウンタの読出しをコマンドで指定す
る従来方法に比し、ＣＰＵがコマンドを用意するステッ
プを必要としないため、プログラムの実行効率を向上す
ることができ、更に複数のカウント値を連続して読出す
場合には、最初の１回のリードのみがダミーの動作とし
て無駄になるだけで済むので読出しを効率に行なうこと
ができ、またカウンタとしてＣＰＵの動作クロックと非
同期のクロックを計数するものを使用できるので、カウ
ンタの汎用性を確保できる等の特長を有するものである
。

【図面の簡単な説明】

【図１】本発明の原理説明用フローチャートである。

【図２】本発明の一実施例の構成図である。

【図３】図２中の第１のセレクタの一例の回路図である
。

【図４】図２中のアドレスラッチ及びデコード回路の一
例の回路図である。

【図５】図２中の同期化回路の一例の回路図である。

【図６】図２中の第２のセンサの一例の回路図である。

【図７】図２の動作説明用タイムチャートである。

【図８】従来の一例の構成図である。

【図９】従来の他の構成図である。

【符号の説明】

Ｓ１〜Ｓ２　　ステップ １１０　〜１１３　　　カウンタ １２，１９　　セレクタ １３０　〜１３３　　　出力レジスタ １４　　アドレスラッチ及びデコード回路１５　　同期
化回路 ２０　　トライステートバッファ

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　同一のクロック又は同一のクロックか
   ら生成された同期クロックを別々に計数する複数のカウ
   ンタ（１１０　〜１１３　）の中から、カウント値が読
   出されるべき任意の一のカウンタを、一つ前のリードア
   クセスのアドレス信号で指定し（Ｓ１）、該指定された
   一のカウンタのカウント値をレジスタ（１３０　，１３
   １　）に保持し（Ｓ２）、次のリードアクセスで該レジ
   スタ（１３０　，１３１　）に保持されたカウント値を
   読出し出力する（Ｓ３）ことを特徴とするカウンタの読
   出し方法。