JP2001356960A - 書き込み制御装置及び書き込み制御方法並びに記録媒体 - Google Patents

Abstract

(57)【要約】 【課題】 記憶素子のデータホールドタイムを保証する
ことができ、然も、記憶素子の性能を引き出すために最
速のアクセスタイムでデータの書き込みが行うことがで
きるようにする。 【解決手段】 ディレイバッファ１０３，ＯＲゲート２
０２，ディレイバッファ１０４，ＯＲゲート２０３から
なるライトパルス生成回路１を設け、ディレイバッファ
１０３，１０４のそれぞれの遅延時間Ｄを記憶素子４の
データホールドタイムより大きく、然も、各部の配線及
び素子における遅延量を考慮した所定値に設定する。そ
して、チップ指定信号と書き込み表示信号との論理和出
力をライトパルス生成回路１に供給することで立ち下が
りエッジのみ各入力信号よりディレイバッファ２段分だ
け遅延させると共に、アドレスデコーダ３の出力とＯＲ
ゲート２０３の出力信号との論理和出力を生成すること
で、グリッジを除去し、この出力を記憶素子４の書き込
み／読み出し制御端子に供給する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば、ＤＳＰ
（Digital Signal Processor)等を中心とした信号処理
システムやＣＰＵを中心とした情報処理システムに用い
て好適な記憶素子に対する書き込み制御装置及び書き込
み制御方法並びに記録媒体に関する。

【０００２】

【従来の技術】従来、ＤＳＰ（Digital Signal Process
or)においては、その内部において供給されたクロック
の数倍の周波数のクロック信号を生成し、動作クロック
としている。このようなＤＳＰから同時入力かつ同有効
幅でレジスタに対するデータ書き込みに必要なアドレス
バス、データバス、チップ指定信号、書き込み表示信号
は、ＤＳＰの動作クロックに同期しているが、ＤＳＰに
外部接続されるデバイス側では、ＤＳＰの動作クロック
がデバイス自体の動作スピードを超えている理由から、
ＤＳＰの動作クロックをそのまま使用できない。このた
め、従来においては、レジスタ等の記憶素子を有するデ
バイス内部の動作クロックを使用して、ＤＳＰから記憶
素子に対してのデータ書き込みを保証する回路が設けら
れている。

【０００３】

【発明が解決しようとする課題】しかしながら、従来技
術においては、記憶素子を有するデバイス内部の動作ク
ロックを使用してＤＳＰから記憶素子に対してのデータ
書き込みを保証するため、デバイス内部の動作クロック
の３周期以上のアクセスタイムが必要になり、デバイス
内部の動作クロックの周波数によりアクセスタイムが左
右される問題点があった。また、ＤＳＰから連続でアク
セスする場合も有効アクセス間のインターバルの時間も
デバイス内部の動作クロックの周期以上の時間を要する
ため、ＤＳＰサイクルタイムの高速化が阻害される。

【０００４】本発明は、斯かる問題点を鑑みてなされた
ものであり、その目的とするところは、記憶素子のデー
タホールドタイムを保証することができ、然も、記憶素
子の性能を引き出すために最速のアクセスタイムでデー
タの書き込みを行うことができる書き込み制御装置及び
書き込み制御方法を提供する点にある。

【０００５】

【課題を解決するための手段】本発明は、上記課題を解
決すべく、以下に掲げる構成とした。請求項１記載の発
明の要旨は、プロセッサ部に接続される記憶素子に対す
る書き込み制御装置であって、クロック信号を用いるこ
となく、前記プロセッサ部から前記記憶素子に供給され
る所定信号に基づいて書き込みデータの変化するタイミ
ングより所定時間早いタイミングＴ１で信号レベルが反
転する書き込み許可信号を生成する信号生成手段を備え
たことを特徴とする書き込み制御装置に存する。請求項
２記載の発明の要旨は、前記タイミングＴ１と書き込み
データの変化するタイミングとの間がデータを保持する
のに必要とされる時間より大きいことを特徴とする請求
項１記載の書き込み制御装置に存する。請求項３記載の
発明の要旨は、前記信号生成手段は、さらに、タイミン
グＴ１よりさらに早く、かつ、書き込みデータの入力タ
イミングに対して所定時間遅れたタイミングＴ２で信号
レベルが反転する書き込み許可信号を生成することを特
徴とする請求項１または２記載の書き込み制御装置に存
する。請求項４記載の発明の要旨は、書き込みデータの
入力タイミングと前記タイミングＴ２との間がアドレス
をセットアップするのに必要とされる時間より大きく、
前記タイミングＴ２と前記タイミングＴ１との間がデー
タのセットアップに必要とされる時間より大きいことを
特徴とする請求項３記載の書き込み制御装置に存する。
請求項５記載の発明の要旨は、前記信号生成手段には、
論理回路と、遅延回路とが含まれることを特徴とする請
求項１〜４記載の書き込み制御装置に存する。請求項６
記載の発明の要旨は、前記遅延回路には、直列接続され
た複数のインバータと切替回路とが含まれ、前記直列接
続された複数のインバータに入力される信号に対して各
インバータからの出力として得られる異なる遅延量の信
号の一つを切替回路を介して取り出すことを特徴とする
請求項５記載の書き込み制御装置に存する。請求項７記
載の発明の要旨は、前記遅延回路の切替回路が前記プロ
セッサ部からの制御信号により切り替えられることを特
徴とする請求項６記載の書き込み制御装置に存する。請
求項８記載の発明の要旨は、前記プロセッサ部がＤＳＰ
であることを特徴とする請求項１〜７記載の書き込み制
御装置に存する。請求項９記載の発明の要旨は、前記プ
ロセッサ部から前記記憶素子に供給される所定信号に前
記記憶素子に対して書き込み／読み出し動作を指示する
信号が含まれることを特徴とする請求項１〜８記載の書
き込み制御装置に存する。請求項１０記載の発明の要旨
は、前記プロセッサ部から前記記憶素子に供給される所
定信号に前記記憶素子を指定する信号が含まれることを
特徴とする請求項１〜９記載の書き込み制御装置に存す
る。請求項１１記載の発明の要旨は、前記記憶素子に対
して書き込み／読み出し動作を指示する信号と、前記記
憶素子を指定する信号とが同時入力で、かつ、同有効幅
であることを特徴とする請求項１０記載の書き込み制御
装置に存する。請求項１２記載の発明の要旨は、プロセ
ッサ部に接続される記憶素子に対する書き込み制御方法
であって、クロック信号を用いることなく、前記プロセ
ッサ部から前記記憶素子に供給される所定信号に基づい
て書き込みデータの変化するタイミングより所定時間早
いタイミングＴ１で信号レベルが反転する書き込み許可
信号を生成する工程を有することを特徴とする書き込み
制御方法に存する。請求項１３記載の発明の要旨は、前
記タイミングＴ１と書き込みデータの変化するタイミン
グとの間がデータを保持するのに必要とされる時間より
大きいことを特徴とする請求項１２記載の書き込み制御
方法に存する。請求項１４記載の発明の要旨は、前記書
き込み許可信号を生成する工程においては、さらに、タ
イミングＴ１よりさらに早く、かつ、書き込みデータの
入力タイミングに対して所定時間遅れたタイミングＴ２
で信号レベルが反転する書き込み許可信号を生成するこ
とを特徴とする請求項１２または１３記載の書き込み制
御方法に存する。請求項１５記載の発明の要旨は、書き
込みデータの入力タイミングと前記タイミングＴ２との
間がアドレスをセットアップするのに必要とされる時間
より大きく、前記タイミングＴ２と前記タイミングＴ１
との間がデータのセットアップに必要とされる時間より
大きいことを特徴とする請求項１４記載の書き込み制御
方法に存する。請求項１６記載の発明の要旨は、前記書
き込み許可信号を生成する工程には、信号を合成する工
程と、信号を遅延する工程とが含まれることを特徴とす
る請求項１２〜１５記載の書き込み制御方法に存する。
請求項１７記載の発明の要旨は、前記プロセッサ部がＤ
ＳＰであることを特徴とする請求項１２〜１６記載の書
き込み制御方法に存する。請求項１８記載の発明の要旨
は、前記プロセッサ部から前記記憶素子に供給される所
定信号に前記記憶素子に対して書き込み／読み出し動作
を指示する信号が含まれることを特徴とする請求項１２
〜１７記載の書き込み制御方法に存する。請求項１９記
載の発明の要旨は、前記プロセッサ部から前記記憶素子
に供給される所定信号に前記記憶素子を指定する信号が
含まれることを特徴とする請求項１２〜１８記載の書き
込み制御方法に存する。請求項２０記載の発明の要旨
は、前記記憶素子に対して書き込み／読み出し動作を指
示する信号と、前記記憶素子を指定する信号とが同時入
力で、かつ、同有効幅であることを特徴とする請求項１
９記載の書き込み制御方法に存する。請求項２１記載の
発明の要旨は、請求項１２〜２０のいずれか１項に記載
の書き込み制御方法を実行可能なプログラムが記載され
た記録媒体に存する。

【０００６】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。

【０００７】（第１の実施の形態）図１は、本発明の第
１の実施の形態の全体構成を示すブロック図である。図
１に示すように第１の実施の形態に係わる書き込み制御
装置は、アドレスデコーダ３，出力バッファ６，同一構
成の遅延回路としての４個のディレイバッファ１０１〜
１０４，ＯＲゲート２０１〜２０５を有する。なお、図
１において４で示されるのが、例えば、ＤＳＰからのデ
ータの書き込み対象とされる記憶素子であり、他の記憶
素子に関しては、省略されている。つまり、実際には他
の記憶素子に関しても同様の構成の書き込み制御装置を
介して接続される。また、記憶素子としては、レジス
タ、フリップフロップ、メモリ等が用いられる。

【０００８】図１において一点鎖線で囲まれた１で示さ
れるのがライトパルス生成回路であり、ディレイバッフ
ァ１０３，ＯＲゲート２０２，ディレイバッファ１０
４，ＯＲゲート２０３で構成されている。ライトパルス
生成回路１は、ディレイバッファ１０３，１０４により
信号を遅延させると共に、ＯＲゲート２０２，２０３に
より信号を合成することでＤＳＰからのデータを保存す
るための書き込み許可信号を生成する。

【０００９】図２は、第１の実施の形態におけるディレ
イバッファ１０１〜１０４の一例としての構成を示すブ
ロック図である。図２に示すようにディレイバッファ１
０１〜１０４のそれぞれは、直列接続された複数のイン
バータ５０１〜５０８と、セレクタ７とにより構成され
ている。入力端子２１を介して入力された信号が各イン
バータを介されることで遅延され、所定の偶数個目のイ
ンバータ５０２，５０４，５０６，５０８の出力がセレ
クタ７に供給される。セレクタ７には、遅延指定信号が
制御端子２３を介して供給される。セレクタ７において
遅延指定信号に応じてインバータ５０２，５０４，５０
６，５０８の出力の内の所定の遅延量の出力の一つが選
択される。セレクタ７において選択された所定の遅延出
力がディレイバッファの出力として出力端子２２を介し
て取り出される。このように構成されるディレイバッフ
ァ１０１，１０２，１０３，１０４のそれぞれの制御端
子には、ＤＳＰからの遅延指定信号が供給され、ディレ
イバッファ１０１，１０２，１０３，１０４のそれぞれ
の遅延時間Ｄが記憶素子４のデータホールドタイムより
大きく、然も、各部の配線及び素子における遅延量を考
慮した所定値に設定される。

【００１０】ＤＳＰからのアドレスデータがバスを介し
てディレイバッファ１０１に供給され、遅延時間Ｄだけ
遅延されてアドレスデコーダ３に供給される。アドレス
デコーダ３は、アドレスデータをデコードし、記憶素子
４が指定されるアドレスの時のみ例えばローレベルな信
号を出力する。ドレスデコーダ３の出力信号がＯＲゲー
ト２０５及び２０４のそれぞれに供給される。また、Ｄ
ＳＰからのデータがバスを介してディレイバッファ１０
２に供給され、遅延時間Ｄだけ遅延されて記憶素子４に
供給される。

【００１１】書き込み制御装置には、ＤＳＰから供給さ
れるアドレスデータ、データ及び遅延指定信号以外に、
チップ指定信号と書き込み表示信号とが供給される。こ
れらの信号は、略同時刻で、かつ、同有効幅を有してい
る。なお、チップ指定信号がローレベルの時に記憶素子
４を有するチップが選択され、ハイレベルの時に記憶素
子４を有するチップが選択されないとし、書き込み表示
信号がローレベルの時にＤＳＰからの書き込み動作と
し、ハイレベルの時にＤＳＰからの読み出し動作とする
ものとして説明する。

【００１２】チップ指定信号がＯＲゲート２０１，２０
２，２０３のそれぞれに供給されると共に、ＯＲゲート
２０５に供給される。また、書き込み表示信号がＯＲゲ
ート２０１に供給されると共に、ＯＲゲート２０５に供
給される。ＯＲゲート２０５は、ＤＳＰからのチップ指
定信号と、読み出し表示信号の反転した信号と、アドレ
スデコーダ３の出力信号との論理和出力を生成する。Ｏ
Ｒゲート２０５の出力が出力バッファ６の制御端子に供
給される。出力バッファ６は、ＯＲゲート２０５の出力
がローレベルの時のみ、記憶素子４からのデータをバス
に出力し、ＤＳＰに供給する。

【００１３】一方、ＯＲゲート２０１は、ＤＳＰからの
チップ指定信号と、書き込み表示信号との論理和出力を
生成する。ＯＲゲート２０１の出力がディレイバッファ
１０３を介されることで遅延され、ＯＲゲート２０２に
供給される。ＯＲゲート２０２は、ディレイバッファ１
０３からの遅延出力と、チップ指定信号との論理和出力
を生成する。ＯＲゲート２０２の出力がディレイバッフ
ァ１０４を介されることで遅延され、ＯＲゲート２０３
に供給される。ＯＲゲート２０３は、ディレイバッファ
１０４からの遅延出力と、チップ指定信号との論理和出
力を生成する。ＯＲゲート２０３の出力が書き込み許可
信号として用いられ、ＯＲゲート２０４に供給されると
共に、他の記憶素子に供給される。ＯＲゲート２０４
は、アドレスデコーダ３の出力とＯＲゲート２０３の出
力との論理和出力を生成する。このＯＲゲート２０４の
出力が記憶素子４の書き込み／読み出し制御端子に供給
される。記憶素子４は、ＯＲゲート２０４の出力の立ち
上がりエッジで、ディレイバッファ１０２を介して供給
されるＤＳＰからのデータを取り込む。

【００１４】つまり、ＤＳＰからのアドレス、データ、
チップ指定信号、書き込み表示信号は、略同時刻、同じ
有効幅で入力されるが、チップ指定信号と書き込み表示
信号との論理和出力をライトパルス生成回路１に通すこ
とで立ち下がりエッジのみ各入力信号よりディレイバッ
ファ２段分だけ遅延させる。また、アドレスデコーダ３
の出力は、ディレイバッファ１段分の遅延があり、アド
レスデコーダ３の出力とＯＲゲート２０３の出力信号と
の論理和出力を生成することで、グリッジが除去され
る。このため、書き込み許可信号の立ち上がりエッジ
は、データの変化よりディレイバッファ１段分速くデー
タのホールドが保証されたものとなり、また、ノイズ成
分が除去されているため、記憶素子４において確実にデ
ータが取り込まれる。

【００１５】上述した第１の実施の形態の動作について
さらに詳細に説明する。図３は、第１の実施の形態の動
作説明に用いるタイムチャートである。なお、ＤＳＰか
らのチップ指定信号がローレベルで、かつ、書き込み表
示信号がローレベルの時にＤＳＰが本チップに対してデ
ータ書き込み許可したものとして説明する。

【００１６】図３において、ＤＳＰからのアドレス、デ
ータ、チップ指定信号、書き込み表示信号は、略同時
刻、同じ有効幅で入力されるが、チップ指定信号と書き
込み表示信号との論理和をとった信号は、ＯＲゲート２
０１出力となる。ＯＲゲート２０１出力をディレイバッ
ファ１０３にてＤ時間遅延させた信号と、チップ指定信
号とで論理和をとった信号は、ＯＲゲート２０２出力と
なり、ＯＲゲート２０１の出力に対して、立ち下がりの
みＤ時間遅延した信号となる。

【００１７】ＯＲゲート２０２出力をディレイバッファ
１０４にてＤ時間遅延させた信号と、チップ指定信号と
で論理和をとった信号は、ＯＲゲート２０３出力とな
り、ＯＲゲート２０１の出力に対して、立ち下がりのみ
Ｄ時間の２倍遅延した信号となる。このＯＲゲート２０
３出力が書き込み許可信号として用いられる。

【００１８】ディレイバッファ１０１出力は、アドレス
入力よりＤ時間遅延している。ディレイバッファ１０２
出力は、データ入力よりＤ時間遅延している。アドレス
デコーダ３は、アドレス入力よりＤ時間遅延しているア
ドレスデータをデコードして記憶素子の指定アドレスの
時のみローレベルになる信号を生成し出力する。アドレ
スデコーダ３出力は、アドレス入力よりＤ時間遅延して
いる。アドレスデコーダ３出力とＯＲゲート２０３出力
とで論理和出力を生成することでノイズ成分を除去した
書き込み許可信号を生成する。なお、記憶素子４に連続
アクセスする場合でも、１サイクル目と２サイクル目の
インターバルの時間をＤ時間以上とることにより、２サ
イクル目も１サイクル目と同様に書き込み許可信号が生
成される。

【００１９】このように各部が動作することで書き込み
許可信号の立ち上がりは、データの変化点よりディレイ
バッファ１段分の時間、即ち、Ｄ時間速いため、データ
のホールドが保証される。また、書き込み許可信号の立
ち下がりは、データの記憶素子４への入力タイミングよ
りディレイバッファ１段分の時間、即ち、Ｄ時間遅いた
め、アドレスのセットアップ時間が保証される。さら
に、書き込み許可信号の立ち下がりと、立ち上がりとの
間は、データのセットアップに必要とされる時間より大
きくされているため、データのセットアップ時間が保証
される。

【００２０】また、第１の実施の形態において、ＤＳＰ
が記憶素子４のデータを確認する場合には、アドレスデ
ータを記憶素子４の指定に設定して、書き込み表示信号
をハイレベルにして、チップ指定信号をローレベルにす
ることで、出力バッファ６を出力許可状態とし、記憶素
子４の出力データをＤＳＰ側で確認する。ＤＳＰは、書
き込んだデータと読み出したデータとが一致しない時に
は、遅延時間が正しく設定されていないと判断し、遅延
指定信号により遅延量の設定を変更して、再度書き込み
動作と読み出し動作とを繰り返し、書き込んだデータと
読み出したデータとを一致させる。

【００２１】以上説明したように第１の実施の形態によ
れば、以下に掲げる効果を奏する。その第１の効果は、
記憶素子４を有するデバイス内部の動作クロックに影響
されずに、記憶素子４のアクセスタイムを有効に利用で
きるため、高速なアクセスが可能となることである。次
に、第２の効果は、ＤＳＰからの遅延指定した値がデー
タホールドタイムを確保しているか否かを記憶素子４を
リードすることで確認できるため、非同期回路にありが
ちな不安定動作による誤動作が防ぐことができることで
ある。そして、第３の効果は、アドレスデコーダ３の出
力信号、即ち、記憶素子４に対する指定信号と、ＯＲゲ
ート２０３の出力信号とを論理和することにより最終的
な書き込み許可信号を生成しているため、記憶素子４に
書き込みアクセスする時以外は書き込み許可信号を無効
とすることができ、クロック信号が常に供給される同期
式ライトパルス生成回路より、消費電力の低減化が図れ
ることである。

【００２２】（第２の実施の形態）図４は、本発明の第
２の実施の形態の全体構成を示すブロック図である。図
２に示すように第２の実施の形態に係わる書き込み制御
装置は、アドレスデコーダ１３，出力バッファ１６，同
一構成の遅延回路としての２個のディレイバッファ１１
０３及び１１０４，ＯＲゲート１２０１〜１２０５を有
する。なお、図４において１４で示されるのが、例え
ば、ＤＳＰからのデータの書き込み対象とされる記憶素
子であり、他の記憶素子に関しては、省略されている。
つまり、実際には他の記憶素子に関しても同様の構成の
書き込み制御装置を介して接続される。また、記憶素子
としては、レジスタ、フリップフロップ、メモリ等が用
いられる。

【００２３】図４において一点鎖線で囲まれた１１で示
されるのがライトパルス生成回路であり、ディレイバッ
ファ１１０３，ＯＲゲート１２０２，ディレイバッファ
１１０４，ＯＲゲート１２０３で構成されている。ライ
トパルス生成回路１１は、ディレイバッファ１１０３，
１１０４により信号を遅延させると共に、ＯＲゲート１
２０２，１２０３により信号を合成することでＤＳＰか
らのデータを保存するための書き込み許可信号を生成す
る。

【００２４】２個のディレイバッファ１１０３及び１１
０４は、前述した第１の実施の形態におけるディレイバ
ッファ１０１〜１０４と同一の構成とされ、ディレイバ
ッファ１１０３，１１０４のそれぞれの制御端子には、
ＤＳＰからの遅延指定信号が供給され、ディレイバッフ
ァ１１０３，１１０４のそれぞれの遅延時間Ｄが記憶素
子１４のデータホールドタイムより大きく、かつ、デー
タセットアップタイムの半分の時間より大きく、然も、
各部の配線及び素子における遅延量を考慮した所定値に
設定される。

【００２５】ＤＳＰからのアドレスデータがバスを介し
てアドレスデコーダ１３に供給される。アドレスデコー
ダ１３は、アドレスデータをデコードし、記憶素子１４
が指定されるアドレスの時のみ例えばローレベルな信号
を出力する。ドレスデコーダ１３の出力信号がＯＲゲー
ト１２０５及び１２０４のそれぞれに供給される。ま
た、ＤＳＰからのデータがバスを介して記憶素子１４に
供給される。

【００２６】書き込み制御装置には、第１の実施の形態
と同様にＤＳＰから供給されるアドレスデータ、データ
及び遅延指定信号以外に、チップ指定信号と書き込み表
示信号とが供給される。これらの信号は、略同時刻で、
かつ、同有効幅を有している。なお、チップ指定信号が
ローレベルの時に記憶素子１４を有するチップが選択さ
れ、ハイレベルの時に記憶素子１４を有するチップが選
択されないとし、書き込み表示信号がローレベルの時に
ＤＳＰからの書き込み動作とし、ハイレベルの時にＤＳ
Ｐからの読み出し動作とするものとして説明する。

【００２７】チップ指定信号がＯＲゲート１２０１，１
２０２のそれぞれに供給されると共に、ＯＲゲート１２
０５に供給される。また、書き込み表示信号がＯＲゲー
ト１２０１に供給されると共に、ＯＲゲート１２０５に
供給される。ＯＲゲート１２０５は、ＤＳＰからのチッ
プ指定信号と、読み出し表示信号の反転した信号と、ア
ドレスデコーダ１３の出力信号との論理和出力を生成す
る。ＯＲゲート１２０５の出力が出力バッファ１６の制
御端子に供給される。出力バッファ１６は、ＯＲゲート
１２０５の出力がローレベルの時のみ、記憶素子１４か
らのデータをバスに出力し、ＤＳＰに供給する。

【００２８】一方、ＯＲゲート１２０１は、ＤＳＰから
のチップ指定信号と、書き込み表示信号との論理和出力
を生成する。ＯＲゲート１２０１の出力がディレイバッ
ファ１１０３を介されることで遅延され、ＯＲゲート１
２０２に供給される。ＯＲゲート１２０２は、ディレイ
バッファ１１０３からの遅延出力と、チップ指定信号と
の論理和出力を生成する。ＯＲゲート１２０２の出力が
ＯＲゲート１２０３の一方の入力端子に供給されると共
に、ディレイバッファ１１０４を介されることで遅延さ
れ、ＯＲゲート１２０３の他方の反転入力端子に供給さ
れる。ＯＲゲート１２０３は、ディレイバッファ１１０
４からの遅延出力の反転した信号と、チップ指定信号と
の論理和出力を生成する。ＯＲゲート１２０３の出力が
書き込み許可信号として用いられ、ＯＲゲート１２０４
に供給されると共に、他の記憶素子に供給される。ＯＲ
ゲート１２０４は、アドレスデコーダ１３の出力とＯＲ
ゲート１２０３の出力との論理和出力を生成する。この
ＯＲゲート１２０４の出力が記憶素子１４の書き込み／
読み出し制御端子に供給される。記憶素子１４は、ＯＲ
ゲート１２０４の出力の立ち上がりエッジで、バスを介
して供給されるＤＳＰからのデータを取り込む。

【００２９】つまり、ＤＳＰからのアドレス、データ、
チップ指定信号、書き込み表示信号は、略同時刻、同じ
有効幅で入力されるが、チップ指定信号と書き込み表示
信号との論理和出力をライトパルス生成回路１１に通す
ことで立ち下がりエッジを各入力信号よりディレイバッ
ファ１段分だけ遅延させると共に、その立ち上がりエッ
ジが立ち下がりエッジのタイミングに対してディレイバ
ッファ１段分だけ遅れるようにする。また、アドレスデ
コーダ３の出力は、ディレイバッファ１段分の遅延があ
り、アドレスデコーダ１３の出力とＯＲゲート１２０３
の出力信号との論理和出力を生成することで、グリッジ
が除去される。このため、書き込み許可信号の立ち上が
りエッジは、データの変化よりディレイバッファ１段分
以上速く、データのホールドが保証されたものとなり、
また、ノイズ成分が除去されているため、記憶素子１４
において確実にデータが取り込まれる。

【００３０】上述した第２の実施の形態の動作について
さらに詳細に説明する。図５は、第２の実施の形態の動
作説明に用いるタイムチャートである。なお、ＤＳＰか
らのチップ指定信号がローレベルで、かつ、書き込み表
示信号がローレベルの時にＤＳＰが本チップに対してデ
ータ書き込み許可したものとして説明する。

【００３１】図５において、ＤＳＰからのアドレス、デ
ータ、チップ指定信号、書き込み表示信号は、略同時
刻、同じ有効幅で入力されるが、チップ指定信号と書き
込み表示信号の論理和をとった信号は、ＯＲゲート１２
０１出力となる。ＯＲゲート１２０１出力をディレイバ
ッファ１１０３にてＤ時間遅延させた信号と、チップ指
定信号とで論理和をとった信号は、ＯＲゲート１２０２
出力となり、ＯＲゲート１２０１の出力に対して、立ち
下がりのみＤ時間遅延した信号となる。

【００３２】ＯＲゲート１２０２出力をディレイバッフ
ァ１１０４にてＤ時間遅延させた信号を反転した信号
と、ＯＲゲート１２０２の出力信号とで論理和をとった
信号は、ＯＲゲート１２０３出力となり、ＯＲゲート１
２０１の出力に対して、立ち下がりがＤ時間遅れたパル
ス幅Ｄ時間の信号となる。つまり、ＯＲゲート１２０３
出力の立ち上がりは、立ち下がりのタイミングに対して
Ｄ時間遅れたものとなる。アドレスデコーダ１３は、ア
ドレスデータをデコードして記憶素子１４の指定アドレ
スの時のみローレベルになる信号を生成し出力する。ア
ドレスデコーダ１３出力とＯＲゲート１２０３出力とで
論理和出力を生成することでノイズ成分を除去した書き
込み許可信号を生成する。なお、記憶素子１４に連続ア
クセスする場合でも、１サイクル目と２サイクル目のイ
ンターバルの時間をＤ時間以上とることにより、２サイ
クル目も１サイクル目と同様に書き込み許可信号が生成
される。

【００３３】このように各部が動作することで書き込み
許可信号の立ち上がりは、データの入力タイミングより
ディレイバッファ２段分の時間、即ち、Ｄ時間の２倍遅
いため、アドレスのセットアップ時間が保証されると共
に、データのセットアップ時間が保証される。また、書
き込み許可信号の立ち上がりのタイミングと、データの
変化点のタイミングとの間がＤ時間以上とされるため、
データホールドタイムも保証される。

【００３４】また、第２の実施の形態においても第１の
実施の形態と同様にＤＳＰが記憶素子１４のデータを確
認する場合は、アドレスを記憶素子指定に設定して、書
き込み表示信号をハイレベルにして、チップ指定信号を
ローレベルにすることで、出力バッファ１６が出力許可
状態とし、記憶素子１４の出力データをＤＳＰ側で確認
する。ＤＳＰは、書き込んだデータと読み出したデータ
とが一致しない時には、遅延時間が正しく設定されてい
ないと判断し、遅延指定信号により遅延量の設定を変更
して、再度書き込み動作と読み出し動作とを繰り返し、
書き込んだデータと読み出したデータとを一致させる。

【００３５】以上説明したように第２の実施の形態によ
れば、以下に掲げる効果を奏する。その第１の効果は、
第１の実施の形態と比べ、アドレスバス、データバスに
ディレイバッファが入らないため、回路規模を小さくす
ることができることである。次に第２の効果は、ＤＳＰ
の動作クロック数でデータセットアップタイムを保証す
る回路と異なり、ディレイバッファの遅延でデータセッ
トアップタイムを保証するため、より高速のアクセスが
可能となることである。即ち、第２の実施の形態の書き
込み制御装置は、データセットアップタイムの小さい記
憶素子に対して特に有効である。

【００３６】尚、上述した第１及び第２の実施の形態に
おいては、ＤＳＰから記憶素子に書き込みを行う場合に
ついて説明したが、ＣＰＵ等のプロセッサから記憶素子
に書き込みを行う場合にも容易に本発明は適用すること
ができる。また、上述した第１及び第２の実施の形態に
おいては、チップ指定信号及び書き込み表示信号を用い
る場合について説明したが、どちらか一方の信号を用い
たり、記憶素子に対する書き込み／読み出し動作の指示
に連係する他の制御信号を用いるようにしても良い。

【００３７】なお、本発明が上記各実施の形態に限定さ
れず、本発明の技術思想の範囲内において、各実施の形
態が適宜変更され得ることは明らかである。また、上記
構成部材の数、位置、形状等は上記実施の形態に限定さ
れず、本発明を実施する上で好適な数、位置、形状等に
することができる。また、各図において、同一構成要素
には同一符合を付している。

【００３８】

【発明の効果】本発明は以上のように構成されているの
で、以下に掲げる効果を奏する。その第１の効果は、記
憶素子を有するデバイス内部の動作クロックに影響され
ずに、記憶素子のアクセスタイムを有効に利用できるた
め、高速なアクセスが可能となることである。次に、第
２の効果は、ＤＳＰからの遅延指定した値がデータホー
ルドタイムを確保しているか否かを記憶素子をリードす
ることで確認できるため、非同期回路にありがちな不安
定動作による誤動作が防ぐことができることである。そ
して、第３の効果は、アドレスデコーダの出力信号、即
ち、記憶素子に対する指定信号と、ＯＲゲートの出力信
号とを論理和することにより最終的な書き込み許可信号
を生成しているため、記憶素子に書き込みアクセスする
時以外は書き込み許可信号を無効とすることができ、ク
ロック信号が常に供給される同期式ライトパルス生成回
路より、消費電力の低減化が図れることである。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の全体構成を示すブ
ロック図である。

【図２】本発明の第１及び第２の実施の形態におけるデ
ィレイバッファの構成を示すブロック図である。

【図３】本発明の第１の実施の形態の動作説明に用いる
タイムチャートである。

【図４】本発明の第２の実施の形態の全体構成を示すブ
ロック図である。

【図５】本発明の第２の実施の形態の動作説明に用いる
タイムチャートである。

【符号の説明】

１，１１・・・ライトパルス生成回路 ３，１３・・・アドレスデコーダ ４，１４・・・記憶素子 ６，１６・・・出力バッファ ７・・・セレクタ ２１・・・入力端子 ２２・・・出力端子 ２３・・・制御端子 １０１〜１０４，１１０３，１１０４・・・ディレイバ
ッファ ２０１〜２０５，１２０１〜１２０５・・・ＯＲゲート ５０１〜５０８・・・インバータ

Claims (21)

【特許請求の範囲】
1. 【請求項１】 プロセッサ部に接続される記憶素子に対
   する書き込み制御装置であって、 クロック信号を用いることなく、前記プロセッサ部から
   前記記憶素子に供給される所定信号に基づいて書き込み
   データの変化するタイミングより所定時間早いタイミン
   グＴ１で信号レベルが反転する書き込み許可信号を生成
   する信号生成手段を備えたことを特徴とする書き込み制
   御装置。
2. 【請求項２】 前記タイミングＴ１と書き込みデータの
   変化するタイミングとの間がデータを保持するのに必要
   とされる時間より大きいことを特徴とする請求項１記載
   の書き込み制御装置。
3. 【請求項３】 前記信号生成手段は、さらに、タイミン
   グＴ１よりさらに早く、かつ、書き込みデータの入力タ
   イミングに対して所定時間遅れたタイミングＴ２で信号
   レベルが反転する書き込み許可信号を生成することを特
   徴とする請求項１または２記載の書き込み制御装置。
4. 【請求項４】 書き込みデータの入力タイミングと前記
   タイミングＴ２との間がアドレスをセットアップするの
   に必要とされる時間より大きく、前記タイミングＴ２と
   前記タイミングＴ１との間がデータのセットアップに必
   要とされる時間より大きいことを特徴とする請求項３記
   載の書き込み制御装置。
5. 【請求項５】 前記信号生成手段には、論理回路と、遅
   延回路とが含まれることを特徴とする請求項１〜４記載
   の書き込み制御装置。
6. 【請求項６】 前記遅延回路には、直列接続された複数
   のインバータと切替回路とが含まれ、 前記直列接続された複数のインバータに入力される信号
   に対して各インバータからの出力として得られる異なる
   遅延量の信号の一つを切替回路を介して取り出すことを
   特徴とする請求項５記載の書き込み制御装置。
7. 【請求項７】 前記遅延回路の切替回路が前記プロセッ
   サ部からの制御信号により切り替えられることを特徴と
   する請求項６記載の書き込み制御装置。
8. 【請求項８】 前記プロセッサ部がＤＳＰであることを
   特徴とする請求項１〜７記載の書き込み制御装置。
9. 【請求項９】 前記プロセッサ部から前記記憶素子に供
   給される所定信号に前記記憶素子に対して書き込み／読
   み出し動作を指示する信号が含まれることを特徴とする
   請求項１〜８記載の書き込み制御装置。
10. 【請求項１０】 前記プロセッサ部から前記記憶素子に
    供給される所定信号に前記記憶素子を指定する信号が含
    まれることを特徴とする請求項１〜９記載の書き込み制
    御装置。
11. 【請求項１１】 前記記憶素子に対して書き込み／読み
    出し動作を指示する信号と、前記記憶素子を指定する信
    号とが同時入力で、かつ、同有効幅であることを特徴と
    する請求項１０記載の書き込み制御装置。
12. 【請求項１２】 プロセッサ部に接続される記憶素子に
    対する書き込み制御方法であって、 クロック信号を用いることなく、前記プロセッサ部から
    前記記憶素子に供給される所定信号に基づいて書き込み
    データの変化するタイミングより所定時間早いタイミン
    グＴ１で信号レベルが反転する書き込み許可信号を生成
    する工程を有することを特徴とする書き込み制御方法。
13. 【請求項１３】 前記タイミングＴ１と書き込みデータ
    の変化するタイミングとの間がデータを保持するのに必
    要とされる時間より大きいことを特徴とする請求項１２
    記載の書き込み制御方法。
14. 【請求項１４】 前記書き込み許可信号を生成する工程
    においては、さらに、タイミングＴ１よりさらに早く、
    かつ、書き込みデータの入力タイミングに対して所定時
    間遅れたタイミングＴ２で信号レベルが反転する書き込
    み許可信号を生成することを特徴とする請求項１２また
    は１３記載の書き込み制御方法。
15. 【請求項１５】 書き込みデータの入力タイミングと前
    記タイミングＴ２との間がアドレスをセットアップする
    のに必要とされる時間より大きく、前記タイミングＴ２
    と前記タイミングＴ１との間がデータのセットアップに
    必要とされる時間より大きいことを特徴とする請求項１
    ４記載の書き込み制御方法。
16. 【請求項１６】 前記書き込み許可信号を生成する工程
    には、信号を合成する工程と、信号を遅延する工程とが
    含まれることを特徴とする請求項１２〜１５記載の書き
    込み制御方法。
17. 【請求項１７】 前記プロセッサ部がＤＳＰであること
    を特徴とする請求項１２〜１６記載の書き込み制御方
    法。
18. 【請求項１８】 前記プロセッサ部から前記記憶素子に
    供給される所定信号に前記記憶素子に対して書き込み／
    読み出し動作を指示する信号が含まれることを特徴とす
    る請求項１２〜１７記載の書き込み制御方法。
19. 【請求項１９】 前記プロセッサ部から前記記憶素子に
    供給される所定信号に前記記憶素子を指定する信号が含
    まれることを特徴とする請求項１２〜１８記載の書き込
    み制御方法。
20. 【請求項２０】 前記記憶素子に対して書き込み／読み
    出し動作を指示する信号と、前記記憶素子を指定する信
    号とが同時入力で、かつ、同有効幅であることを特徴と
    する請求項１９記載の書き込み制御方法。
21. 【請求項２１】 請求項１２〜２０のいずれか１項に記
    載の書き込み制御方法を実行可能なプログラムが記載さ
    れた記録媒体。