KR100703584B1 - 조정형 이중-에지 트리거식 데이터 비트 시프팅 회로 및 방법 - Google Patents

조정형 이중-에지 트리거식 데이터 비트 시프팅 회로 및 방법 Download PDF

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Abstract

조정형 이중-에지 트리거식 비트 시프팅 회로(200)는 저 스큐 또는 에지-정렬식, 상보적 클럭 신호들을 발생시키기 위한 클럭 회로(206)와, 상보적 클럭 신호들에 응답하여 데이터 비트를 시프트하는 시프트 레지스터(208)를 포함한다.
래치, 레지스터, 상보적, 비상보적, 클럭

Description

조정형 이중-에지 트리거식 데이터 비트 시프팅 회로 및 방법{Balanced dual-edge triggered data bit shifting circuit and method}
본 발명은 집적 회로 장치들에 관한 것으로, 특히, 메모리 장치들에 사용되는 비트 시프팅(bit shifting) 회로 및 방법에 관한 것이다.
종래의 컴퓨터 시스템들은 통상적으로 프로세서에 대한 명령들을 저장하는 판독 전용 메모리들("ROM들")과, 프로세서가 데이터를 그 곳에 기록하고 그로부터 데이터를 판독할 수 있는 시스템 메모리를 포함하는 다양한 메모리 장치들에 결합된 프로세서(미도시)를 포함한다. 또한, 프로세서는 외부 캐시 메모리와도 통신하며, 외부 캐시 메모리는 일반적으로 SRAMs(Static Random Access Memories)이다. 또한, 프로세서는 입력 장치들, 출력 장치들 및 데이터 저장 장치들과도 통신한다.
프로세서들은 일반적으로, 비교적 고속으로 동작한다. 적어도 400MHz의 클럭 속도에서 동작하는, Pentium® 및 Pentium Ⅱ® 마이크로프로세서들과 같은 프로세서들이 현재 사용가능하다. 그러나, SRAM 캐시 메모리를 제외한, 현존하는 컴퓨터 시스템들의 나머지 구성요소들은 프로세서의 속도로 동작할 수 없다. 이 때문에, 시스템 메모리 장치들과, 입력 장치들, 출력 장치들 및 데이터 저장 장치들은 프로세서 버스에 직접적으로 결합되지 않는다. 대신, 시스템 메모리 장치들은 일반적으로, 메모리 콘트롤러, 버스 브리지 또는 유사 장치를 통해 프로세서 버스에 결합되며, 입력 장치들, 출력 장치들 및 데이터 저장 장치들은 버스 브리지를 통해 프로세서 버스에 결합된다. 메모리 콘트롤러는 시스템 메모리 장치들이 프로세서의 클럭 주파수보다 현저히 낮은 클럭 주파수에서 동작할 수 있게 한다. 유사하게, 버스 브리지는 입력 장치들, 출력 장치들 및 데이터 저장 장치들이 프로세서의 클럭 주파수보다 현저히 낮은 주파수에서 동작할 수 있게 한다. 현재, 예를 들면, 시스템 메모리 장치들 및 다른 구성요소들을 제어하기 위해 66MHz 클럭 주파수를 갖는 마더 보드상에 300MHz 클럭 주파수를 갖는 프로세서가 탑재될 수 있다.
시스템 메모리에 대한 액세스는 프로세서에 대한 빈번한 동작이다. 예로서, 66MHz에서 동작하는 시스템 메모리 장치로부터 데이터를 판독하거나 또는 이곳에 기록하기 위해서, 예로서, 300MHz에서 동작하는 프로세서를 위해 필요한 시간은 프로세서가 그 연산들을 달성할 수 있는 속도(rate)를 현저히 느려지게 한다. 따라서, 시스템 메모리 장치들의 동작 속도를 증가시키기 위해 보다 많은 노력이 기울여져 왔다.
시스템 메모리 장치들은 일반적으로, DRAMs(Dynamic Random Access Memories)이다. 최초에, DRAM들은 비동기적이며, 따라서, 마더 보드의 균일한 클럭 속도에서 동작하지 않았다. 사실, 비동기성 DRAM들에 대한 액세스는 DRAM이 메모리 전달을 완료할 때까지, 프로세서를 정지시키기 위한 대기 상태들이 발생되어야 할 필요가 빈번하다. 그러나, 비동기성 DRAM들의 동작 속도는 각 메모리 액세스를 위해 DRAM에 어드레스가 제공되는 것을 필요로 하지 않는, 버스트 및 페이지 모드 DRAM들 같은 혁신들을 통해 성공적으로 증가되었다. 보다 최근에, SDRAMs(Synchronous Dynamic Random Access Memories)이 개발되어 마더 보드의 클럭 속도에서 데이터의 파이프라인식 전달을 가능하게 한다. 그러나, SDRAM들조차도 통상적으로 현재 사용가능한 프로세서들의 클럭 속도에서 동작할 수는 없다. 따라서, SDRAM들은 프로세서 버스에 직접적으로 접속될 수 없으며, 그 대신, 반드시, 메모리 콘트롤러, 버스 브리지 또는 유사 장치를 통해 프로세서 버스와 인터페이스되어야 한다. 프로세서의 동작 속도와 SDRAM들의 동작 속도 사이의 불균형은 프로세서들이 시스템 메모리에 대한 액세스를 필요로 하는 연산들을 완료할 수 있는 속도를 지속적으로 제한한다.
이러한 동작 속도 불균형의 해결 방법은 SLDRAM 메모리 장치로서 알려진 패킷형 메모리 장치의 형태로 제안되어 왔다. SLDRAM 아키텍처에서, 시스템 메모리는 프로세서 버스를 통해서 직접적으로 또는 메모리 콘트롤러를 통해서 프로세서에 결합될 수 있다. 시스템 메모리에 별도의 어드레스와 제어 신호들이 제공되는 것을 필요로 하는 대신, SLDRAM 메모리 장치들은 제어 및 어드레스 정보 양자 모두를 포함하는 명령 패킷들을 수신한다. 그후, SLDRAM 메모리 장치는 프로세서 버스의 데이터 버스부에 직접적으로 결합될 수 있는 데이터 버스 상에서 데이터를 출력 또는 수신한다.
이런 SLDRAM 메모리 장치의 예가 도 1에 도시되어 있다. 메모리 장치(30)는 명령 클럭 신호(CMDCLK)를 수신하고, 내부 클럭 신호(ICLK)와, 메모리 장치(30)내의 다양한 연산들의 타이밍을 제어하기 위한 많은 수의 다른 클럭 및 타이밍 신호들을 발생시키는 클럭 발생기 회로(40)를 포함한다. 또한, 메모리 장치(30)는 명령 버퍼(46)와 어드레스 획득 회로(48)를 포함하고, 이는 내부 클럭 신호(ICLK), 10-비트 명령 버스(50)상의 명령 패킷(CA0-CA9), 및 라인(52)상의 FLAG 신호를 수신한다. 메모리 콘트롤러(미도시) 또는 다른 장치는 일반적으로, 명령 클럭 신호(CMDCLK)와 동기하여 메모리 장치(30)에 명령 패킷(CA0-CA9)을 보낸다. 상술한 바와 같이, 일반적으로 4개의 10-비트 패킷 워드들을 포함하는 명령 패킷은 각 메모리 전달을 위한 제어 및 어드레스 정보를 포함한다. FLAG 신호는 명령 패킷의 시작을 식별하고, 또한 초기화 시퀀스의 시작을 신호한다. 명령 버퍼(46)는 버스(50)로부터 명령 패킷을 수신하고, 명령 패킷이 메모리 장치(30)로 향하는지 또는 일부 다른 메모리 장치(미도시)로 향하는지 여부를 판정하도록, ID 레지스터(56)로부터의 데이터를 식별하기 위해 명령 패킷의 적어도 일부를 비교한다. 명령 버퍼(46)가 명령 패킷이 메모리 장치(30)로 향하는 것으로 판정한 경우에, 이 때, 이는 명령 워드들을 명령 디코더 및 시퀀서(60)에 제공한다. 명령 디코더 및 시퀀서(60)는 메모리 전달동안 메모리 장치(30)의 동작을 제어하기 위해 다수의 내부 제어 신호들을 발생시킨다.
또한, 어드레스 획득 회로(48)는 명령 버스(50)로부터 명령 워드들을 수신하고, 명령 패킷 내의 어드레스 정보에 대응하는 20-비트 어드레스를 출력한다. 어드레스는 어드레스 시퀀서(64)에 제공되고, 이는 버스(66)상의 대응 3-비트 뱅크 어드레스, 버스(68)상의 10-비트 행 어드레스 및 버스(70)상의 7-비트 열 어드레스를 발생시킨다. 열 어드레스 및 행 어드레스는 후술될 바와 같이, 열 및 행 어드레스 경로들(73, 75)에 의해 처리된다.
종래의 DRAM들의 문제점들 중 하나는 DRAM 어레이 내의 회로를 예비 충전(precharge) 및 평형화(equilibrate)하기 위해 필요한 시간으로부터 생기는 그들의 상대적으로 낮은 속도이다. 도 1에 도시된 패킷화된 DRAM(30)은 복수의 메모리 뱅크들(80), 본 경우에는 8개의 메모리 뱅크들(80a-h)을 사용함으로써 이 문제점을 주로 회피한다. 하나의 뱅크(80a)로부터의 판독 이후에, 뱅크(80a)는 잔여 뱅크들(80b-h)이 액세스되는 동안 예비 충전될 수 있다. 각 메모리 뱅크들(80a-h)은 각 행 래치/디코더/드라이버(82a-h)로부터 행 어드레스를 수신한다. 행 래치/디코더/드라이버들(82a-h) 모두는 예비디코더(84)로부터 동일한 행 어드레스를 수신하고, 이 예비디코더는 순차적으로, 멀티플렉서(90)에 의해 결정된 바에 따라, 행 어드레스 레지스터(86), 리던던트(redundant) 행 회로(87), 또는 리프레시 카운터(88) 중 어느 하나로부터 행 어드레스를 수신한다. 그러나, 뱅크 어드레스 레지스터(96)로부터의 뱅크 어드레스의 함수로서 뱅크 제어 로직(94)에 의해 결정된 바에 따라, 행 래치/디코더/드라이버들(82-h) 중 하나만이 임의의 순간에 활성화된다.
버스(70)상의 열 어드레스는 열 래치/디코더(100)에 인가되고, 열 래치/디코더(100)는 I/O 게이팅 신호들을 I/O 게이팅 회로(102)에 공급한다. I/O 게이팅 회로(102)는 센스 증폭기들(104)을 통해 메모리 뱅크들(80a-h)의 열들과 인터페이스한다. 데이터는 센스 증폭기들(104)과 I/O 게이팅 회로(102) 및 데이터 경로 서브시스템(108)을 통해 메모리 뱅크들(80a-h)에, 또는, 그로부터 결합되며, 이 데이터 경로 서브시스템(108)은 판독 데이터 경로(110)와 기록 데이터 경로(112)를 포함한다. 판독 데이터 경로(110)는 I/O 게이팅 회로(102)로부터의 데이터를 저장하는 판독 래치(120)를 포함한다. 도 3에 도시된 메모리 장치(30)에서, 64 비트의 데이터가 판독 래치(120)내에 저장된다. 그후, 판독 래치(120)는 4개의 16 비트 데이터 워드들을 출력 멀티플렉서(122)에 제공하고, 이 출력 멀티플렉서(122)는 순차적으로 16 비트 데이터 워드들 각각을 판독 FIFO 버퍼(124)에 공급한다. 연속적인 16 비트 데이터 워드들은 클럭 발생기(40)에 의해 발생된 클럭 신호(DCLK)에 의해 판독 FIFO 버퍼(124)내로 클럭된다. 그후, 16 비트 데이터 워드들은 프로그램가능한 지연 회로(126)를 통해 DCLK 신호를 결합시킴으로써 얻어진 클럭 신호(RCLK)에 의해 판독 FIFO 버퍼(124)의 외부로 클럭된다. 판독 FIFO 버퍼(124)는 순차적으로 16 비트 데이터 워드들을 RCLK 신호와 동기하여 드라이버 회로(128)에 인가한다. 드라이버 회로는, 순차적으로 16 비트 데이터 워드들을 데이터 버스(130)에 인가한다. 또한, 드라이버 회로(128)는 데이터 클럭 신호(DCLK)를 클럭 라인(132)에 인가한다. 프로그램가능한 지연 회로(126)는 판독 데이터를 메모리 콘트롤러(미도시), 프로세서 또는 다른 장치 내로 클럭하기 위한 DCLK 신호에 대하여, DCLK 신호가 DCLK 신호에 관해 최적의 위상을 갖도록, 메모리 장치의 초기화 동안 프로그램된다.
기록 데이터 경로(112)는 데이터 버스(130)에 결합된 수신기 버퍼(140)를 포함한다. 수신기 버퍼(140)는 순차적으로 데이터 버스(130)로부터의 16 비트 워드들을 네 개의 입력 레지스터들(142)에 인가하고, 이 네 개의 입력 레지스터들(142) 각각은 클럭 발생기 회로(144)로부터의 신호에 의해 선택적으로 인에이블된다. 클럭 발생기 회로는 데이터 클럭(DCLK)에 응답하여 이들 가능화 신호들을 발생시키고, 이는 기록 작업들을 위하여, 메모리 콘트롤러, 프로세서 또는 다른 장치로부터 라인(132)상의 메모리 장치(30)에 인가된다. 명령 클럭 신호(CMDCLK) 및 명령 패킷(CA0-CA9)과 마찬가지로, 메모리 콘트롤러 또는 다른 장치(미도시)는 일반적으로 데이터를 데이터 클럭 신호(DCLK)와 동기하여 메모리 장치(30)에 보낸다. 클럭 발생기(144)는 초기화 동안, 입력 레지스터들이 적절한 시간에 기록 데이터를 획득할 수 있도록 입력 레지스터들(142)에 인가된 클럭 신호의 타이밍을 DCLK 신호에 대하여 조절하도록 프로그램된다. 따라서, 입력 레지스터들(142)은 순차적으로 네 개의 16 비트 데이터 워드들을 저장하고, 이들을 기록 FIFO 버퍼(148)에 인가되는 하나의 64-비트 데이터 워드로 조합한다. 데이터는 클럭 발생기(144)로부터의 클럭 신호에 의해 기록 FIFO 버퍼(148)내에 클럭되며, 데이터는 내부 기록 클럭 WCLK 신호에 의해 기록 FIFO 버퍼(148)의 외부로 클럭된다. WCLK 신호는 클럭 발생기(40)에 의해 발생된다. 64-비트 기록 데이터는 기록 래치 및 드라이버(150)에 인가된다. 기록 래치 및 드라이버(150)는 64 비트 기록 데이터를 I/O 게이팅 회로(102)와 센스 증폭기들(104)을 통해 메모리 뱅크들(80a-h) 중 하나에 인가한다.
도 2의 블록도에 명령 버퍼(46)가 보다 상세히 도시되어 있다. 도 2를 참조하면, 복수의 패킷 워드들로 구성된 명령 패킷은 명령 버스(50)를 경유하여 시프트 레지스터(172)에 인가된다. 시프트 레지스터(172)는 클럭 신호(CLK)에 응답하여 패킷 워드들을 순차적으로 수신한다. 시프트 레지스터(172)는 N 개의 스테이지들을 가지며, 그 각각은 M 비트의 폭을 가진다. 따라서, 각 명령 워드는 M*N 비트가 될 수 있다. M*N 비트 명령 워드가 시프트 레지스터(172)로 시프트된 이후에, 제어 회로(174)는 저장 레지스터(178)에 인가되는 LOAD 신호를 발생시킨다. 그후, 저장 레지스터(178)는 시프트 레지스터(172)내에 저장된 모든 데이터를 로드한다.
저장 레지스터(178)가 로드된 이후에, 이는 M*N 비트 명령 워드를 디코더(180), ID 레지스터(182) 및 비교 회로(184)에 연속적으로 출력한다. 또한, 저장 레지스터(178)는 버스(190)상에 명령 워드를 출력하고, 비교 회로는 CHPSEL 신호를 발생시킨다. 후술될 바와 같이, CHPSEL 신호는 액티브 하이(active high)일 때, 명령 버퍼(46)를 포함하는 메모리 장치(30)가 버스(190)상의 명령 워드에 대응하는 기능을 수행하게 한다.
디코더(180), ID 레지스터(182) 및 비교기(184)의 기능은 명령 워드를 검사하고, 명령 워드가 명령 버퍼(46)를 포함하는 메모리 장치(30)를 위한 것인지 여부를 판정하는 것이다. 명령 워드가 메모리 장치(30)로 향하는 경우에, 비교기(184)는 액티브 CHPSEL 신호를 발생시키고, 이는 메모리 장치(30)가 버스(190)상의 명령 워드에 대응하는 작업을 수행하게 한다. 메모리 장치(30)가 그 명령을 수행할 때, 다음 패킷 워드들이 시프트 레지스터(172)내로 시프트된다는 것이 중요하다. 따라서, 명령 버퍼(46)를 포함하는 메모리 장치(30)는 명령 워드들을 연속적으로 수신 및 처리할 수 있다.
명령 버퍼(46)의 필수 부분들이 단순화를 위해 도 2로부터 생략되어 있다는 것을 알 수 있을 것이며, 그 이유는 이들이 청구된 발명에 대해 다소 지엽적인 것이기 때문이다. 예로서, 명령 버퍼(46)는 저장 레지스터(178)로부터 출력된 명령 워드들을 파이프라이닝하기 위한 회로와, 명령 워드들로부터 보다 낮은 레벨의 명령 신호들을 발생시키기 위한 회로 등을 포함한다.
명령 버퍼(46)가 명령 패킷들을 수신 및 제공할 수 있는 최대 속도를 제한하는 한가지 고려사항은 시프트 레지스터(172)에 포함된 복수의 시프트 레지스터들이 데이터를 시프트할 수 있는 속도이다. 종래의 시프트 레지스터는 일반적으로 플립-플롭들과 시프트 작업을 제어하는 게이트들로 구성된다. 종래의 시프트 레지스터는 클럭 펄스에 응답하여 데이터를 시프트하고, 클럭 신호의 속도에 한정된 처리량을 가진다. 클럭 속도를 증가시키는 것은 시프트 레지스터의 처리량을 증가시킨다. 그러나, 이 접근법은 마찬가지로 클럭 신호에 따라 동작하는 다른 메모리 회로들에 대하여 종래의 시프트 레지스터의 처리량을 증가시키지 않는다.
처리량을 증가시키기 위한 한가지 접근법이 클럭 신호의 상승 및 하강 에지들 양자 모두상의 데이터를 시프트시키는 시프트 레지스터를 사용하는 것이다. 결과적으로, 단 하나의 클럭 에지 또는 하나의 클럭 펄스에 응답하여 데이터를 시프트시키는 종래의 시프트 레지스터들의 처리량의 두 배의 데이터를 실질적으로 시프트시킬 수 있는 이중-에지 시프트 레지스터가 이루어진다.
이중-에지 시프트 레지스터는 일반적으로, 보다 신속한 속도의 시프트 및 래치 작업들을 수행하기 위해 일련의 클럭 신호들을 필요로 한다. 예로서, 시프트 레지스터 내에서 데이터를 선택적으로 시프트 및 래치하기 위해서, 클럭 신호의 비상보적 및 상보적 버전들이 이중-에지 시프트 레지스터에 제공될 필요가 있을 수 있다. 그러나, 이중-에지 시프트 레지스터가 시프트 및 래치 작업들을 정확하게 수행할 수 있는 최대 속도는 시프트 레지스터에 의한 사용을 위해 발생된 클럭 상보적 신호의 품질(즉, 대칭성)에 의해 제한될 수 있다.
일련의 비상보적 및 상보적 클럭 신호들이 발생되는 종래의 방식은 인버터 회로를 통해 비상보적 클럭 신호를 반전시키는 것을 포함한다. 인버터 회로의 출력은 이중-에지 시프트 레지스터에 제공된 상보적 클럭 신호이다. 그러나, 이 방식으로 상보적 클럭 신호를 발생시킬 때, 결과적인 상보적 클럭 신호는 인버터 회로의 전파 지연(propagation delay)으로 인해 원본 비상보적 클럭 신호로와 달라질 것이다(skewed). 일부 경우들에서, 상보적 클럭 신호는 50 피코초(picoseconds) 만큼 크게 달라지게 될 수 있다.
비상보적 및 부정확한 상보적 클럭 신호들(skewed complementary clock signals)을 이중-에지 시프트 레지스터에 인가하면 시프트 및 래치 작업들의 듀티 사이클들이 불균형해지게 된다. 결과적으로, 클럭 속도가 증가할 때, 시프트 레지스터가 잘못 시프트하거나 오류 데이터를 래치할 가능성도 또한 증가한다. 비록, 비상보적 및 상보적 클럭 신호들 사이의 시간 지연이 현재의 클럭 속도들에서 허용할만 할 수 있지만, 이는 차세대의 보다 신속한 메모리 시스템들에 대해서는 문제가 될 수 있다. 불균형 시프트 레지스터와 연계된 이들 문제점들은 그 자체들을 시스템 메모리 에러들로서 명확해지게 만들게 될 것이다. 따라서, 높은 처리량과 조정형 듀티 사이클들을 갖는 비트 시프팅 회로에 대한 필요성이 존재한다.
보다 조정형 듀티 사이클을 갖는 시프트 작업들을 가진 비트 시프팅 회로는 클럭 회로와 시프트 레지스터 양자 모두를 포함한다. 클럭 회로는 두 개의 입력 클럭 신호들로부터 두 세트의 상보적 클럭 신호들을 발생시키며, 여기서, 각 세트의 비반전 및 반전 클럭 신호들의 클럭 전이들은 저-스큐(low skew) 또는 정렬된 클럭 에지들을 가진다. 두 세트의 상보적 클럭 신호들은 시프트 레지스터에 제공된다. 시프트 레지스터는 입력 단자에 인가된 데이터 비트를 시프트시키고, 데이터 비트를 상보적 클럭 신호들에 응답하여 출력 단자로 시프트시킨다.
시프트 레지스터는 한 세트의 상보적 클럭 신호들의 클럭 전이시 입력 단자로부터의 데이터 비트를 시프트 및 래치하는 적어도 하나의 시프트 레지스터 스테이지를 포함한다. 그 후, 시프트 레지스터 스테이지는 나머지 세트의 상보적 클럭 신호들의 클럭 전이시 출력 단자에서 데이터 비트를 시프트 및 래치한다. 시프트 레지스터 스테이지들은 두 개의 래치 스테이지들을 포함하고, 각 래치 스테이지는 출력이 래치 회로에 결합되어 있는 인버터를 구비한다. 각 래치 스테이지의 인버터들은 스위칭 메카니즘을 통해 각각을 공급 전압 단자 및 접지 단자에 결합시킴으로써 선택적으로 가능화되고, 그에 의해, 하나의 래치 회로로부터 나머지로 데이터 비트를 시프트시킨다. 스위칭 메카니즘은 클럭 회로에 의해 발생된 두 세트의 상보적 클럭 신호들의 논리 상태들에 기초하여 도전 상태가 된다.
도 1은 SLDRAM 메모리 장치의 블록도.
도 2는 도 1의 메모리 장치에 사용할 수 있는 명령 버퍼의 블록도.
도 3은 본 발명의 실시예에 따른 비트 시프팅 회로의 블록도.
도 4는 본 발명의 실시예에 따른 에지 정렬 클럭 회로의 개략도.
도 5는 본 발명의 실시예에 따른 시프트 레지스터의 개략도.
도 6은 도 3의 비트 시프팅 회로 내에 존재하는 클럭 신호들을 도시하는 타이밍도.
도 7은 도 3의 비트 시프팅 회로를 포함하는 도 1의 메모리 장치내에 사용할 수 있는 명령 버퍼의 블록도.
도 8은 도 3의 비트 시프팅 회로를 갖는 메모리 장치들을 포함하는 컴퓨터 시스템의 블록도.
도 3은 본 발명의 원리들에 따른 비트 시프팅 회로(200)의 실시예를 예시한다. 비트 시프팅 회로(200)는 시프트 레지스터(172)의 스테이지를 대신할 수 있다(도 2). 도 3에 도시된 바와 같이, 비트 시프팅 회로(200)는 에지 정렬 클럭 회로(206)와 시프트 레지스터(208)의 조합에 의해 형성된다. 에지 정렬 클럭 회로(206)는 입력 단자(202)에서 클럭 신호(CLK)를 수신하고, 입력 단자(204)에서 그 직교(CLK90)를 수신한다. CLK 및 CLK90 클럭 신호들 양자 모두는 클럭 발생기 회로(미도시)에 의해 메모리 장치내의 다른 위치에서 발생된다. 에지 정렬 클럭 회로(206)는 에지 정렬 비상보적 및 상보적 클럭 신호들(CB, CN)과, 비상보적 및 상보적 직교 클럭 신호들(C90B, C90N)을 각각 CLK와 CLK90으로부터 발생시킨다. "에지 정렬"은 본 명세서에서, 발생된 비상보적 및 상보적 클럭 신호들의 클럭 전이들 사이에 상대적으로 적은 스큐(skew)를 갖는 것으로서 규정된다. 예로서, CB 클럭 신호의 상승 에지는 CN 클럭 신호의 하강 에지로 실질적으로 정렬된다. 이하에, 에지 정렬 클럭 회로(206)가 에지 정렬 상보적 클럭 신호들을 발생시키는 방식에 대하여 보다 상세히 설명한다.
시프트 레지스터(208)는 입력 클럭 단자들(210, 212, 214 및 216) 상에서 CB, CN 및 C90B, C90N 클럭 신호들을 각각 수신한다. 시프트 레지스터(208)는 또한 직렬 데이터 입력 단자(218)에서 DATA 신호를 수신한다. DATA 신호는 일반적으로 명령 버퍼(46)(도 1)에 인가된 일련의 패킷 워드들 각각의 비트 같은 데이터 비트들의 직렬 스트림이다. 시프트 레지스터(208)는 CB, CN 및 C90B, C90N 클럭 신호들 및 DATA 신호를 수신하도록 결합되는 적어도 하나의 시프트 레지스터 스테이지(224a)를 포함한다. 그러나, 시프트 레지스터(208)는 비트 시프팅 회로(200)의 응용에 따라 임의 수의 시프트 레지스터 스테이지들을 포함할 수 있다. 예로서, 도 2를 참조하면, 시프트 레지스터(172)의 적절한 대체는 N 개의 시프트 레지스터 스테이지들을 필요로 한다. 부가적인 시프트 레지스터 스테이지들이 도 3에 시프트 레지스터 스테이지들(224b-c)로 표시되어 있으며, 여기서, 시프트 레지스터 스테이지(224c)는 시프트 레지스터(208)의 최종 스테이지를 나타낸다. 각 시프트 레지스터 스테이지(224a-c)는 CB, CN 및 C90B, C90N 클럭 신호들을 수신하도록 결합되고, 입력 단자(S)로부터 출력 단자(D)로 시프트되는 데이터 비트를 수신하도록 결합된다. 몇몇 시프트 레지스터 스테이지들을 직렬로 접속함으로써, 직렬 데이터 입력 단자(218)에 인가된 데이터 비트는 CB, CN 및 C90B, C90N 클럭 신호들에 응답하여 각 연속적 시프트 레지스터 스테이지들(224a-c)을 통해 시프트될 수 있다.
비록, 비트 시프팅 회로(200)의 동작에 필수적이지는 않지만, 시프트 레지스터(208)는 또한 각 시프트 레지스터 스테이지(224a-c)의 출력 단자(D)에 결합된 병렬 출력 단자들(230a-c)을 포함할 수 있다. 병렬 출력 단자들(230a-c)은 비트 시프팅 회로(200)에 비트 단위로 시프트된 다중 비트 워드를 추출하는 메모리 장치 내의 다른 회로들(미도시)에 결합될 수 있다. 예로서, N 개의 시프트 레지스터 스테이지들을 갖는 비트 시프팅 회로(200)가 메모리 장치(30)의 명령 버퍼(46)(도 1)에 사용될 수 있다. 명령 버퍼의 비트 시프팅 회로 또는 시프트 레지스터를 사용하는 것은 본 명세서에 참조로 포함된 1998년 6월 25일자로 출원된 맨닝(Manning)의 미국 특허 출원 09/104,423호에 더 설명되어 있다.
시프트 레지스터(208)와 조합한 에지 정렬 클럭 회로(206)는 보다 대칭적인 또는 조정형 듀티 사이클을 갖는 비트 시프팅 회로(200)를 제공함으로써, 종래의 시프트 레지스터들과 연관된 상술한 문제점들을 극복한다. 클럭 회로(206)에 의해 발생된 에지 정렬 CB, CN 및 C90B, C90N 클럭 신호들은 시프트 레지스터 스테이지들(224a-c)이 보다 조정형 형태로 시프트 및 래치 작업들을 수행하는 것을 가능하게 한다. 따라서, 시프트 레지스터 스테이지(224a-c)가 데이터 비트를 잘못 시프트하여 메모리 시스템 에러를 초래할 가능성이 감소된다. 전술한 바와 같이, 메모리 시스템들의 클럭 속도가 증가하기 때문에, 보다 조정형 비트 시프팅 회로에 대한 필요성이 보다 중요해질 것이다.
에지 정렬 클럭 회로(206)로서 사용될 수 있는 에지 정렬 클럭 회로(240)의 실시예가 도 4에 보다 상세히 도시되어 있다. 에지 정렬 클럭 회로(240)는 상대적으로 작은 스큐를 갖는 클럭 전이들을 갖는 에지 정렬 비상보적 및 상보적 클럭 신호들을 발생시키는 두 개의 에지 정렬 클럭 발생기들(250, 252)을 포함한다. 에지 정렬 클럭 발생기들(250, 252)은 본 명세서에서 참조로 포함된 1998년 12월 22일자로 케스(Keeth)에게 허여된 미국 특허 제 5,852,378호에 기술된 저-스큐 단일-종단형-대-차동 신호 컨버터와 유사하다.
클럭 발생기(250)에 대하여, 이는 두 개의 직렬 접속 인버터들(256a, 258a)을 가지며, 각각은 종래의 전송 게이트들(260a, 262a, 264a 및 266a)의 상보적 제어 단자들에 결합된 출력을 갖는다. 전송 게이트들(260a, 262a, 264a 및 266a)은 종래의 전송 게이트 회로들이며, 전송 게이트의 입력 및 출력 단자들 사이에 병렬로 PMOS 및 NMOS 트랜지스터를 결합시킴으로써 구현될 수 있다. 전송 게이트들(260a 및 266a)은 전압 공급 단자에 결합된 입력 단자를 갖고, 전송 게이트들(262a 및 264a)은 접지 단자에 결합된 입력 단자를 가진다. 인버터 및 인버터들(256a, 258a)의 2회 반전 클럭 신호들은 노드들(270a 및 272a)을 전압 공급 또는 접지 단자들에 선택적으로 결합시키도록 전송 게이트들(260a, 262a, 264a 및 266a)을 조화시킨다. 결과적으로, CLK 신호가 전후로 클럭할 때, 노드들(270a 및 272a)의 전압이 마찬가지로 변화할 것이다.
비록, 인버터(258a)의 출력 신호가 인버터(256a)의 출력 신호에 대하여 지연된다 하더라도, 인버터들(276a 및 278a)은 버퍼들로서 작용하여 비상보적 및 상보적 클럭 신호들(CB 및 CN)이 정렬 클럭 에지들을 갖는다. 인버터(258a)의 출력에 결합된 제어 단자들은 제어 단자들이 인버터(256a)의 출력에 결합되자마자 그 결과 클럭 신호를 수신하지 않을 것이다. 그러나, 먼저 도달한 인버터(256a)의 출력 신호로 인한 노드들(270a 및 272a)의 전압의 미소한 변화는 인버터들(276a 및 278a)을 각각 트리거하기에는 충분하지 않을 것이다. 인버터들(276a 및 278a)은 인버터(258a)가 출력 신호를 발생시킬 때까지 트리거하지 않을 것이다. 커패시터들(280a 및 282a)은 노드들(270a 및 272a)에서의 전압들의 변화로부터 임의의 부수적인 스위칭 노이즈를 필터링하기 위해 인버터들(276a와 278a)의 출력과 접지 사이에 각각 결합될 수 있다.
클럭 발생기(252)는 클럭 발생기(250)를 위해 상술된 바와 동일한 방식으로 구성 및 동작한다. 그러나, 클럭 발생기(252)는 CLK 신호의 직교인 입력 클럭 신호(CLK90)를 수신하며, 비상보적 및 상보적 에지 정렬 클럭 신호들(C90B 및 C90N)을 각각 발생시킨다. 도 6에는 에지 정렬 클럭 회로(240)에 의해 발생된 CB, CN, C90B 및 C90N의 타이밍도들이 예시되어 있다. 이러한 신호들은 시프트 레지스터(208)를 통해 데이터 비트들의 시프트을 조정하도록 시프트 레지스터(208)에 인가될 것이다.
도 5는 시프트 레지스터(208)의 각 시프트 레지스터 스테이지(224a-c)(도 3)를 위해 사용될 수 있는 시프트 레지스터 스테이지(284)의 실시예를 예시한다. 시프트 레지스터 스테이지(284)는 입력 단자(S)에 있는 데이터 비트를 두 개의 래치 스테이지들(290 및 292)을 통해 출력 단자(D)로 시프트시킨다. 래치 스테이지들(290, 292)의 각각은 에지 정렬 클럭 회로(206)에 의해 발생된 CB, CN, C90B 및 C90N 신호들의 조합을 수신하였을 때, 데이터 비트를 래치 회로로 시프트시킨다.
래치 스테이지(290)는 데이터 비트를 수신하기 위해 결합된 입력 단자(S)와, 래치 회로(296)에 결합된 출력을 갖는 CMOS 인버터(294)를 포함한다. PMOS 트랜지스터(300)의 소스는 두쌍의 직렬 접속된 PMOS 트랜지스터들(304, 306 및 308, 310)을 통해 전압 공급 단자에 결합된다. NMOS 트랜지스터(302)의 소스는 두쌍의 직렬 접속된 NMOS 트랜지스터들(312, 314 및 316, 318)을 통해 접지 단자에 결합된다. 도 5에 도시된 바와 같이, CMOS 인버터가 전압 공급 단자 및 접지 단자 양자 모두에 결합되었을 때, 래치 회로(296)에 의해 CMOS 인버터(294)의 입력 단자(S)에 있는 데이터 비트가 래치될 것이다. 이는 C90N 및 CN 신호들이 로우이고, CB 및 C90B 신호들이 하이일 때, 또는, 대안적으로, C90N 및 CN 신호들이 로우이고, C90B 및 CB 신호들이 하이인 경우에만 발생할 것이다.
래치 스테이지(292)는 래치 회로(296)의 출력에 결합된 입력 단자와, 래치 회로(322)에 결합된 출력 단자를 갖는 CMOS 인버터(320)를 가진다. PMOS 및 NMOS 트랜지스터들(324 및 326)의 드레인들은 각각 CMOS 인버터(294)와 유사한 배열을 통해 전압 공급 단자와 접지 단자에 결합된다. 즉, PMOS 트랜지스터들(328, 330 및 332, 334)은 PMOS 트랜지스터(324)의 소스에 결합되고, NMOS 트랜지스터들(336, 338 및 340, 342)은 NMOS 트랜지스터(326)의 소스에 결합된다. 도 5에 도시된 바와 같이, 래치 회로(296)에 의해 래치된 데이터 비트는 C90N 및 CB 신호들이 로우이고, CN 및 C90B 신호들이 하이이거나, 또는 대안적으로, C90B와 CN 신호들이 로우이고, C90N과 CB 신호들이 하이일 때, 래치 회로(322)로 시프트될 것이다.
인버터들(350 및 352)은 래치 회로(322)의 출력에 직렬로 결합된다. 인버터(352)의 출력부는 시프트 레지스터(208)의 출력 단자(D)이다. 인버터들(350 및 352)은 래치 회로(322)의 출력에 버퍼들로서 작용하고, 진정한 버전(true version)의 입력 데이터 비트가 출력 단자(D)에 제공되도록 시프트된 데이터를 반전시킨다.
에지 정렬 클럭 회로(106)와 조합한 시프트 레지스터 스테이지(284)의 연산이 도 6을 참조로 설명된다. 도 6에 도시된 바와 같이, 인버터들(294, 320)은 주어진 시간에 단 하나의 인버터가 활성화되는 상태로, CLK 클럭 신호의 매 사이클에 대하여 선택적으로 두 번 활성화된다. 따라서, 인버터들(294 및 320)이 연속적으로 작동될 때 마다, 데이터 비트가 시프트 레지스터 스테이지(284)를 통해 시프트된다. 또는, 유사하게, 두 개의 데이터 비트들이 CLK 신호의 모든 사이클에 대하여 시프트 레지스터 스테이지(284)를 통해 시프트될 수 있다.
예로서, CLK 신호의 일 주기는 시간(t0-t3)에 의해 규정된다. 시간(t0)에서, 인버터가 활성화되고, 입력 단자(S)에 있는 제 1(로우) 데이터 비트가 래치 회로(296)에 의해 래치된다. 시간(t1)에서, 인버터(294)는 비활성화되고, 동시에 인버터(320)가 활성화되어, 래치 회로(296)의 제 1 데이터 비트가 래치 회로(322)에 시프트될 수 있다. 시간 t1(도 6에는 미도시)이후 고정된 시간 이후에, 인버터들(350 및 352)의 전파 지연으로 인해, 제 1 데이터 비트가 출력 단자(D)에 나타날 것이다. 시간 t2에서, 인버터(320)는 비활성화되고, 인버터(294)가 다시 한번 활성화된다. 입력 단자(S)에 있는 제 2(하이) 데이터 비트는 래치 회로(296)에 의해 래치된다. 시간(t3)에서, 인버터(294)가 비활성화되고, 인버터(320)는 활성화된다. 결과적으로, 래치 회로(296)에 의해 래치된 제 2 데이터 비트는 이제 래치 회로(322)로 시프트된다. 그 직후, 제 2 데이터 비트가 출력 단자(D)에 나타날 것이다. 시간들(t0-t3)에 의해 규정된 클럭 기간은 두 데이터 비트들이 CLK 신호의 모든 사이클에 대하여 시프트 레지스터 스테이지(284)를 통해 시프트되도록 반복될 것이다. 전술한 바와 같이, 몇몇 시프트 레지스터 스테이지들(182)이 직렬로 접속되어 다중 비트 시프트 레지스터를 형성할 수 있고, 여기서, 데이터 비트는 CB, CN, C90B 및 C90N에 응답하여 각 연속하는 시프트 레지스터 스테이지를 통해 시프트된다.
비록, 직렬 트랜지스터 쌍의 개별 트랜지스터들이 ON 상태로 전환되는 시퀀스는 중요하지 않지만, 전압 공급 또는 접지 단자에 결합된 트랜지스터가 먼저 ON 상태로 전환되는 방식으로 각 클럭 신호들을 접속함으로서 일부 장점들을 얻을 수 있다. 예로서, 트랜지스터들(306 및 316)을 ON 상태로 전환하기 이전에, 트랜지스터들(304 및 318)을 ON 상태로 전환하는 것은 보다 빠른 스위칭 시간을 갖는 CMOS 인버터(294)를 만들 수 있다. 그러나, 당업자들은 시프트 레지스터 스테이지(284)가 어떤 트랜지스터가 먼저 ON 상태로 스위칭되는지에 무관하게 기능한다는 것을 인지할 수 있을 것이다.
비트 시프팅 회로(200)의 다른 실시예는 1998년 6월 25일자로 출원된 맨닝의 미국 특허 제 09/104,423에 기술된 바와 같이, 클럭 회로의 출력 단자들에 결합된, 도 4에 도시된 바와 같은, 에지 정렬 클럭 회로(240)를 갖는 에지 정렬 클럭 회로(206)를 포함한다. 결과적인 클럭 회로(206)는 상술한 참조문헌에 기술된 바와 같은 시프트 레지스터 스테이지들을 포함하는 시프트 레지스터(208)에 결합된다. 두 쌍의 직렬 인버터들 대신, 에지 정렬 클럭 회로(240)를 참조 문헌에 기술된 바와 같이 클럭 회로의 NAND 및 NOR 게이트들의 출력에 결합시키는 것은 보다 조정형 형태로 시프트 및 래치 작업들을 수행하는 비트 시프팅 회로(200)를 만든다. 상술한 참조 문헌은 이미 본 명세서에 언급되었으며, 이와 같이, 참조 문헌에 기술된 시프트 레지스터 스테이지 및 클럭 회로의 상세한 설명은 단순화를 위해 생략한다.
M 개의 시프트 레지스터들(208)(도 1)이 병렬로 결합된 응용들에서, 당업자들은 에지 정렬 클럭 회로(206)가 시프트 레지스터들(208) 각각에 필수적인 것은 아니라는 것을 인지할 것이다. 하나의 클럭 회로(206)에 의해 발생된 CB, CN, C90B 및 C90N 클럭 신호들이 M 개의 시프트 레지스터들(208) 각각에 결합되는 경우에, 하나의 에지 정렬 클럭 회로(206)가 사용될 수 있다. 상술한 바와 같이, 이런 응용의 예는 M 비트 폭 명령 워드를 수신하는 명령 버퍼이다.
도 7에는 비트 시프팅 회로(200)의 실시예들을 포함하고, 도 1의 명령 버퍼(46)를 대신할 수 있는 명령 버퍼(370)의 부분들이 도시되어 있다. 도 7을 참조로, 명령 버퍼(370)는 복수의 패킷 워드들로 구성된 명령 패킷(CA)을 수신한다. 패킷 워드들은 명령 버스(374)를 경유하여 시프트 레지스터(372)에 인가된다. 시프트 레지스터(372)는 도 3에 도시된 비트 시프팅 회로들을 포함한다. 버스(374)의 폭(M)은 시프트 레지스터(372)의 크기에 대응하며, 명령 패킷의 패킷 워드들의 수(N)는 시프트 레지스터(372)의 스테이지들의 수의 정수 약수에 대응한다. 도 7에 도시된 시프트 레지스터(372)는 명령 패킷 내에 있는 스테이지들의 수의 1/2, 즉, 4개의 패킷 워드들이 존재하기 때문에 두 개의 시프트 스테이지들을 갖는다. 따라서, 시프트 레지스터(372)는 순차적으로 두 개의 10 비트 패킷 워드들의 두 그룹들을 클럭 신호(CLK)에 응답하여 수신한다. 네 개의 워드 명령 패킷의 시작과 일치되어, 시프트 레지스터(372)와 함께 CLK 신호에 의해 클럭되는 제어 회로(375)에 FLAG 신호가 인가된다.
두 패킷 워드들이 시프트 레지스터(372)내로 시프트된 이후에, 제어 회로(375)는 제 1 저장 레지스터(376)에 인가되는 LOAD1 신호를 발생시킨다. 시프트 레지스터(372)로부터의 처음 두 패킷 워드들은 그후 제 1 저장 레지스터(376)내에 로드된다. 둘 이상의 패킷 워드들이 시프트 레지스터(372)내로 시프트된 이후에, 제어 회로(375)는 제 2 저장 레지스터(378)에 인가되는 LOAD2 신호를 발생시킨다. 시프트 레지스터(372)로부터의 나머지 두 패킷 워드들은 그후, 제 2 저장 레지스터(376)내에 로드된다. 그후, 제 1 및 제 2 저장 레지스터들(376, 378)은 명령 버스(390)상에 40 비트 명령 워드(Y<39:0>)를 집합적으로 출력한다.
명령 버스(390)상의 명령 워드(Y<39:0>)는 본 발명의 일 실시예에 따라서, 열 명령 유닛("CCU")(398)과 행 명령 유닛("RCU")(396)을 포함하는 명령 유닛(394)에 인가된다. RCU(396)는 행 어드레스들과 행 명령들의 처리를 책임지고, CCU(398)는 열 어드레스들과 열 명령들의 처리를 책임진다.
CCU(398)는 열 및 뱅크 어드레스들을 열 어드레스 버스(400)에 출력하고, 하이 레벨 명령들을 명령 실행 유닛(402)에 출력하며, 타이밍 신호들을 일련의 시프트 레지스터들(404a-n)로 형성된 시퀀서(403)에 출력한다. 시프트 레지스터들(404)은 도 3에 도시된 비트 시프팅 회로(200)를 포함한다. 시프트 레지스터들(404)은 CCU(398)로부터의 명령 신호들에 응답하여 명령 실행 유닛(402)에 의해 발령된 열 명령들의 타이밍을 제어한다.
명령 버퍼(370)의 구조 및 동작은 본 명세서에서 참조하고 있는 1997년 12월 19일자로 출원된 맨닝(Manning)의 미국 특허 출원 번호 08/994,461호에 보다 상세히 설명되어 있다.
도 8은 도 3에 도시된 것들과 유사한 비트 시프팅 회로(200)를 포함하는 메모리 장치들(416a-c)을 포함하는 컴퓨터 시스템(410)의 블록도이다. 컴퓨터 시스템(410)은 메모리 콘트롤러(418)를 통해 세 개의 SLDRAM 패킷화된 동적 임의 액세스 메모리 장치들(416a-c)에 결합된 프로세서 버스(414)를 갖는 프로세서(412)를 포함한다. 컴퓨터 시스템(410)은 또한 프로세서 버스(414), 버스 브리지(422) 및 산업 표준 아키텍처("ISA") 버스나 주변 구성요소 상호접속("PCI") 버스와 같은 확장 버스(424)를 통해 프로세서(412)에 결합된 키패드나 마우스 같은 하나 또는 그 이상의 입력 장치들(420)을 포함한다. 입력 장치들(420)은 운용자나 전자 장치가 컴퓨터 시스템(410)에 데이터를 입력할 수 있게 한다. 하나 또는 그 이상의 출력 장치들(430)이 프로세서(412)에 결합되어 프로세서(412)에 의해 발생된 데이터를 디스플레이하거나 다른 방식으로 출력할 수 있게 한다. 출력 장치들(430)은 확장 버스(424), 버스 브리지(422) 및 프로세서 버스(414)를 통해 프로세서(412)에 결합된다. 출력 장치들(430)의 예들은 프린터들 및 비디오 디스플레이 유닛들을 포함한다. 프로세서 버스(414), 버스 브리지(422) 및 확장 버스(424)를 통해 하나 이상의 데이터 저장 장치들(438)이 프로세서(412)에 결합되어 저장 매체(미도시)에 데이터를 저장하거나, 그로부터 데이터를 검색한다. 저장 장치들(438) 및 저장 매체의 예들은 고정 디스크 드라이브들 플로피 디스크 드라이브들, 테이프 카세트들 및 콤펙트 디스크 판독 전용 메모리 드라이브들을 포함한다.
동작시, 프로세서(412)는 메모리 콘트롤러(418)를 경유하여 메모리 장치들(416a-c)과 통신한다. 메모리 콘트롤러(418)는 제어 및 어드레스 정보 양자 모두를 포함하는 명령 패킷들을 메모리 장치들(416a-c)에 보낸다. 데이터는 메모리 콘트롤러(418)와 프로세서 버스(414)를 통해 프로세서(412)와 메모리 장치들(416a-c) 사이에 결합된다. 비록, 모든 메모리 장치들(416a-c)이 메모리 콘트롤러(418)의 동일 도전체들에 결합되지만, 한번에 단 하나의 메모리 장치(416a-c)만이 데이터를 판독 또는 기록하며, 따라서, 버스 경쟁(bus contention)이 회피된다. 버스 경쟁은 고유 식별자를 가진 메모리 장치들(416a-c)과, 이들 구성요소들 중 단 하나만을 선택하는 식별 코드를 포함하는 명령 패킷 각각에 의해 회피된다.
컴퓨터 시스템(410)은 또한 단순화를 위해 도 8에는 생략되어 있는 다수의 다른 구성요소들 및 신호 라인들을 포함한다. 예로서, 아래에 설명된 바와 같이, 내부 타이밍 신호들, 메모리 장치(416)내로 데이터를 클로킹하는 데이터 클럭 신호 및 명령 패킷의 시작을 신호하는 FLAG 신호를 제공하도록 메모리 장치들(416a-c)이 또한 명령 클럭 신호를 수신한다.
상기한 바로부터, 비록, 예시를 위해 본 발명의 특정 실시예를 설명하였지만, 본 발명의 개념과 범주로부터 벗어나지 않고, 다양한 변형들이 이루어질 수 있다는 것을 인지하여야 한다. 예로서, 도 5에 도시된 바와 같이, CN 및 C90N이 로우이고 CB 및 C90B가 하이일 때, 또는 CN과 C90N이 하이이고 CB와 C90B가 로우일 때 래치 스테이지(290)가 활성화되고, CB 및 C90N이 로우이고 CN 및 C90B가 하이일 때, 또는 CB와 C90N이 하이이고 CN과 C90B가 로우일 때 래치 스테이지(292)가 활성화 된다. 그러나, PMOS 및 NMOS 직렬 접속 트랜지스터들의 게이트들에 인가된 CN, CB, C90B 및 C90N 신호들의 조합은 래치 스테이지들(290 및 292)을 활성화시키는 조합이 스위칭되도록 변경될 수 있다. 따라서, 본 발명은 첨부된 청구항에 의해서만 한정된다.

Claims (66)

  1. 이중-에지 트리거식 비트 시프팅 회로에 있어서,
    제 1 클럭 신호를 수신하도록 결합된 제 1 클럭 회로와 제 2 클럭 신호를 수신하도록 결합된 제 2 클럭 회로를 갖는 클럭 발생기로서, 각 클럭 회로는 각각 비상보적 및 상보적 클럭 신호들을 제공하기 위해 제 1 및 제 2 출력 단자들을 갖고, 각 클럭 회로는 상기 각 클럭 회로에 의해 수신된 상기 각 클럭 신호의 제 1 및 제 2 상태들에 응답하여 상기 제 1 출력 단자를 제 1 및 제 2 기준 전압들에 선택적으로 결합시키는 제 1 스위치를 더 갖고, 상기 각 클럭 회로에 의해 수신된 상기 각 클럭 신호의 상기 제 1 및 제 2 상태들에 응답하여 상기 제 2 출력 단자를 상기 제 2 및 제 1 기준 전압들에 선택적으로 결합시키는 제 2 스위치를 더 갖는, 상기 클럭 발생기; 및
    상기 제 1 및 제 2 클럭 발생기들의 상기 출력 단자들에 결합되고, 입력 비트를 수신하도록 결합된 입력 단자와, 출력 비트를 제공하는 출력 단자를 갖는 시프트 레지스터로서, 상기 시프트 레지스터의 상기 입력 단자와 상기 출력 단자 사이에 직렬로 결합된 복수의 시프트 레지스터 스테이지를 갖는, 상기 시프트 레지스터;를 포함하며,
    각각의 시프트 레지스터 스테이지는, 직렬로 결합된 제 1 래치(latch) 스테이지 및 제 2 래치 스테이지로서, 상기 제 1 래치 스테이지는 제 1 미리정해진 논리 관계를 갖는 상기 제 1 및 제 2 비상보적 및 상보적 클럭 신호들에 응답하여 데이터 비트를 래치하며, 상기 제 2 래치 스테이지는 제 2 미리정해진 논리 관계를 갖는 상기 제 1 및 제 2 비상보적 및 상보적 클럭 신호들에 응답하여 상기 제1 래치 스테이지로부터의 상기 데이터 비트를 래치하며, 상기 제 1 및 제 2 비상보적 및 상보적 클럭 신호들의 상기 미리정해진 논리 관계가 변화할 때, 상기 데이터 비트가 상기 제 1 래치 스테이지로부터 상기 제 2 래치 스테이지로 시프트되는, 상기 제 1 래치 스테이지 및 제 2 래치 스테이지를 포함하며,
    각각의 래치 스테이지는,
    상기 데이터 비트를 수신하도록 결합된 입력 단자와, 출력 단자를 갖는 인버터로서, 제 1 및 제 2 공급 단자들을 더 갖는, 상기 인버터;
    상기 인버터의 상기 제 1 공급 단자와 제 1 기준 단자 사이에 결합되고, 상기 제 1 및 제 2 비상보적 및 상보적 클럭 신호들을 수신하도록 또한 결합된 제 1 스위칭 회로로서, 상기 제 1 및 제 2 비상보적 및 상보적 클럭 신호들의 상기 미리정해진 논리 관계에 응답하여 상기 제 1 기준 단자를 상기 제 1 공급 단자에 결합시키는, 상기 제 1 스위칭 회로;
    상기 인버터의 상기 제 2 공급 단자와 제 2 기준 단자 사이에 결합되고, 상기 제 1 및 제 2 비상보적 및 상보적 클럭 신호들을 수신하도록 또한 결합된 제 2 스위칭 회로로서, 상기 제 1 및 제 2 비상보적 및 상보적 클럭 신호들의 상기 미리정해진 논리 관계에 응답하여 상기 제 2 공급 단자를 상기 제 2 기준 단자에 결합시키는, 상기 제 2 스위칭 회로; 및
    상기 제 1 및 제 2 스위칭 회로들을 통해 상기 제 1 및 제 2 기준 단자들에 각각 결합되는 상기 인버터의 상기 제 1 및 제 2 공급 단자들에 응답하여, 상기 데이터 비트를 래치하도록 상기 인버터의 상기 출력에 결합된 래치 회로;를 포함하는, 비트 시프팅 회로.
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  3. 삭제
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  5. 제 1 항에 있어서,
    상기 제 1 스위칭 회로는 직렬 접속된 제 1 및 제 2 쌍들의 스위치들을 포함하고, 각 쌍은 상기 제 1 기준 단자와 상기 제 1 공급 단자 사이에서 결합되고, 각각의 스위치는 상기 클럭 발생기로부터 각각의 클럭 신호를 수신하도록 결합된 제어 단자를 포함하고,
    상기 제 2 스위칭 회로는 직렬 접속된 제 1 및 제 2 쌍들의 스위치들을 포함하고, 각 쌍은 상기 제 2 기준 단자와 상기 제 2 공급 단자 사이에서 결합되고, 각각의 스위치는 상기 클럭 발생기로부터 각각의 클럭 신호를 수신하도록 결합된 제어 단자를 구비하는, 비트 시프팅 회로.
  6. 제 5 항에 있어서,
    상기 제 1 스위칭 회로의 상기 제 1 및 제 2 쌍들의 스위치들은 PMOS 트랜지스터들을 포함하고, 상기 제 2 스위칭 회로의 상기 제 1 및 제 2 쌍들의 스위치들은 NMOS 트랜지스터들을 포함하는, 비트 시프팅 회로.
  7. 제 1 항에 있어서,
    상기 래치 회로는 다른 인버터의 입력 단자에 결합된 출력 단자를 각각 갖는 두개의 인버터들을 포함하는, 비트 시프팅 회로.
  8. 제 1 항에 있어서,
    상기 제 1 및 제 2 클럭 회로들은,
    각 클럭 신호를 수신하도록 결합된 입력을 갖고, 출력을 더 갖는 제 1 인버터;
    상기 제 1 인버터의 출력에 결합된 입력을 갖고, 출력을 더 갖는 제 2 인버터;
    제 1, 제 2, 제 3, 및 제 4 전송 게이트들로서, 각 전송 게이트는 각각의 입력 및 출력 단자를 갖고, 각각의 제 1 및 제 2 제어 단자들을 더 가지며,
    상기 제 1 및 제 4 전송 게이트들의 상기 입력 단자는 제 1 기준 단자에 결합되고, 상기 제 2 및 제 3 전송 게이트들의 상기 입력 단자는 제 2 기준 단자에 결합되고,
    상기 제 1 인버터의 출력은 상기 제 1 및 제 3 전송 게이트들의 상기 제 1 제어 단자들과, 상기 제 2 및 제 4 전송 게이트들의 상기 제 2 제어 단자들에 결합되고,
    상기 제 2 인버터의 출력은 상기 제 2 및 제 4 전송 게이트들의 상기 제 1 제어 단자들과, 상기 제 1 및 제 3 전송 게이트들의 상기 제 2 제어 단자들에 결합되는, 상기 전송 게이트들;
    상기 제 1 및 제 2 전송 게이트들의 상기 출력 단자에 결합된 입력을 갖고, 상기 비상보적 클럭 신호를 제공하기 위한 출력 단자를 더 갖는 제 1 출력 버퍼; 및
    상기 제 3 및 제 4 전송 게이트들의 상기 출력 단자에 결합된 입력을 갖고, 상기 상보적 클럭 신호를 제공하기 위한 출력 단자를 더 갖는 제 2 출력 버퍼;를 포함하는, 비트 시프팅 회로.
  9. 제 8 항에 있어서,
    상기 제 1, 제 2, 제 3 및 제 4 전송 게이트들은 상기 입력과 출력 사이에 병렬로 결합된 제 1 및 제 2 스위치들을 포함하고, 상기 제 1 스위치는 상기 제 1 제어 단자에 결합된 게이트 단자를 갖고, 상기 제 2 스위치는 상기 제 2 제어 단자에 결합된 게이트 단자를 갖는, 비트 시프팅 회로.
  10. 제 1 항에 있어서,
    상기 제 2 클럭 신호는 상기 제 1 클럭 신호의 직교(quadrature) 클럭 신호인, 비트 시프팅 회로.
  11. 조정형 이중-에지 트리거식 비트 시프팅 회로에 있어서,
    각각이 단일의 각 클럭 신호를 수신하도록 결합되고, 상기 각 클럭 신호로부터 발생된, 제 1 및 제 2 비상보적 및 상보적 클럭 신호들을 각각 제공하기 위한 비상보적 및 상보적 출력 단자들을 갖는, 제 1 및 제 2 클럭 회로들; 및
    입력 및 출력 단자들을 갖고, 상기 입력 및 출력 단자들 사이에 직렬로 결합된 제 1, 제 2 시프트 레지스터 스테이지들을 더 갖는, 시프트 레지스터;를 포함하며,
    상기 제 1 및 제 2 래치 스테이지들은,
    상기 데이터 비트를 수신하도록 결합된 입력 단자와, 출력 단자를 갖는 인버터로서, 상기 인버터는 제 1 및 제 2 공급 단자들을 더 갖는, 상기 인버터;
    상기 인버터의 상기 제 1 공급 단자와 제 1 기준 단자 사이에서 결합되고, 상기 제 1 및 제 2 비상보적 및 상보적 클럭 신호들을 수신하도록 결합된 제어 단자들을 갖는, 직렬 접속 스위치들의 제 1 및 제 2 쌍들;
    상기 인버터의 상기 제 2 공급 단자와 제 2 기준 단자 사이에서 결합되고, 상기 제 1 및 제 2 비상보적 및 상보적 클럭 신호들을 수신하도록 결합된 제어 단자들을 갖는, 직렬 접속 스위치들의 제 3 및 제 4 쌍들; 및
    상기 직렬 접속 스위치들의 제 1 또는 제 2 쌍들 중 하나와 제 3 또는 제 4 쌍들 중 하나가 동시에 도전 상태가 될 때, 활성화되는 상기 인버터에 응답하여, 상기 데이터 비트를 래치하도록 상기 인버터의 상기 출력에 결합된 래치;를 포함하는, 비트 시프팅 회로.
  12. 제 11 항에 있어서,
    각 시프트 레지스터 스테이지는,
    데이터 비트를 수신하도록 결합된 제 1 래치 스테이지로서, 상기 제 1 래치 스테이지는 상기 제 1 및 제 2 비상보적 및 상보적 클럭 신호들의 제 1 논리 관계에 응답하여 상기 데이터 비트를 래치하는, 상기 제 1 래치 스테이지; 및
    상기 제 1 래치 스테이지로부터 상기 데이터 비트를 수신하도록 결합된 제 2 래치 스테이지로서, 상기 제 2 래치 스테이지는 상기 제 1 및 제 2 비상보적 및 상보적 클럭 신호들의 제 2 논리 관계에 응답하여 상기 데이터 비트를 래치하는, 상기 제 2 래치 스테이지;를 포함하고,
    상기 데이터 비트는, 상기 제 1 및 제 2 비상보적 및 상보적 클럭 신호들의 상기 논리 관계가 변화할 때, 상기 제 1 래치 스테이지로부터 상기 제 2 래치 스테이지로 시프트되는, 비트 시프팅 회로.
  13. 삭제
  14. 제 11 항에 있어서,
    상기 제 1 및 제 2 클럭 회로들은,
    상기 입력 클럭 신호를 수신하도록 결합된 제 1 인버터 입력과, 제 1 인버터 출력을 갖는 제 1 인버터;
    제 1 인버터 출력에 결합된 제 2 인버터 입력과, 제 2 인버터 출력을 갖는 제 2 인버터;
    제 1 입력 단자, 제 1 출력 단자, 제 1 인버터 출력에 결합된 제 1 비상보적 제어 단자, 및 상기 제 2 인버터 출력에 결합된 제 1 상보적 제어 단자를 갖는 제 1 전송 게이트;
    제 2 입력 단자, 제 2 출력 단자, 상기 제 1 인버터 출력에 결합된 제 2 비상보적 제어 단자, 및 상기 제 2 인버터 출력에 결합된 제 2 상보적 제어 단자를 갖는 제 2 전송 게이트;
    제 3 입력 단자, 제 3 출력 단자, 상기 제 1 인버터 출력에 결합된 제 3 비상보적 제어 단자, 및 상기 제 2 인버터 출력에 결합된 제 3 상보적 제어 단자를 갖는 제 3 전송 게이트;
    제 4 입력 단자, 제 4 출력 단자, 상기 제 2 인버터 출력에 결합된 제 4 비상보적 제어 단자, 및 상기 제 1 인버터 출력에 결합된 제 4 상보적 제어 단자를 갖는 제 4 전송 게이트;
    상기 제 1 및 제 4 입력 단자들에 결합된 제 1 전압원;
    상기 제 2 및 제 3 입력 단자들에 결합된 제 2 전압원;
    상기 제 1 및 제 2 출력 단자들에 결합된 입력을 가지며, 비반전 클럭 신호를 제공하기 위한 출력을 더 갖는 제 1 출력 버퍼; 및
    상기 제 3 및 제 4 출력 단자들에 결합된 입력을 가지며, 반전 클럭 신호를 제공하기 위한 출력을 더 갖는 제 2 출력 버퍼;를 포함하는, 비트 시프팅 회로.
  15. 제 14 항에 있어서,
    상기 제 1, 제 2, 제 3 및 제 4 전송 게이트들은 상기 입력과 출력 사이에 병렬로 결합된 제 1 및 제 2 스위치들을 포함하고, 상기 제 1 스위치는 상기 비상보적 제어 단자에 결합된 게이트 단자를 갖고, 상기 제 2 스위치는 상기 상보적 제어 단자에 결합된 게이트 단자를 갖는, 비트 시프팅 회로.
  16. 제 11 항에 있어서,
    상기 제 2 클럭 회로에 의해 수신된 상기 각각의 클럭 신호는, 상기 제 1 클럭 회로에 의해 수신된 상기 각각의 클럭 신호의 직교 클럭 신호인, 비트 시프팅 회로.
  17. 이중-에지 트리거식 비트 시프팅 회로에 있어서,
    제 1 및 제 2 단일-대-이중(single-to-dual) 에지 정렬 클럭 발생기들로서, 각각은 각 입력 클럭 신호를 수신하도록 적응적으로 되며, 상기 각 입력 클럭 신호로부터 발생된 제 1 및 제 2 에지 정렬 상보적 출력 클럭 신호들을 제공하는, 상기 제 1 및 제 2 단일-대-이중 에지 정렬 클럭 발생기들; 및
    각각의 클럭 발생기는,
    상기 입력 클럭 신호를 수신하도록 결합된 제 1 인버터 입력과, 제 1 인버터 출력을 갖는 제 1 인버터;
    제 1 인버터 출력에 결합된 제 2 인버터 입력과, 제 2 인버터 출력을 갖는 제 2 인버터;
    제 1 전압원에 결합된 제 1 입력 단자, 제 1 출력 단자, 제 1 인버터 출력에 결합된 제 1 비상보적 제어 단자, 및 상기 제 2 인버터 출력에 결합된 제 1 상보적 제어 단자를 갖는 제 1 전송 게이트;
    제 2 전압원에 결합된 제 2 입력 단자, 제 2 출력 단자, 상기 제 1 인버터 출력에 결합된 제 2 비상보적 제어 단자, 및 상기 제 2 인버터 출력에 결합된 제 2 상보적 제어 단자를 갖는 제 2 전송 게이트;
    상기 제 2 전압원에 결합된 제 3 입력 단자, 제 3 출력 단자, 상기 제 1 인버터 출력에 결합된 제 3 비상보적 제어 단자, 및 상기 제 2 인버터 출력에 결합된 제 3 상보적 제어 단자를 갖는 제 3 전송 게이트;
    상기 제 1 전압원에 결합된 제 4 입력 단자, 제 4 출력 단자, 상기 제 2 인버터 출력에 결합된 제 4 비상보적 제어 단자, 및 상기 제 1 인버터 출력에 결합된 제 4 상보적 제어 단자를 갖는 제 4 전송 게이트;
    상기 제 1 및 제 2 출력 단자들에 결합된 입력을 갖고, 비반전된 클럭 신호를 제공하기 위한 출력을 더 갖는 제 1 출력 버퍼; 및
    상기 제 3 및 제 4 출력 단자들에 결합된 입력을 갖고, 반전된 클럭 신호를 제공하기 위한 출력을 더 갖는 제 2 출력 버퍼;를 포함하며,
    상기 제 1 및 제 2 클럭 발생기들의 상기 출력 단자들에 결합된 적어도 하나의 시프트 레지스터 스테이지로서, 데이터 비트를 수신하도록 결합되고 상기 제 1 에지 정렬 상보적 클럭 신호들의 각 클럭 전이에 응답하여 상기 데이터 비트를 래치하도록 동작가능한 입력 단자를 갖고, 상기 제 2 에지 정렬 상보적 클럭 신호들의 각 클럭 전이에 응답하여 상기 데이터 비트를 제공하기 위한 출력 단자를 더 갖는, 상기 적어도 하나의 시프트 레지스터 스테이지;를 포함하는, 비트 시프팅 회로.
  18. 삭제
  19. 제 17 항에 있어서,
    상기 적어도 하나의 시프트 레지스터 스테이지는,
    제 1 및 제 2 전압 공급들;
    상기 데이터 비트를 수신하도록 결합된 입력 단자 및 출력 단자를 갖는 제 1 인버터 회로로서, 상기 제 1 인버터는 제 1 및 제 2 공급 단자들을 더 갖는, 상기 제 1 인버터;
    상기 제 1 인버터의 상기 출력 단자에 결합된 입력을 갖으며 출력 단자를 더 갖는 제 1 래치 회로로서, 각각 상기 제 1 및 제 2 전압 공급들에 결합되는 상기 제 1 및 제 2 공급 단자들에 응답하여 상기 데이터 비트를 래치하는, 상기 제 1 래치 회로;
    상기 제 1 래치 회로의 상기 출력 단자에 결합된 입력 단자와, 출력 단자를 갖는 제 2 인버터 회로로서, 제 3 및 제 4 공급 단자들을 더 갖는, 상기 제 2 인버터 회로;
    상기 제 2 인버터 회로의 상기 출력 단자에 결합된 입력을 갖고, 상기 데이터 비트를 제공하기 위한 출력 단자를 더 갖는 제 2 래치로서, 각각 상기 제 1 및 제 2 전압 공급들에 결합된 상기 제 3 및 제 4 공급 단자들에 응답하여 상기 데이터 비트를 래치하는, 상기 제 2 래치; 및
    상기 제 1 전압 공급과, 상기 제 1 및 제 3 공급 단자들 사이에, 그리고 상기 제 2 전압 공급과, 상기 제 2 및 제 4 공급 단자들 사이에 결합된 스위칭 회로로서, 상기 제 1 및 제 2 에지 정렬 상보적 출력 클럭 신호들을 수신하도록 또한 결합되며, 상기 제 1 및 제 2 에지 정렬 상보적 클럭 신호들에 응답하여 상기 제 1 및 제 2 인버터들을 상기 제 1 및 제 2 전압 공급들 양자 모두에 선택적으로 결합시키는, 상기 스위칭 회로;를 포함하는, 비트 시프팅 회로.
  20. 제 19 항에 있어서,
    상기 스위칭 회로는,
    상기 제 1 공급 단자와 상기 제 1 전압 공급 사이에 결합된 직렬 접속 스위치들의 제 1 및 제 2 쌍들;
    상기 제 2 공급 단자와 상기 제 2 전압 공급 사이에 결합된 직렬 접속 스위치들의 제 3 및 제 4 쌍들;
    상기 제 3 공급 단자와 상기 제 1 전압 공급 사이에 결합된 직렬 접속 스위치들의 제 5 및 제 6 쌍들; 및
    상기 제 4 공급 단자와 상기 제 2 전압 공급 사이에 결합된 직렬 접속 스위치들의 제 7 및 제 8 쌍들;을 포함하는, 비트 시프팅 회로.
  21. 제 20 항에 있어서,
    상기 직렬 접속 스위치들의 제 1, 제 2, 제 5 및 제 6 쌍들은 한쌍의 직렬 접속 PMOS 트랜지스터들을 포함하고, 상기 직렬 접속 스위치들의 제 3, 제 4, 제 7 및 제 8 쌍들은 한쌍의 직렬 접속 NMOS 트랜지스터들을 포함하는, 비트 시프팅 회로.
  22. 제 19 항에 있어서,
    상기 제 1 및 제 2 래치들은, 각각이 다른 인버터의 입력 단자에 결합된 출력 단자를 갖는 두 개의 인버터를 포함하는, 비트 시프팅 회로.
  23. 제 17 항에 있어서,
    상기 제 2 단일-대-이중 에지 정렬 클럭 발생기에 의해 수신된 상기 각 클럭 신호는, 상기 제 1 단일-대-이중 에지 정렬 클럭 발생기에 의해 수신된 상기 각 클럭 신호의 직교 클럭 신호인, 비트 시프팅 회로.
  24. 메모리 장치 내에서 명령 워드들을 수신 및 캡처(capture)하기 위한 명령 버퍼에 있어서, 상기 명령 버퍼는,
    입력 단자, 출력 단자, 및 클럭 단자를 갖는 시프트 레지스터로서, 상기 시프트 레지스터의 상기 입력 단자는 M-비트 폭 버스에 결합되는, 상기 시프트 레지스터;
    상기 시프트 레지스터는,
    제 1 클럭 신호를 수신하기 위해 결합된 제 1 클럭 회로와 제 2 클럭 신호를 수신하기 위해 결합된 제 2 클럭 회로를 가진 적어도 하나의 클럭 발생기로서, 각 클럭 회로는 각 비상보적 및 상보적 클럭 신호들을 제공하기 위한 제 1 및 제 2 출력 단자들을 갖고, 상기 각 클럭 회로에 의해 수신된 상기 각 클럭 신호의 제 1 및 제 2 상태들에 응답하여 상기 제 1 출력 단자를 제 1 및 제 2 기준 전압들로 선택적으로 결합시키는 제 1 스위치를 더 가지며, 상기 각 클럭 회로에 의해 수신된 상기 각 클럭 신호의 상기 제 1 및 제 2 상태들에 응답하여 상기 제 2 출력 단자를 상기 제 2 및 제 1 기준 전압들로 선택적으로 결합시키는 제 2 스위치를 더 갖는, 상기 클럭 발생기; 및
    각각이 상기 명령 워드의 각 명령 비트를 수신하도록 결합되고, 상기 제 1 및 제 2 클럭 회로들의 상기 출력 단자들에 또한 결합된 M 개의 시프트 레지스터들로서, 각각 N 개의 시프트 레지스터 스테이지들을 갖으며, 각 시프트 레지스터 스테이지는 상기 각 명령 비트를 수신하도록 결합되고 제 1 미리정해진 관계를 갖는 상기 제 1 및 제 2 클럭 신호들에 응답하여 상기 각 명령 비트를 래치하도록 동작가능한 입력 단자를 갖고, 제 2 미리정해진 관계를 갖는 상기 제 1 및 제 2 클럭 신호들에 응답하여 상기 명령 비트를 제공하기 위한 출력 단자를 더 갖는, 상기 M 개의 시프트 레지스터들;을 포함하며,
    시작 단자, 클럭 단자 및 출력 단자를 갖는 제어 회로로서, 시작 신호가 상기 시작 단자에 인가된 후에 상기 클럭 단자에 인가된 미리정해진 수의 클럭 신호들에 응답하여 로드 신호를 발생시키는, 상기 제어 회로; 및
    각각 출력 단자, 각 시프트 레지스터 스테이지의 상기 출력에 결합된 입력 단자, 및 상기 제어 회로의 상기 출력 단자에 결합된 로드 단자를 갖는, N*M 저장 셀들을 구비한 저장 레지스터로서, 상기 저장 셀들의 각각은 상기 저장 셀의 상기 로드 단자에 인가된 상기 로드 신호에 응답하여 상기 각 시프트 레지스터 스테이지의 상기 출력 단자에 신호를 저장하고, 상기 N*M 저장 셀들은 집합적으로 명령 워드를 출력하는, 상기 저장 레지스터;를 포함하는, 명령 버퍼.
  25. 제 24 항에 있어서,
    상기 제 1 및 제 2 클럭 회로들은,
    상기 입력 클럭 신호를 수신하도록 결합된 제 1 인버터 입력과, 제 1 인버터 출력을 갖는 제 1 인버터;
    제 1 인버터 출력에 결합된 제 2 인버터 입력과, 제 2 인버터 출력을 갖는 제 2 인버터;
    제 1 입력 단자, 제 1 출력 단자, 제 1 인버터 출력에 결합된 제 1 비상보적 제어 단자, 및 상기 제 2 인버터 출력에 결합된 제 1 상보적 제어 단자를 갖는 제 1 전송 게이트;
    제 2 입력 단자, 제 2 출력 단자, 상기 제 1 인버터 출력에 결합된 제 2 비상보적 제어 단자, 및 상기 제 2 인버터 출력에 결합된 제 2 상보적 제어 단자를 갖는 제 2 전송 게이트;
    제 3 입력 단자, 제 3 출력 단자, 상기 제 1 인버터 출력에 결합된 제 3 비상보적 제어 단자, 및 상기 제 2 인버터 출력에 결합된 제 3 상보적 제어 단자를 갖는 제 3 전송 게이트;
    제 4 입력 단자, 제 4 출력 단자, 상기 제 2 인버터 출력에 결합된 제 4 비상보적 제어 단자, 및 상기 제 1 인버터 출력에 결합된 제 4 상보적 제어 단자를 갖는 제 4 전송 게이트;
    상기 제 1 및 제 4 입력 단자들에 결합된 제 1 전압원;
    상기 제 2 및 제 3 입력 단자들에 결합된 제 2 전압원;
    상기 제 1 및 제 2 출력 단자들에 결합된 입력을 갖고, 비반전 클럭 신호를 제공하기 위한 출력을 더 갖는 제 1 출력 버퍼; 및
    상기 제 3 및 제 4 출력 단자들에 결합된 입력을 갖고, 반전 클럭 신호를 제공하기 위한 출력을 더 갖는 제 2 출력 버퍼;를 포함하는, 명령 버퍼.
  26. 제 24 항에 있어서,
    각 시프트 레지스터 스테이지는,
    제 1 및 제 2 전압 공급들;
    상기 각 명령 비트를 수신하도록 결합된 입력 단자 및 출력 단자를 갖는 제 1 인버터 회로로서, 제 1 및 제 2 공급 단자들을 더 갖는, 상기 제 1 인버터 회로;
    상기 제 1 인버터의 상기 출력 단자에 결합된 입력을 갖고, 출력 단자를 더 갖는 제 1 래치 회로로서, 각각 상기 제 1 및 제 2 전압 공급들에 결합되는 상기 제 1 및 제 2 공급 단자들에 응답하여 상기 각 명령 비트를 래치하는, 상기 제 1 래치 회로;
    상기 제 1 래치 회로의 상기 출력 단자에 결합된 입력 단자와, 출력 단자를 갖는 제 2 인버터 회로로서, 제 3 및 제 4 공급 단자들을 더 갖는, 상기 제 2 인버터 회로;
    상기 제 2 인버터 회로의 상기 출력 단자에 결합된 입력을 갖고, 상기 각 명령 비트를 제공하기 위한 출력 단자를 더 갖는 제 2 래치로서, 각각 상기 제 1 및 제 2 전압 공급들에 결합되는 상기 제 3 및 제 4 공급 단자들에 응답하여 상기 각 명령 비트를 래치하는, 상기 제 2 래치; 및
    상기 제 1 전압 공급과, 상기 제 1 및 제 3 공급 단자들 사이에, 그리고 상기 제 2 전압 공급과, 상기 제 2 및 제 4 공급 단자들 사이에서 결합된 스위칭 회로로서, 상기 제 1 및 제 2 에지 정렬 상보적 클럭 신호들을 수신하도록 또한 결합되고, 상기 제 1 및 제 2 에지 정렬 상보적 클럭 신호들에 응답하여 상기 제 1 및 제 2 인버터들을 상기 제 1 및 제 2 전압 공급들 양자 모두에 선택적으로 결합시키는, 상기 스위칭 회로;를 포함하는, 명령 버퍼.
  27. 메모리 장치에 있어서,
    명령 워드에 응답하는 행 어드레스와 열 어드레스에 의해 결정된 위치에 데이터를 저장하도록 적응되는 적어도 하나의 메모리 셀들의 어레이;
    상기 행 어드레스를 수신 및 디코드하고, 상기 명령 워드에 응답하는 상기 행 어드레스에 대응하는 메모리 셀들의 행을 선택하는 행 어드레스 회로;
    상기 명령 워드에 응답하는 상기 열 어드레스에 대응하는 선택된 행에서, 상기 메모리 셀들 중 하나에 데이터를 수신 또는 인가하는 열 어드레스 회로;
    상기 명령 워드에 응답하는 열 어드레스 회로와 상기 외부 단자 사이에 데이터를 결합시키도록 적응되는 데이터 경로 회로; 및
    M-비트 버스 상에 수신된 N 개의 M 비트 워드들의 명령 패킷에 응답하는 상기 명령 워드를 발생시키는 명령 워드 발생기;를 포함하며,
    상기 명령 워드 발생기는,
    입력 단자, 출력 단자, 및 클럭 단자를 갖는 시프트 레지스터로서, 상기 시프트 레지스터의 상기 입력 단자는 상기 M 비트 폭 버스에 결합되는, 상기 시프트 레지스터;,
    상기 시프트 레지스터는,
    제 1 클럭 신호를 수신하도록 결합된 제 1 클럭 회로와 제 2 클럭 신호를 수신하도록 결합된 제 2 클럭 회로를 갖는 적어도 하나의 클럭 발생기로서, 각 클럭 회로는 각 비상보적 및 상보적 클럭 신호들을 제공하는 제 1 및 제 2 출력 단자들을 갖고, 각 클럭 회로는 상기 각 클럭 회로에 의해 수신된 상기 각 클럭 신호의 제 1 및 제 2 상태들에 응답하여 상기 제 1 출력 단자를 제 1 및 제 2 기준 전압들로 선택적으로 결합시키는 제 1 스위치를 또한 갖고, 상기 각 클럭 회로에 의해 수신된 상기 각 클럭 신호의 상기 제 1 및 제 2 상태들에 응답하여 상기 제 2 출력 단자를 상기 제 2 및 제 1 기준 전압들로 선택적으로 결합시키는 제 2 스위치를 더 갖는, 상기 적어도 하나의 클럭 발생기; 및
    각각이 상기 명령 워드의 각 명령 비트를 수신하기 위해 결합되고 상기 제 1 및 제 2 클럭 회로들의 상기 출력 단자들로 더 결합된 M 개의 시프트 레지스터들로서, 각각 N 개의 시프트 레지스터 스테이지들을 갖고, 각 시프트 레지스터 스테이지는, 상기 각 명령 비트를 수신하도록 결합되고, 제 1 미리정해진 관계를 갖는 상기 제 1 및 제 2 클럭 신호들에 응답하여 상기 각 명령 비트를 래치하도록 동작가능한 입력 단자를 갖고, 제 2 미리정해진 관계를 갖는 상기 제 1 및 제 2 클럭 신호들에 응답하여 상기 명령 비트를 제공하기 위한 출력 단자를 더 갖는, 상기 M 개의 시프트 레지스터들을 포함하는, 상기 시프트 레지스터이며,
    시작 단자, 클럭 단자, 및 출력 단자를 갖는 제어 회로로서, 상기 제어 회로는 시작 신호가 상기 시작 단자에 인가된 후에 상기 클럭 단자에 인가된 미리정해진 수의 클럭 신호들에 응답하여 로드 신호를 발생시키는, 상기 제어 회로; 및
    각각 출력 단자와, 각 시프트 레지스터 스테이지의 상기 출력에 결합된 입력 단자와, 상기 제어 회로의 상기 출력 단자에 결합된 로드 단자를 갖는 N*M 저장 셀들을 구비한 저장 레지스터로서, 상기 저장 셀들의 각각은 상기 저장 셀의 상기 로드 단자에 인가된 상기 로드 신호에 응답하여 상기 각 시프트 레지스터 스테이지의 상기 출력 단자에 신호를 저장하고, 상기 N*M 저장 셀들은 집합적으로 명령 워드를 출력하는, 상기 저장 레지스터;를 포함하는, 메모리 장치.
  28. 제 27 항에 있어서,
    상기 제 1 및 제 2 클럭 회로들은,
    상기 입력 클럭 신호를 수신하도록 결합된 제 1 인버터 입력과, 제 1 인버터 출력을 갖는 제 1 인버터;
    제 1 인버터 출력부에 결합된 제 2 인버터 입력과 제 2 인버터 출력을 갖는 제 2 인버터;
    제 1 입력 단자, 제 1 출력 단자, 제 1 인버터 출력에 결합된 제 1 비상보적 제어 단자, 및 상기 제 2 인버터 출력에 결합된 제 1 상보적 제어 단자를 갖는 제 1 전송 게이트;
    제 2 입력 단자, 제 2 출력 단자, 상기 제 1 인버터 출력에 결합된 제 2 비상보적 제어 단자, 및 상기 제 2 인버터 출력에 결합된 제 2 상보적 제어 단자를 갖는 제 2 전송 게이트;
    제 3 입력 단자, 제 3 출력 단자, 상기 제 1 인버터 출력에 결합된 제 3 비상보적 제어 단자, 및 상기 제 2 인버터 출력에 결합된 제 3 상보적 제어 단자를 갖는 제 3 전송 게이트;
    제 4 입력 단자, 제 4 출력 단자, 상기 제 2 인버터 출력에 결합된 제 4 비상보적 제어 단자, 및 상기 제 1 인버터 출력에 결합된 제 4 상보적 제어 단자를 갖는 제 4 전송 게이트;
    상기 제 1 및 제 4 입력 단자들에 결합된 제 1 전압원;
    상기 제 2 및 제 3 입력 단자들에 결합된 제 2 전압원;
    상기 제 1 및 제 2 출력 단자들에 결합된 입력을 가지며, 비반전 클럭 신호를 제공하기 위한 출력을 더 갖는 제 1 출력 버퍼; 및
    상기 제 3 및 제 4 출력 단자들에 결합된 입력을 가지며, 반전 클럭 신호를 제공하기 위한 출력을 더 갖는 제 2 출력 버퍼;를 포함하는, 메모리 장치.
  29. 제 27 항에 있어서,
    각 시프트 레지스터 스테이지는,
    제 1 및 제 2 전압 공급들;
    상기 각 명령 비트를 수신하도록 결합된 입력 단자 및 출력 단자를 갖는 제 1 인버터 회로로서, 제 1 및 제 2 공급 단자들을 더 갖는, 상기 제 1 인버터 회로;
    상기 제 1 인버터의 상기 출력 단자에 결합된 입력을 갖고, 출력 단자를 더 갖는 제 1 래치 회로로서, 각각 상기 제 1 및 제 2 전압 공급들에 결합되는 상기 제 1 및 제 2 공급 단자들에 응답하여 상기 각 명령 비트를 래치하는, 상기 제 1 래치 회로;
    상기 제 1 래치 회로의 상기 출력 단자에 결합된 입력 단자와, 출력 단자를 갖는 제 2 인버터 회로로서, 제 3 및 제 4 공급 단자들을 더 갖는, 상기 제 2 인버터 회로;
    상기 제 2 인버터 회로의 상기 출력 단자에 결합된 입력을 갖고, 상기 각 명령 비트를 제공하기 위한 출력 단자를 더 갖는 제 2 래치로서, 각각 상기 제 1 및 제 2 전압 공급들에 결합되는 상기 제 3 및 제 4 공급 단자들에 응답하여 상기 각 명령 비트를 래치하는, 상기 제 2 래치; 및
    상기 제 1 전압 공급과 상기 제 1 및 제 3 공급 단자들 사이에, 및 상기 제 2 전압 공급과 상기 제 2 및 제 4 공급 단자들 사이에서 결합된 스위칭 회로로서, 상기 제 1 및 제 2 에지 정렬 상보적 클럭 신호들을 수신하도록 더 결합되고, 상기 스위칭 회로는 상기 제 1 및 제 2 에지 정렬 상보적 클럭 신호들에 응답하여 상기 제 1 및 제 2 인버터들을 상기 제 1 및 제 2 전압 공급들 양자 모두에 선택적으로 결합시키는, 상기 스위칭 회로;를 포함하는, 메모리 장치.
  30. 컴퓨터 시스템에 있어서,
    프로세서 버스를 갖는 프로세서;
    상기 프로세서 버스를 통해 상기 프로세서에 결합되고, 상기 컴퓨터 시스템내로 데이터가 입력되도록 적응되는 입력 장치;
    상기 프로세서 버스를 통해 상기 프로세서에 결합되고, 상기 컴퓨터 시스템으로부터 데이터가 출력되도록 적응되는 출력 장치; 및
    상기 프로세서 버스를 통해 상기 프로세서에 결합된 메모리 장치;를 포함하고, 상기 메모리 장치는,
    명령 워드에 응답하여 행 어드레스와 열 어드레스에 의해 결정된 위치에 데이터를 저장하도록 적응되는 적어도 하나의 메모리 셀들의 어레이;
    상기 행 어드레스를 수신 및 디코드하고, 상기 명령 워드에 응답하는 상기 행 어드레스에 대응하는 메모리 셀들의 행을 선택하는 행 어드레스 회로;
    상기 명령 워드에 응답하는 상기 열 어드레스에 대응하는 선택된 행 내의 상기 메모리 셀들 중 하나에 데이터를 수신 또는 인가하는 열 어드레스 회로;
    상기 명령 워드에 응답하여 상기 열 어드레스 회로와 외부 단자 사이에 데이터를 결합시키는 데이터 경로 회로; 및
    M-비트 버스 상에 수신된 N 개의 M 비트 워드들의 명령 패킷에 응답하는 상기 명령 워드를 발생시키는 명령 워드 발생기;를 포함하고, 상기 명령 워드 발생기는,
    입력 단자, 출력 단자, 및 클럭 단자를 갖는 시프트 레지스터로서, 상기 시프트 레지스터의 상기 입력 단자는 상기 M 비트 폭 버스에 결합되고, 상기 시프트 레지스터는,
    제 1 클럭 신호를 수신하도록 결합된 제 1 클럭 회로와 제 2 클럭 신호를 수신하도록 결합된 제 2 클럭 회로를 갖는 적어도 하나의 클럭 발생기로서, 각 클럭 회로는 각 비상보적 및 상보적 클럭 신호들을 제공하는 제 1 및 제 2 출력 단자들을 갖고, 각 클럭 회로는 상기 각 클럭 회로에 의해 수신된 상기 각 클럭 신호의 제 1 및 제 2 상태들에 응답하여 상기 제 1 출력 단자를 제 1 및 제 2 기준 전압들로 선택적으로 결합시키는 제 1 스위치를 또한 갖고, 상기 각 클럭 회로에 의해 수신된 상기 각 클럭 신호의 상기 제 1 및 제 2 상태들에 응답하여 상기 제 2 출력 단자를 상기 제 2 및 제 1 기준 전압들로 선택적으로 결합시키는 제 2 스위치를 또한 갖는, 상기 적어도 하나의 클럭 발생기; 및
    각각이 상기 명령 워드의 각 명령 비트를 수신하기 위해 결합되고 상기 제 1 및 제 2 클럭 회로들의 상기 출력 단자들로 더 결합된 M 개의 시프트 레지스터들로서, 각각 N 개의 시프트 레지스터 스테이지들을 갖고, 각 시프트 레지스터 스테이지는, 상기 각 명령 비트를 수신하도록 결합되고, 상기 제 1 에지 정렬 상보적 클럭 신호들의 각 클럭 전이에 응답하여 상기 각 명령 비트를 래치하도록 동작가능한 입력 단자를 갖고, 상기 제 2 에지 정렬 상보적 클럭 신호들의 각 클럭 전이에 응답하여 상기 명령 비트를 제공하기 위한 출력 단자를 더 갖는, 상기 M 개의 시프트 레지스터들;을 포함하는, 상기 시프트 레지스터;
    시작 단자, 클럭 단자, 및 출력 단자를 갖는 제어 회로로서, 상기 제어 회로는 시작 신호가 상기 시작 단자에 인가된 후에 상기 클럭 단자에 인가된 미리정해진 수의 클럭 신호들에 응답하여 로드 신호를 발생시키는, 상기 제어 회로; 및
    각각 출력 단자와, 각 시프트 레지스터 스테이지의 상기 출력에 결합된 입력 단자와, 상기 제어 회로의 상기 출력 단자에 결합된 로드 단자를 갖는 N*M 저장 셀들을 구비한 저장 레지스터로서, 상기 저장 셀들의 각각은 상기 저장 셀의 상기 로드 단자에 인가된 상기 로드 신호에 응답하여 상기 각 시프트 레지스터 스테이지의 상기 출력 단자에 신호를 저장하고, 상기 N*M 저장 셀들은 집합적으로 명령 워드를 출력하는, 상기 저장 레지스터를 포함하는 명령 워드 발생기;를 포함하는, 컴퓨터 시스템.
  31. 제 30 항에 있어서,
    상기 제 1 및 제 2 클럭 회로들은,
    상기 입력 클럭 신호를 수신하도록 결합된 제 1 인버터 입력과, 제 1 인버터 출력을 갖는 제 1 인버터;
    제 1 인버터 출력에 결합된 제 2 인버터 입력과, 제 2 인버터 출력을 갖는 제 2 인버터;
    제 1 입력 단자, 제 1 출력 단자, 제 1 인버터 출력에 결합된 제 1 비상보적 제어 단자, 및 상기 제 2 인버터 출력에 결합된 제 1 상보적 제어 단자를 갖는 제 1 전송 게이트;
    제 2 입력 단자, 제 2 출력 단자, 상기 제 1 인버터 출력에 결합된 제 2 비상보적 제어 단자, 및 상기 제 2 인버터 출력에 결합된 제 2 상보적 제어 단자를 갖는 제 2 전송 게이트;
    제 3 입력 단자, 제 3 출력 단자, 상기 제 1 인버터 출력에 결합된 제 3 비상보적 제어 단자, 및 상기 제 2 인버터 출력에 결합된 제 3 상보적 제어 단자를 갖는 제 3 전송 게이트;
    제 4 입력 단자, 제 4 출력 단자, 상기 제 2 인버터 출력부에 결합된 제 4 비상보적 제어 단자, 및 상기 제 1 인버터 출력부에 결합된 제 4 상보적 제어 단자를 갖는 제 4 전송 게이트;
    상기 제 1 및 제 4 입력 단자들에 결합된 제 1 전압원;
    상기 제 2 및 제 3 입력 단자들에 결합된 제 2 전압원;
    상기 제 1 및 제 2 출력 단자들에 결합된 입력을 가지며, 비반전 클럭 신호를 제공하기 위한 출력을 더 갖는 제 1 출력 버퍼; 및
    상기 제 3 및 제 4 출력 단자들에 결합된 입력을 가지며, 반전 클럭 신호를 제공하기 위한 출력을 더 갖는 제 2 출력 버퍼;를 포함하는, 컴퓨터 시스템.
  32. 제 30 항에 있어서,
    각 시프트 레지스터 스테이지는,
    제 1 및 제 2 전압 공급들;
    상기 각 명령 비트를 수신하도록 결합된 입력 단자 및 출력 단자를 갖는 제 1 인버터 회로로서, 제 1 및 제 2 공급 단자들을 더 갖는, 상기 제 1 인버터 회로;
    상기 제 1 인버터의 상기 출력 단자에 결합된 입력을 갖고, 출력 단자를 더 갖는 제 1 래치 회로로서, 각각 상기 제 1 및 제 2 전압 공급들에 결합된 상기 제 1 및 제 2 공급 단자들에 응답하여 상기 각 명령 비트를 래치하는, 상기 제 1 래치 회로;
    상기 제 1 래치 회로의 상기 출력 단자에 결합된 입력 단자와, 출력 단자를 갖는 제 2 인버터 회로로서, 제 3 및 제 4 공급 단자들을 더 갖는, 상기 제 2 인버터 회로;
    상기 제 2 인버터 회로의 상기 출력 단자에 결합된 입력을 갖고, 상기 각 명령 비트를 제공하기 위한 출력 단자를 더 갖는 제 2 래치로서, 각각 상기 제 1 및 제 2 전압 공급들에 결합되는 상기 제 3 및 제 4 공급 단자들에 응답하여 상기 각 명령 비트를 래치하는, 상기 제 2 래치; 및
    상기 제 1 전압 공급과, 상기 제 1 및 제 3 공급 단자들 사이에, 그리고 상기 제 2 전압 공급과, 상기 제 2 및 제 4 공급 단자들 사이에 결합된 스위칭 회로로서, 상기 제 1 및 제 2 에지 정렬 상보적 클럭 신호들을 수신하도록 더 결합되고, 상기 제 1 및 제 2 에지 정렬 상보적 클럭 신호들에 응답하여 상기 제 1 및 제 2 인버터들을 상기 제 1 및 제 2 전압 공급들 양자 모두에 선택적으로 결합시키는, 상기 스위칭 회로;를 포함하는, 컴퓨터 시스템.
  33. 데이터 비트 시프팅 방법에 있어서,
    제 1 및 제 2 저-스큐(low-skew) 비상보적 및 상보적 클럭 신호들을 발생시키는 단계;
    상기 제 1 및 제 2 저-스큐 비상보적 및 상보적 클럭 신호들의 각각의 클럭 전이에 응답하여, 상기 데이터를 수신하는 제 2 논리 회로를 제 1 및 제 2 기준 전압들에 결합시키는 단계;
    상기 제 1 논리 회로의 출력에 상기 데이터 비트를 래치하는 단계;
    상기 제 1 및 제 2 저-스큐 비상보적 및 상보적 클럭 신호들의 각각의 전이에 응답하여, 상기 래치된 데이터를 수신하는 제 2 논리 회로를 제 1 및 제 2 기준 전압들에 결합시키는 단계; 및
    상기 제 2 논리 회로의 출력에 상기 데이터 비트를 래치하는 단계;를 포함하는, 데이터 비트 시프팅 방법.
  34. 제 33 항에 있어서,
    상기 발생시키는 단계는,
    선택적으로, 제 1 노드를 제 1 기준 단자에, 그리고 제 2 노드를 제 2 기준 단자에 결합시키고, 상기 제 1 노드를 상기 제 2 기준 단자에, 및 상기 제 2 노드를 상기 제 1 기준 단자에 결합시키는 단계; 및
    상기 제 1 노드에 결합된 제 1 버퍼 회로와, 상기 제 2 노드에 결합된 제 2 버퍼 회로를 트리거링하는(triggering) 단계;를 포함하는, 데이터 비트 시프팅 방법.
  35. 삭제
  36. 제 35 항에 있어서,
    상기 제 1 및 제 2 논리 회로들을 결합시키는 단계는, 상기 제 1 및 제 2 저-스큐 비상보적 및 상보적 클럭 신호들에 응답하여 한 쌍의 스위치들을 닫는 단계를 포함하는, 데이터 비트 시프팅 방법.
  37. 제 36 항에 있어서,
    상기 한 쌍의 스위치들을 닫는 단계는, 하나의 스위치를 나머지 보다 먼저 닫는 것을 포함하는, 데이터 비트 시프팅 방법.
  38. 데이터 비트 시프팅 방법에 있어서,
    상보적 클럭 신호들의 제 1 세트의 상기 클럭 에지들을 정렬하는 단계;
    상보적 클럭 신호들의 제 2 세트의 상기 클럭 에지들을 정렬하는 단계;
    상기 제 1 및 제 2 상보적 클럭 신호들의 클럭 전이들에 응답하여 제 1 및 제 2 공급 단자에 제 1 상보적 스위치 쌍을 결합시키는 단계;
    상보적 클럭 신호들의 상기 제 1 세트의 클럭 전이에 응답하여 제 1 래치 회로에서 상기 데이터 비트를 래치하는 단계;
    상기 제 1 및 제 2 상보적 클럭 신호들의 클럭 전이들에 응답하여 제 1 및 제 2 공급 단자에 제 2 상보적 스위치 쌍을 결합시키는 단계; 및
    상보적 클럭 신호들의 상기 제 2 세트의 클럭 전이에 응답하여 제 2 래치 회로에서 상기 데이터 비트를 래치하는 단계;를 포함하는, 데이터 비트 시프팅 방법.
  39. 제 38 항에 있어서,
    상기 상보적 클럭 신호들의 제 1 및 제 2 세트의 상기 클럭 에지들을 정렬하는 단계는, 입력 클럭 신호의 전이에 응답하여, 선택적으로, 제 1 버퍼 회로를 제 1 기준 전압에, 및 제 2 버퍼 회로를 제 2 기준 전압에 결합시키고, 상기 제 1 버퍼 회로를 상기 제 2 기준 전압에, 및 상기 제 2 버퍼 회로를 상기 제 1 기준 전압에 결합시키는 단계를 포함하는, 데이터 비트 시프팅 방법.
  40. 삭제
  41. 삭제
  42. 이중-에지 트리거식 비트 시프팅 회로에 있어서,
    제 1 및 제 2 단일-대-이중(single-to-dual) 에지 정렬 클럭 발생기들로서, 각각은 각 입력 클럭 신호를 수신하도록 결합되는 입력 단자와, 상기 각 입력 클럭 신호로부터 발생되는 제 1 및 제 2 에지 정렬 상보적 출력 클럭 신호들을 제공하는 출력 단자들을 갖는, 상기 제 1 및 제 2 단일-대-이중 에지 정렬 클럭 발생기들; 및
    상기 제 1 및 제 2 클럭 발생기들의 상기 출력 단자들에 결합되고, 상기 제 1 에지 정렬 상보적 클럭 신호들의 각 클럭 전이에 응답하여 데이터 비트를 래치하도록 적응되는, 적어도 하나의 시프트 레지스터 스테이지로서, 상기 제 2 에지 정렬 상보적 클럭 신호들의 각 클럭 전이에 응답하여 상기 데이터 비트를 제공하도록 적응되는, 상기 적어도 하나의 시프트 레지스터 스테이지;를 포함하며, 상기 시프트 레지스터 스테이지는,
    상기 데이터 비트를 수신하도록 결합된 입력 단자 및 출력 단자를 갖는 제 1 인버터 회로로서, 상기 제 1 인버터는 제 1 및 제 2 공급 단자들을 더 갖는, 상기 제 1 인버터;
    상기 제 1 인버터의 상기 출력 단자에 결합된 입력을 갖으며 출력 단자를 더 갖는 제 1 래치 회로로서, 각각 상기 제 1 및 제 2 전압 공급들에 결합되는 상기 제 1 및 제 2 공급 단자들에 응답하여 상기 데이터 비트를 래치하는, 상기 제 1 래치 회로;
    상기 제 1 래치 회로의 상기 출력 단자에 결합된 입력 단자와, 출력 단자를 갖는 제 2 인버터 회로로서, 제 3 및 제 4 공급 단자들을 더 갖는, 상기 제 2 인버터 회로;
    상기 제 2 인버터 회로의 상기 출력 단자에 결합된 입력을 갖고, 상기 데이터 비트를 제공하기 위한 출력 단자를 더 갖는 제 2 래치로서, 각각 상기 제 1 및 제 2 전압 공급들에 결합된 상기 제 3 및 제 4 공급 단자들에 응답하여 상기 데이터 비트를 래치하는, 상기 제 2 래치; 및
    상기 제 1 전압 공급과, 상기 제 1 및 제 3 공급 단자들 사이에, 그리고 상기 제 2 전압 공급과, 상기 제 2 및 제 4 공급 단자들 사이에 결합된 스위칭 회로로서, 상기 제 1 및 제 2 에지 정렬 상보적 출력 클럭 신호들을 수신하도록 또한 결합되며, 상기 제 1 및 제 2 에지 정렬 상보적 클럭 신호들에 응답하여 상기 제 1 및 제 2 인버터들을 상기 제 1 및 제 2 전압 공급들 양자 모두에 선택적으로 결합시키는, 상기 스위칭 회로;를 포함하는, 이중-에지 트리거식 비트 시프팅 회로.
  43. 제 42 항에 있어서,
    상기 제 1 및 제 2 클럭 발생기는,
    상기 입력 클럭 신호를 수신하도록 결합된 제 1 인버터 입력과, 제 1 인버터 출력을 갖는 제 1 인버터;
    제 1 인버터 출력에 결합된 제 2 인버터 입력과, 제 2 인버터 출력을 갖는 제 2 인버터;
    제 1 입력 단자, 제 1 출력 단자, 제 1 인버터 출력에 결합된 제 1 비상보적 제어 단자, 및 상기 제 2 인버터 출력에 결합된 제 1 상보적 제어 단자를 갖는 제 1 전송 게이트;
    제 2 입력 단자, 제 2 출력 단자, 상기 제 1 인버터 출력에 결합된 제 2 비상보적 제어 단자, 및 상기 제 2 인버터 출력에 결합된 제 2 상보적 제어 단자를 갖는 제 2 전송 게이트;
    제 3 입력 단자, 제 3 출력 단자, 상기 제 1 인버터 출력에 결합된 제 3 비상보적 제어 단자, 및 상기 제 2 인버터 출력에 결합된 제 3 상보적 제어 단자를 갖는 제 3 전송 게이트;
    제 4 입력 단자, 제 4 출력 단자, 상기 제 2 인버터 출력에 결합된 제 4 비상보적 제어 단자, 및 상기 제 1 인버터 출력에 결합된 제 4 상보적 제어 단자를 갖는 제 4 전송 게이트;
    상기 제 1 및 제 4 입력 단자들에 결합된 제 1 전압원;
    상기 제 2 및 제 3 단자들에 결합된 제 2 전압원;
    상기 제 1 및 제 2 출력 단자들에 결합된 입력을 갖고, 비반전된 클럭 신호를 제공하기 위한 출력을 더 갖는 제 1 출력 버퍼; 및
    상기 제 3 및 제 4 출력 단자들에 결합된 입력을 갖고, 반전된 클럭 신호를 제공하기 위한 출력을 더 갖는 제 2 출력 버퍼;를 포함하는, 비트 시프팅 회로.
  44. 제 42 항에 있어서,
    상기 스위칭 회로는,
    상기 제 1 공급 단자와 상기 제 1 전압 공급 사이에 결합된 직렬 접속 스위치들의 제 1 및 제 2 쌍들;
    상기 제 2 공급 단자와 상기 제 2 전압 공급 사이에 결합된 직렬 접속 스위치들의 제 3 및 제 4 쌍들;
    상기 제 3 공급 단자와 상기 제 1 전압 공급 사이에 결합된 직렬 접속 스위치들의 제 5 및 제 6 쌍들; 및
    상기 제 4 공급 단자와 상기 제 2 전압 공급 사이에 결합된 직렬 접속 스위치들의 제 7 및 제 8 쌍들;을 포함하는, 비트 시프팅 회로.
  45. 제 44 항에 있어서,
    상기 직렬 접속 스위치들의 제 1, 제 2, 제 5 및 제 6 쌍들은 한쌍의 직렬 접속 PMOS 트랜지스터들을 포함하고, 상기 직렬 접속 스위치들의 제 3, 제 4, 제 7 및 제 8 쌍들은 한쌍의 직렬 접속 NMOS 트랜지스터들을 포함하는, 비트 시프팅 회로.
  46. 제 42 항에 있어서,
    상기 제 1 및 제 2 래치들은, 각각이 다른 인버터의 입력 단자에 결합된 출력 단자를 갖는 두 개의 인버터를 포함하는, 비트 시프팅 회로.
  47. 제 42 항에 있어서,
    상기 제 2 단일-대-이중 에지 정렬 클럭 발생기에 의해 수신된 상기 각 클럭 신호는, 상기 제 1 단일-대-이중 에지 정렬 클럭 발생기에 의해 수신된 상기 각 클럭 신호의 직교 클럭 신호인, 비트 시프팅 회로.
  48. 이중-에지 트리거식 비트 시프팅 회로에 있어서,
    제 1 및 제 2 단일-대-이중(single-to-dual) 에지 정렬 클럭 발생기들로서, 각각은 각 입력 클럭 신호를 수신하도록 결합되는 입력 단자와 상기 각 입력 클럭 신호로부터 발생되는 제 1 및 제 2 에지 정렬 상보적 출력 클럭 신호들을 제공하는 출력 단자들을 가지며, 상기 제 2 단일-대-이중 에지 정렬 클럭 발생기에 의해 수신되는 클럭 신호는 상기 제 1 단일-대-이중 에지 정렬 클럭 발생기에 의해 수신되는 클럭 신호의 직교 클럭 신호인, 상기 제 1 및 제 2 단일-대-이중 에지 정렬 클럭 발생기들; 및
    상기 제 1 및 제 2 클럭 발생기들의 상기 출력 단자들에 결합되는 적어도 하나의 시프트 레지스터 스테이지로서, 데이터 비트를 수신하기 위해 결합되며 상기 제 1 에지 정렬 상보적 클럭 신호 신호들의 각 클럭 전이에 응답하여 데이터 비트를 래치하도록 동작할 수 있는 입력 단자를 갖고, 상기 제 2 에지 정렬 상보적 클럭 신호들의 각 클럭 전이에 응답하여 상기 데이터 비트를 제공하는 출력 단자를 더 갖는, 상기 적어도 하나의 시프트 레지스터 스테이지;를 포함하는, 이중-에지 트리거식 비트 시프팅 회로.
  49. 제 48 항에 있어서,
    상기 제 1 및 제 2 단일-대-이중 에지 정렬 클럭 발생기들은,
    상기 입력 클럭 신호를 수신하도록 결합된 제 1 인버터 입력과, 제 1 인버터 출력을 갖는 제 1 인버터;
    제 1 인버터 출력에 결합된 제 2 인버터 입력과, 제 2 인버터 출력을 갖는 제 2 인버터;
    제 1 입력 단자, 제 1 출력 단자, 제 1 인버터 출력에 결합된 제 1 비상보적 제어 단자, 및 상기 제 2 인버터 출력에 결합된 제 1 상보적 제어 단자를 갖는 제 1 전송 게이트;
    제 2 입력 단자, 제 2 출력 단자, 상기 제 1 인버터 출력에 결합된 제 2 비상보적 제어 단자, 및 상기 제 2 인버터 출력에 결합된 제 2 상보적 제어 단자를 갖는 제 2 전송 게이트;
    제 3 입력 단자, 제 3 출력 단자, 상기 제 1 인버터 출력에 결합된 제 3 비상보적 제어 단자, 및 상기 제 2 인버터 출력에 결합된 제 3 상보적 제어 단자를 갖는 제 3 전송 게이트;
    제 4 입력 단자, 제 4 출력 단자, 상기 제 2 인버터 출력에 결합된 제 4 비상보적 제어 단자, 및 상기 제 1 인버터 출력에 결합된 제 4 상보적 제어 단자를 갖는 제 4 전송 게이트;
    상기 제 1 및 제 4 입력 단자들에 결합된 제 1 전압원;
    상기 제 2 및 제 3 입력 단자들에 결합된 제 2 전압원;
    상기 제 1 및 제 2 출력 단자들에 결합된 입력을 갖고, 비반전 클럭 신호를 제공하기 위한 출력을 더 갖는 제 1 출력 버퍼; 및
    상기 제 3 및 제 4 출력 단자들에 결합된 입력을 갖고, 반전 클럭 신호를 제공하기 위한 출력을 더 갖는 제 2 출력 버퍼;를 포함하는, 비트 시프팅 회로.
  50. 제 48 항에 있어서,
    상기 적어도 하나의 시프트 레지스터 스테이지는,
    상기 데이터 비트를 수신하도록 결합된 입력 단자 및 출력 단자를 갖는 제 1 인버터 회로로서, 상기 제 1 인버터는 제 1 및 제 2 공급 단자들을 더 갖는, 상기 제 1 인버터;
    상기 제 1 인버터의 상기 출력 단자에 결합된 입력을 갖으며 출력 단자를 더 갖는 제 1 래치 회로로서, 각각 상기 제 1 및 제 2 전압 공급들에 결합되는 상기 제 1 및 제 2 공급 단자들에 응답하여 상기 데이터 비트를 래치하는, 상기 제 1 래치 회로;
    상기 제 1 래치 회로의 상기 출력 단자에 결합된 입력 단자와, 출력 단자를 갖는 제 2 인버터 회로로서, 제 3 및 제 4 공급 단자들을 더 갖는, 상기 제 2 인버터 회로;
    상기 제 2 인버터 회로의 상기 출력 단자에 결합된 입력을 갖고, 상기 데이터 비트를 제공하기 위한 출력 단자를 더 갖는 제 2 래치로서, 각각 상기 제 1 및 제 2 전압 공급들에 결합된 상기 제 3 및 제 4 공급 단자들에 응답하여 상기 데이터 비트를 래치하는, 상기 제 2 래치; 및
    상기 제 1 전압 공급과, 상기 제 1 및 제 3 공급 단자들 사이에, 그리고 상기 제 2 전압 공급과, 상기 제 2 및 제 4 공급 단자들 사이에 결합된 스위칭 회로로서, 상기 제 1 및 제 2 에지 정렬 상보적 출력 클럭 신호들을 수신하도록 또한 결합되며, 상기 제 1 및 제 2 에지 정렬 상보적 클럭 신호들에 응답하여 상기 제 1 및 제 2 인버터들을 상기 제 1 및 제 2 전압 공급들 양자 모두에 선택적으로 결합시키는, 상기 스위칭 회로;를 포함하는, 비트 시프팅 회로.
  51. 제 50 항에 있어서,
    상기 스위칭 회로는,
    상기 제 1 공급 단자와 상기 제 1 전압 공급 사이에 결합된 직렬 접속 스위치들의 제 1 및 제 2 쌍들;
    상기 제 2 공급 단자와 상기 제 2 전압 공급 사이에 결합된 직렬 접속 스위치들의 제 3 및 제 4 쌍들;
    상기 제 3 공급 단자와 상기 제 1 전압 공급 사이에 결합된 직렬 접속 스위치들의 제 5 및 제 6 쌍들; 및
    상기 제 4 공급 단자와 상기 제 2 전압 공급 사이에 결합된 직렬 접속 스위치들의 제 7 및 제 8 쌍들;을 포함하는, 비트 시프팅 회로.
  52. 제 51 항에 있어서,
    상기 직렬 접속 스위치들의 제 1, 제 2, 제 5 및 제 6 쌍들은 한쌍의 직렬 접속 PMOS 트랜지스터들을 포함하고, 상기 직렬 접속 스위치들의 제 3, 제 4, 제 7 및 제 8 쌍들은 한쌍의 직렬 접속 NMOS 트랜지스터들을 포함하는, 비트 시프팅 회로.
  53. 제 50 항에 있어서,
    상기 제 1 및 제 2 래치들은, 각각이 다른 인버터의 입력 단자에 결합된 출력 단자를 갖는 두 개의 인버터를 포함하는, 비트 시프팅 회로.
  54. 조정형 이중-에지 트리거식 비트 시프팅 회로에 있어서,
    각각이 단일의 각 클럭 신호를 수신하고 상기 각 클럭 신호로부터 발생되는 제 1 및 제 2 비상보적 및 상보적 클럭 신호들을 제공하기 위해 적응되는, 제 1 및 제 2 클럭 회로들을 포함하며, 각각의 클럭 회로는,
    입력 클럭 신호를 수신하도록 결합된 제 1 인버터 입력과, 제 1 인버터 출력을 갖는 제 1 인버터;
    제 1 인버터 출력에 결합된 제 2 인버터 입력과, 제 2 인버터 출력을 갖는 제 2 인버터;
    제 1 입력 단자, 제 1 출력 단자, 제 1 인버터 출력에 결합된 제 1 비상보적 제어 단자, 및 상기 제 2 인버터 출력에 결합된 제 1 상보적 제어 단자를 갖는 제 1 전송 게이트;
    제 2 입력 단자, 제 2 출력 단자, 상기 제 1 인버터 출력에 결합된 제 2 비상보적 제어 단자, 및 상기 제 2 인버터 출력에 결합된 제 2 상보적 제어 단자를 갖는 제 2 전송 게이트;
    제 3 입력 단자, 제 3 출력 단자, 상기 제 1 인버터 출력에 결합된 제 3 비상보적 제어 단자, 및 상기 제 2 인버터 출력에 결합된 제 3 상보적 제어 단자를 갖는 제 3 전송 게이트;
    제 4 입력 단자, 제 4 출력 단자, 상기 제 2 인버터 출력에 결합된 제 4 비상보적 제어 단자, 및 상기 제 1 인버터 출력에 결합된 제 4 상보적 제어 단자를 갖는 제 4 전송 게이트;
    상기 제 1 및 제 4 입력 단자들에 결합된 제 1 전압원;
    상기 제 2 및 제 3 입력 단자들에 결합된 제 2 전압원;
    상기 제 1 및 제 2 출력 단자들에 결합된 입력을 가지며, 비반전 클럭 신호를 제공하기 위한 출력을 더 갖는 제 1 출력 버퍼;
    상기 제 3 및 제 4 출력 단자들에 결합된 입력을 가지며, 반전 클럭 신호를 제공하기 위한 출력을 더 갖는 제 2 출력 버퍼; 및
    입력 및 출력 단자들을 가지며, 상기 입력 및 출력 단자들 사이에 직렬로 결합된 복수의 시프트 레지스터 스테이지를 더 갖는, 시프트 레지스터로서, 각각의 시프트 레지스터 스테이지는 입력 및 출력 단자들을 가지며 제 1 및 제 2 비상보적 및 상보적 클럭 신호들에 응답하여 입력 비트를 상기 입력 단자로부터 상기 출력 단자로 시프팅하는, 상기 시프트 레지스터;를 포함하는, 조정형 이중-에지 비트 시프팅 회로.
  55. 제 54 항에 있어서,
    각각의 시프트 레지스터 스테이지는,
    데이터 비트를 수신하도록 결합된 제 1 래치 스테이지로서, 상기 제 1 및 제 2 비상보적 및 상보적 클럭 신호들의 제 1 미리정해진 논리 관계에 응답하여 상기 데이터 비트를 래치하는, 상기 제 1 래치 스테이지; 및
    상기 제1 래치 스테이지로부터 상기 데이터 비트를 수신하도록 결합된 제 2 래치 스테이지로서, 상기 제 1 및 제 2 비상보적 및 상보적 클럭 신호들의 제 2 미리정해진 논리 관계에 응답하여 상기 데이터 비트를 래치하는, 상기 제 2 래치 스테이지;를 포함하며,
    상기 데이터 비트는, 상기 제 1 및 제 2 비상보적 및 상보적 클럭 신호들의 상기 미리정해진 논리 관계가 변화할 때, 상기 제 1 래치 스테이지로부터 상기 제 2 래치 스테이지로 시프트되는, 비트 시프팅 회로.
  56. 제 54 항에 있어서,
    상기 제 1 및 제 2 래치 스테이지들은,
    상기 데이터 비트를 수신하도록 결합된 입력 단자와, 출력 단자를 갖는 인버터로서, 상기 인버터는 제 1 및 제 2 공급 단자들을 더 갖는, 상기 인버터;
    상기 인버터의 상기 제 1 공급 단자와 제 1 기준 단자 사이에 결합되고, 상기 제 1 및 제 2 비상보적 및 상보적 클럭 신호들을 수신하도록 결합된 제어 단자들을 갖는, 직렬 접속된 제 1 및 제 2 쌍들의 스위치들;
    상기 인버터의 상기 제 2 공급 단자와 제 2 기준 단자 사이에 결합되고, 상기 제 1 및 제 2 비상보적 및 상보적 클럭 신호들을 수신하도록 결합된 제어 단자들을 갖는, 직렬 접속된 제 3 및 제 4 쌍들의 스위치들; 및
    상기 직렬 접속 스위치들의 제 1 또는 제 2 쌍들 중 하나와 제 3 또는 제 4 쌍들 중 하나가 동시에 도전 상태가 될 때, 활성화되는 상기 인버터에 응답하여, 상기 데이터 비트를 래치하도록 상기 인버터의 상기 출력에 결합된 래치;를 포함하는, 비트 시프팅 회로.
  57. 제 56 항에 있어서,
    상기 제 1, 제 2, 제 3 및 제 4 전송 게이트들은 상기 입력과 출력 사이에 병렬로 결합된 제 1 및 제 2 스위치들을 포함하고, 상기 제 1 스위치는 상기 비상보적 제어 단자에 결합된 게이트 단자를 갖고, 상기 제 2 스위치는 상기 상보적 제어 단자에 결합된 게이트 단자를 갖는, 비트 시프팅 회로.
  58. 제 54 항에 있어서,
    상기 제 2 클럭 회로에 의해 수신된 상기 각각의 클럭 신호는, 상기 제 1 클럭 회로에 의해 수신된 상기 각각의 클럭 신호의 직교 클럭 신호인, 비트 시프팅 회로.
  59. 이중-에지 트리거식 비트 시프팅 회로에 있어서,
    제 1 클럭 신호를 수신하도록 결합된 제 1 클럭 회로와 제 2 클럭 신호를 수신하도록 결합된 제 2 클럭 회로를 갖는 클럭 발생기로서, 각 클럭 회로는 각각 비상보적 및 상보적 클럭 신호들을 제공하기 위해 적응되며, 각 클럭 회로는 상기 각 클럭 회로에 의해 수신된 상기 각 클럭 신호의 제 1 및 제 2 상태들에 응답하여 상기 제 1 출력 단자를 제 1 및 제 2 기준 전압들에 선택적으로 결합시키는 제 1 스위치를 더 갖고, 상기 각 클럭 회로에 의해 수신된 상기 각 클럭 신호의 상기 제 1 및 제 2 상태들에 응답하여 상기 제 2 출력 단자를 상기 제 2 및 제 1 기준 전압들에 선택적으로 결합시키는 제 2 스위치를 더 갖는, 상기 클럭 발생기; 각 클럭 회로는,
    각 클럭 신호를 수신하도록 결합된 입력을 갖고, 출력을 더 갖는 제 1 인버터;
    상기 제 1 인버터의 출력에 결합된 입력을 갖고, 출력을 더 갖는 제 2 인버터;
    제 1, 제 2, 제 3, 및 제 4 전송 게이트들로서, 각 전송 게이트는 입력과 출력 단자 사이에 병렬로 결합된 제 1 및 제 2 스위치들을 포함하며, 제 1 스위치는 제 1 게이트 단자를 갖고 제 2 스위치는 제 2 게이트 단자를 가지며, 상기 제 1 및 제 4 전송 게이트들의 입력 단자는 제 1 기준 단자에 결합되고, 상기 제 2 및 제 3 전송 게이트들의 상기 입력 단자는 제 2 기준 단자에 결합되는, 상기 제 1, 제 2, 제 3, 및 제 4 전송 게이트들;
    상기 제 1 및 제 3 전송 게이트들의 상기 제 1 게이트 단자들에 결합되고, 상기 제 2 및 제 4 전송 게이트들의 상기 제 2 게이트 단자들에 결합되는, 상기 제 1 인버터의 출력;
    상기 제 2 및 제 4 전송 게이트들의 상기 제 1 게이트 단자들에 결합되고, 상기 제 1 및 제 3 전송 게이트들의 상기 제 2 게이트 단자들에 결합되는, 상기 제 2 인버터의 출력;
    상기 제 1 및 제 2 전송 게이트들의 상기 출력 단자에 결합된 입력을 갖고, 상기 비상보적 클럭 신호를 제공하기 위한 출력 단자를 더 갖는 제 1 출력 버퍼; 및
    상기 제 3 및 제 4 전송 게이트들의 상기 출력 단자에 결합된 입력을 갖고, 상기 상보적 클럭 신호를 제공하기 위한 출력 단자를 더 갖는 제 2 출력 버퍼;를 포함하며,
    상기 제 1 및 제 2 클럭 발생기들의 상기 출력 단자들에 결합되고, 제1 미리정해진 관계를 갖는 상기 제 1 및 제 2 클럭 신호들에 응답하여 입력 비트를 수신하도록 결합된 입력 단자와, 제 2 미리정해진 관계를 갖는 상기 제 1 및 제 2 클럭 신호들에 응답하여 출력 비트를 제공하는 출력 단자를 더 갖는, 시프트 레지스터;를 포함하는, 비트 시프팅 회로.
  60. 제 59 항에 있어서,
    상기 시프트 레지스터는 상기 입력 및 출력 단자들 사이에 직렬로 결합된 복수의 시프트 레지스터 스테이지를 포함하고, 각각의 시프트 레지스터 스테이지는 입력 및 출력 단자들을 가지며, 제 1 및 제 2 비상보적 및 상보적 클럭 신호들에 응답하여 입력 비트를 상기 입력 단자로부터 상기 출력 단자로 시프팅하도록 적응되는, 비트 시프팅 회로.
  61. 제 60 항에 있어서,
    각각의 시프트 레지스터 스테이지는,
    데이터 비트를 수신하도록 결합된 제 1 래치 스테이지로서, 상기 제 1 및 제 2 비상보적 및 상보적 클럭 신호들의 제 1 미리정해진 논리 관계에 응답하여 상기 데이터 비트를 래치하는, 상기 제 1 래치 스테이지; 및
    상기 제1 래치 스테이지로부터 상기 데이터 비트를 수신하도록 결합된 제 2 래치 스테이지로서, 상기 제 1 및 제 2 비상보적 및 상보적 클럭 신호들의 제 2 미리정해진 논리 관계에 응답하여 상기 데이터 비트를 래치하는, 상기 제 2 래치 스테이지;를 포함하며,
    상기 데이터 비트는, 상기 제 1 및 제 2 비상보적 및 상보적 클럭 신호들의 상기 미리정해진 논리 관계가 변화할 때, 상기 제 1 래치 스테이지로부터 상기 제 2 래치 스테이지로 시프트되는, 비트 시프팅 회로.
  62. 제 61 항에 있어서,
    상기 제 1 및 제 2 래치 스테이지는,
    상기 데이터 비트를 수신하도록 결합된 입력 단자와, 출력 단자를 갖는 인버터로서, 상기 인버터는 제 1 및 제 2 공급 단자들을 더 갖는, 상기 인버터;
    상기 인버터의 상기 제 1 공급 단자와 제 1 기준 단자 사이에 결합되고, 상기 제 1 및 제 2 비상보적 및 상보적 클럭 신호들을 수신하도록 또한 결합되는 제 1 스위칭 회로로서, 상기 제 1 및 제 2 비상보적 및 상보적 클럭 신호들의 상기 미리정해진 논리 관계에 응답하여 상기 제 1 기준 단자를 상기 제 1 공급 단자에 결합시키는, 상기 제 1 스위칭 회로;
    상기 인버터의 상기 제 2 공급 단자와 제 2 기준 단자 사이에 결합되고, 상기 제 1 및 제 2 비상보적 및 상보적 클럭 신호들을 수신하도록 또한 결합되는 제 2 스위칭 회로로서, 상기 제 1 및 제 2 비상보적 및 상보적 클럭 신호들의 상기 미리정해진 논리 관계에 응답하여 상기 제 2 공급 단자를 상기 제 2 기준 단자에 결합시키는, 상기 제 2 스위칭 회로; 및
    상기 인버터의 상기 제 2 공급 단자와 제 2 기준 단자 사이에 결합되고, 상기 제 1 및 제 2 비상보적 및 상보적 클럭 신호들을 수신하도록 결합된 제어 단자들을 갖는, 직렬 접속된 제 3 및 제 4 쌍들의 스위치들; 및
    상기 제 1 및 제 2 스위칭 회로들을 통해 상기 제 1 및 제 2 기준 단자들에 각각 결합되는 상기 인버터의 상기 제 1 및 제 2 공급 단자들에 응답하여, 상기 데이터 비트를 래치하도록 상기 인버터의 상기 출력에 결합된 래치 회로;를 포함하는, 비트 시프팅 회로.
  63. 제 62 항에 있어서,
    상기 제 1 스위칭 회로는, 직렬 접속된 제 1 및 제 2 쌍들의 스위치들을 포함하고, 각 쌍은 상기 제 1 기준 단자와 상기 제 1 공급 단자 사이에서 결합되고, 각각의 스위치는 상기 클럭 발생기로부터 각각의 클럭 신호를 수신하도록 결합되는 제어 단자를 갖는, 비트 시프팅 회로.
  64. 제 63 항에 있어서,
    상기 제 1 스위칭 회로의 상기 제 1 및 제 2 쌍들의 스위치들은 PMOS 트랜지스터들을 포함하고, 상기 제 2 스위칭 회로의 상기 제 1 및 제 2 쌍들의 스위치들은 NMOS 트랜지스터들을 포함하는, 비트 시프팅 회로.
  65. 제 62 항에 있어서,
    상기 래치 회로는 다른 인버터의 입력 단자에 결합된 출력 단자를 각각 갖는 두개의 인버터들을 포함하는, 비트 시프팅 회로.
  66. 제 59 항에 있어서,
    상기 제 2 클럭 신호는, 상기 제 1 클럭 신호의 직교 클럭 신호인, 비트 시프팅 회로.
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