KR20030012892A - 균형화된 이중-에지 트리거식 데이터 비트 이동 회로 및방법 - Google Patents
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Abstract
Description
Claims (41)
- 이중-에지 트리거식 비트 이동 회로에 있어서,제 1 클럭 신호를 수신하도록 연결된 제 1 클럭 회로와, 제 2 클럭 신호를 수신하도록 연결된 제 2 클럭 회로를 갖는 클럭 발생기로서, 각 클럭 회로는 각각 비상보적 및 상보적 클럭 신호들을 제공하기 위해 제 1 및 제 2 출력 단자들을 갖고, 각 클럭 회로는 상기 각 클럭 회로에 의해 수신된 상기 각 클럭 신호의 제 1 및 제 2 상태들에 응답하여 상기 제 1 출력 단자를 제 1 및 제 2 기준 전압들에 교번적으로 연결시키는 제 1 스위치를 추가로 갖고, 상기 각 클럭 회로에 의해 수신된 상기 각 클럭 신호의 상기 제 1 및 제 2 상태들에 응답하여 상기 제 2 및 제 1 기준 전압들에 상기 제 2 출력 단자를 교번적으로 연결시키는 제 2 스위치를 추가로 갖는, 상기 클럭 발생기와;상기 제 1 및 제 2 클럭 발생기들의 상기 출력 단자들에 연결되어, 제 1 사전설정된 관계를 갖는 상기 제 1 및 제 2 클럭 신호들에 응답하여 입력 비트를 수신하도록 연결된 입력 단자와, 제 2 사전설정된 관계를 갖는 상기 제 1 및 제 2 클럭 신호들에 응답하여 출력 비트를 제공하기 위한 출력 단자를 추가로 갖는, 상기 시프트 레지스터를 포함하는, 이중-에지 트리거식 비트 이동 회로.
- 제 1 항에 있어서, 상기 시프트 레지스터는 상기 시프트 레지스터의 상기 입력 및 출력 단자들 사이에 직렬로 연결된 복수의 시프트 레지스터 스테이지들을 포함하고, 각 시프트 레지스터 스테이지는 입력 및 출력 단자들을 가지며, 상기 클럭 발생기로부터의 상기 제 1 및 제 2 비상보적 및 상보적 클럭 신호들에 응답하여 상기 입력 단자로부터 상기 출력 단자로 상기 입력 비트를 이동시키도록 적용되는, 비트 이동 회로.
- 제 2 항에 있어서, 각 시프트 레지스터 스테이지는:데이터 비트를 수신하도록 연결되어, 제 1 사전설정된 논리 관계를 갖는 상기 제 1 및 제 2 비상보적 및 상보적 클럭 신호들에 응답하여 상기 데이터 비트를 래칭하는 제 1 래치 스테이지와;상기 제 1 래치 스테이지로부터 상기 데이터 비트를 수신하도록 연결되어, 제 2 사전설정된 논리 관계를 갖는 상기 제 1 및 제 2 비상보적 및 상보적 클럭 신호들에 응답하여 상기 데이터 비트를 래칭하는 제 2 래치 스테이지를 포함하고,그에 의해, 상기 제 1 및 제 2 비상보적 및 상보적 클럭 신호들의 상기 사전설정된 논리 관계가 변화할 때, 상기 데이터 비트가 상기 제 1 래치 스테이지로부터 상기 제 2 래치 스테이지로 이동되는, 비트 이동 회로.
- 제 3 항에 있어서, 상기 제 1 및 제 2 래치 스테이지들은:상기 데이터 비트를 수신하도록 연결된 입력 단자와, 출력 단자를 갖고, 제 1 및 제 2 공급 단자들을 추가로 갖는 인버터와;상기 인버터의 제 1 기준 단자와 제 1 공급 단자 사이에 연결되고, 상기 제1 및 제 2 비상보적 및 상보적 클럭 신호들을 수신하도록 추가로 연결되며, 상기 제 1 및 제 2 비상보적 및 상보적 클럭 신호들의 상기 사전설정된 논리 관계에 응답하여 상기 제 1 기준 단자를 상기 제 1 공급 단자에 연결시키는 제 1 스위칭 회로와;상기 인버터의 상기 제 2 공급 단자와 제 2 기준 단자 사이에 연결되고, 상기 제 1 및 제 2 비상보적 및 상보적 클럭 신호들을 수신하도록 추가로 연결되며, 상기 제 1 및 제 2 비상보적 및 상보적 클럭 신호들의 상기 사전설정된 논리 관계에 응답하여 제 2 공급 단자를 상기 제 2 기준 단자에 연결시키는 제 2 스위칭 회로와;상기 제 1 및 제 2 스위칭 회로들을 통해 상기 제 1 및 제 2 기준 단자들에 각각 연결되어 있는 상기 인버터의 상기 제 1 및 제 2 공급 단자들에 응답하여 상기 데이터 비트를 래치시키도록 상기 인버터의 상기 출력에 연결된 래치 회로를 포함하는, 비트 이동 회로.
- 제 4 항에 있어서, 상기 제 1 스위칭 회로는 직렬 접속 스위치들의 제 1 및 제 2 쌍들을 포함하고, 각 쌍은 상기 제 1 기준 단자와 상기 제 1 공급 단자 사이에 연결되고, 각 스위치는 상기 클럭 발생기로부터 각 클럭 신호를 수신하도록 연결된 제어 단자를 구비하고,상기 제 2 스위칭 회로는 직렬 접속 스위치들의 제 1 및 제 2 쌍들을 포함하고, 각 쌍은 상기 제 2 기준 단자와 상기 제 2 공급 단자 사이에 연결되고, 각 스위치는 상기 클럭 발생기로부터 각 클럭 신호를 수신하도록 연결된 제어 단자를 구비하는, 비트 이동 회로.
- 제 5 항에 있어서, 상기 제 1 스위칭 회로의 스위치들의 상기 제 1 및 제 2 쌍들은 PMOS 트랜지스터들을 포함하고, 상기 제 2 스위칭 회로의 스위치들의 상기 제 1 및 제 2 쌍들은 NMOS 트랜지스터들을 포함하는, 비트 이동 회로.
- 제 4 항에 있어서, 상기 래치 회로는 다른 인버터의 상기 입력 단자에 연결된 출력 단자를 각각 갖는 두 개의 인버터들을 포함하는, 비트 이동 회로.
- 제 1 항에 있어서, 상기 제 1 및 제 2 클럭 회로들은:각 클럭 신호를 수신하도록 연결된 입력부를 갖고, 출력부를 추가로 갖는 제 1 인버터와;상기 제 1 인버터의 출력부에 연결된 입력부를 갖고, 출력부를 추가로 갖는 제 2 인버터와;각각 입력 및 출력 단자를 갖고, 각 비상보적 및 상보적 제어 단자를 추가로 갖는 제 1, 제 2, 제 3 및 제 4 전송 게이트들로서,상기 제 1 및 제 4 전송 게이트들의 상기 입력 단자는 제 1 기준 단자에 연결되고, 상기 제 2 및 제 3 전송 게이트들의 상기 입력 단자는 제 2 기준 단자에 연결되고,상기 제 1 인버터의 상기 출력부는 상기 제 1 및 제 3 전송 게이트들의 상기 비상보적 제어 단자들과, 상기 제 2 및 제 4 전송 게이트들의 상기 상보적 제어 단자들에 연결되고,상기 제 2 인버터의 상기 출력부는 상기 제 2 및 제 4 전송 게이트들의 비상보적 제어 단자들과, 상기 제 1 및 제 3 전송 게이트들의 상기 상보적 제어 단자들에 연결되는, 상기 전송 게이트와;상기 제 1 및 제 2 전송 게이트들의 상기 출력 단자에 연결된 입력부와, 상기 비상보적 클럭 신호를 제공하기 위한 출력 단자를 추가로 갖는 제 1 출력 버퍼와;상기 제 3 및 제 4 전송 게이트들의 상기 출력 단자에 연결된 입력부와, 상기 상보적 클럭 신호를 제공하기 위한 출력 단자를 추가로 갖는 제 2 출력 버퍼를 포함하는, 비트 이동 회로.
- 제 8 항에 있어서, 상기 제 1, 제 2, 제 3 및 제 4 전송 게이트들은 상기 입력부와 출력부 사이에 병렬로 연결된 제 1 및 제 2 스위치들을 포함하고, 상기 제 1 스위치는 상기 비상보적 제어 단자에 연결된 게이트 단자를 갖고, 상기 제 2 스위치는 상기 상보적 제어 단자에 연결된 게이트 단자를 갖는, 비트 이동 회로.
- 제 1 항에 있어서, 상기 제 2 클럭 신호는 상기 제 1 클럭 신호의 구적 클럭 신호인, 비트 이동 회로.
- 균형화된 이중-에지 트리거식 비트 이동 회로에 있어서:단일의 각 클럭 신호를 수신하도록 각각 연결되며, 비상보적 및 상보적 출력 단자들이 상기 각 클럭 신호로부터 각각 생성된, 제 1 및 제 2 비상보적 및 상보적 클럭 신호들을 제공하도록 연결된 제 1 및 제 2 클럭 회로들과;입력 및 출력 단자들을 갖고, 상기 입력 및 출력 단자들 사이에 직렬로 연결된 복수의 시프트 레지스터 스테이지들을 추가로 갖는 시프트 레지스트로서, 각 시프트 레지스트 스테이지는 각각 입력 및 출력 단자들을 갖고, 상기 제 1 및 제 2 비상보적 및 상보적 클럭 신호들에 응답하여 상기 입력 단자로부터 상기 출력 단자로 입력 비트를 이동시키는 상기 시프트 레지스터를 포함하는, 균형화된 이중-에지 트리거식 비트 이동 회로.
- 제 11 항에 있어서, 각 시프트 레지스터 스테이지는:데이터 비트를 수신하도록 연결되고, 상기 제 1 및 제 2 비상보적 및 상보적 클럭 신호들에 응답하여 상기 데이터 비트를 래칭하는 제 1 래치 스테이지와;상기 제 1 래치 스테이지로부터 상기 데이터 비트를 수신하도록 연결되며, 상기 제 1 및 제 2 비상보적 및 상보적 클럭 신호들의 제 2 논리 관계에 응답하여 상기 데이터 비트를 래칭하는 제 2 래치 스테이지를 포함하고,상기 데이터 비트는 상기 제 1 및 제 2 비상보적 및 상보적 클럭 신호들의 상기 논리 관계가 변화할 때, 상기 제 1 래치 스테이지로부터 상기 제 2 래치 스테이지를 이동되는, 비트 이동 회로.
- 제 12 항에 있어서, 상기 제 1 및 제 2 래치 스테이지들은:상기 데이터 비트에 연결된 입력 단자와, 출력 단자를 갖고, 제 1 및 제 2 공급 단자들을 추가로 갖는 인버터와;상기 인버터의 상기 제 1 공급 단자와 제 1 기준 단자 사이에 연결되고, 상기 제 1 및 제 2 비상보적 및 상보적 클럭 신호들을 수신하도록 연결된 제어 단자들을 갖는, 직렬 접속 스위치들의 제 1 및 제 2 쌍들과;상기 인버터의 상기 제 2 공급 단자와 제 2 기준 단자 사이에 연결되고, 상기 제 1 및 제 2 비상보적 및 상보적 클럭 신호들을 수신하도록 연결된 제어 단자들을 갖는, 직렬 접속 스위치들의 제 3 및 제 4 쌍들과;상기 직렬 접속 스위치들의 제 1 또는 제 2 쌍들 중 하나와 제 3 또는 제 4 쌍들 중 하나가 동시에 도전 상태가 될 때, 활성화된 상기 인버터에 응답하여 상기 데이터 비트를 래치하도록 상기 인버터의 상기 출력부에 연결된 래치를 포함하는, 비트 이동 회로.
- 제 11 항에 있어서, 상기 제 1 및 제 2 클럭 회로들은:상기 입력 클럭 신호를 수신하도록 연결된 제 1 인버터 입력부와, 제 1 인버터 출력부를 갖는 제 1 인버터와;제 1 인버터 출력부에 연결된 제 2 인버터 입력부와 제 2 인버터 출력부를갖는 제 2 인버터와;제 1 입력 단자, 제 1 출력 단자, 제 1 인버터 출력부에 연결된 제 1 비상보적 제어 단자 및 상기 제 2 인버터 출력부에 연결된 제 1 상보적 제어 단자를 갖는 제 1 전송 게이트와;제 2 입력 단자, 제 2 출력 단자, 상기 제 1 인버터 출력에 연결된 제 2 비상보적 제어 단자와, 상기 제 2 인버터 출력에 연결된 제 2 상보적 제어 단자를 갖는 제 2 전송 게이트와;제 3 입력 단자와, 제 3 출력 단자와, 상기 제 1 인버터 출력에 연결된 제 3 비상보적 제어 단자와, 상기 제 2 인버터 출력에 연결된 제 3 상보적 제어 단자를 갖는 제 3 전송 게이트와;제 4 입력 단자와, 제 4 출력 단자와, 상기 제 2 인버터 출력부에 연결된 제 4 비상보적 제어 단자와, 상기 제 1 인버터 출력부에 연결된 제 4 상보적 제어 단자를 갖는 제 4 전송 게이트와;상기 제 1 및 제 4 입력 단자들에 연결된 제 1 전원과;상기 제 2 및 제 3 입력 단자들에 연결된 제 2 전원과;상기 제 1 및 제 2 출력 단자들에 연결된 입력부를 가지며, 비반전 클럭 신호를 제공하기 위한 출력부를 추가로 갖는 제 1 출력 버퍼와;상기 제 3 및 제 4 출력 단자들에 연결된 입력부를 가지며, 반전 클럭 신호를 제공하기 위한 출력부를 추가로 갖는 제 2 출력 버퍼를 포함하는, 비트 이동 회로.
- 제 14 항에 있어서, 상기 제 1, 제 2, 제 3 및 제 4 전송 게이트들은 상기 입력부와 출력부 사이에 병렬로 연결된 제 1 및 제 2 스위치들을 포함하고, 상기 제 1 스위치는 상기 비상보적 제어 단자에 연결된 게이트 단자를 갖고, 상기 제 2 스위치는 상기 상보적 제어 단자에 연결된 게이트 단자를 갖는 비트 이동 회로.
- 제 11 항에 있어서, 상기 제 2 클럭 회로에 의해 수신된 상기 각 클럭 신호는 상기 제 1 클럭 회로에 의해 수신된 상기 각 클럭 신호의 구적 클럭 신호인, 비트 이동 회로.
- 이중-에지 트리거식 비트 이동 회로에 있어서:각 입력 클럭 신호를 수신하도록 연결된 입력 단자와, 상기 각 입력 클럭 신호로부터 생성된 제 1 및 제 2 에지 정렬 상보적 출력 클럭 신호들을 제공하도록 연결된 출력 단자들을 각각 갖는 제 1 및 제 2 단일-대-이중 에지 정렬 발생기들과;데이터 비트를 수신하도록 연결되어 상기 제 1 에지 정렬 상보적 클럭 신호들의 각 클럭 전환에 응답하여 상기 데이터 비트를 래치하도록 동작할 수 있도록 연결된 입력 단자를 갖고, 상기 제 2 에지 정렬 상보적 클럭 신호들의 각 클럭 전환에 응답하여 상기 데이터 비트를 제공하도록 연결된 출력 단자를 추가로 갖는, 상기 제 1 및 제 2 클럭 발생기들의 상기 출력 단자들에 연결된 적어도 하나의 시프트 레지스터 스테이지를 포함하는, 이중-에지 트리거식 비트 이동 회로.
- 제 17 항에 있어서, 상기 제 1 및 제 2 단일-대-이중 에지 정렬 클럭 발생기들에 있어서:상기 입력 클럭 신호를 수신하도록 연결된 제 1 인버터 입력부와, 제 1 인버터 출력부를 갖는 제 1 인버터와;제 1 인버터 출력부에 연결된 제 2 인버터 입력부와, 제 2 인버터 출력부를 갖는 제 2 인버터와;제 1 입력 단자, 제 1 출력 단자, 제 1 인버터 출력부에 연결된 제 1 비상보적 제어 단자 및 상기 제 2 인버터 출력부에 연결된 제 1 상보적 제어 단자를 갖는 제 1 전송 게이트와;제 2 입력 단자, 제 2 출력 단자, 상기 제 1 인버터 출력부에 연결된 제 2 비상보적 제어 단자, 및 상기 제 2 인버터 출력부에 연결된 제 2 상보적 제어 단자를 갖는 제 2 전송 게이트와;제 3 입력 단자, 제 3 출력 단자, 상기 제 1 인버터 출력부에 연결된 제 3 비상보적 제어 단자 및 상기 제 2 인버터 출력부에 연결된 제 3 상보적 제어 단자를 갖는 제 3 전송 게이트와;제 4 입력 단자, 제 4 출력 단자, 상기 제 2 인버터 출력부에 연결된 제 4 비상보적 제어 단자 및 상기 제 1 인버터 출력부에 연결된 제 4 상보적 제어 단자를 갖는 제 4 전송 게이트와;상기 제 1 및 제 4 입력 단자들에 연결된 제 1 전원과;상기 제 2 및 제 3 입력 단자들에 연결된 제 2 전원과;상기 제 1 및 제 2 출력 단자들에 연결된 입력부를 갖고, 비반전 클럭 신호를 제공하기 위한 출력부를 추가로 갖는 제 1 출력 버퍼와;상기 제 3 및 제 4 출력 단자들에 연결된 입력부를 갖고, 반전 클럭 신호를 제공하기 위한 출력부를 추가로 갖는 제 2 출력 버퍼를 포함하는, 비트 이동 회로.
- 제 17 항에 있어서, 상기 적어도 하나의 시프트 레지스터 스테이지는:제 1 및 제 2 전압 공급부들과;상기 데이터 비트를 수신하도록 연결된 입력 단자 및 출력 단자를 가지며, 제 1 및 제 2 공급 단자들을 추가로 갖는 제 1 인버터와;상기 제 1 인버터의 상기 출력 단자에 연결된 입력부와, 출력 단자를 추가로 가지며, 각각 상기 제 1 및 제 2 전압 공급부들에 연결된 제 1 및 제 2 공급 단자들에 응답하여 상기 데이터 비트를 래칭하는 제 1 래치 회로와;상기 제 1 래치 회로의 상기 출력 단자에 연결된 입력 단자와, 출력 단자를 가지며, 제 3 및 제 4 공급 단자들을 추가로 갖는 제 2 인버터 회로와;상기 제 2 인버터 회로의 상기 출력 단자에 연결된 입력부를 갖고, 상기 데이터 비트를 제공하기 위한 출력 단자를 추가로 가지며, 각각 상기 제 1 및 제 2 전압 공급부들에 연결된 상기 제 3 및 제 4 공급 단자들에 응답하여 상기 데이터 비트를 래치하는 제 2 래치와;상기 제 1 전압 공급부와 상기 제 1 및 제 3 공급 단자들 사이에, 그리고, 상기 제 2 전압 공급부와 상기 제 2 및 제 4 공급 단자들 사이에 연결되어 있고, 상기 제 1 및 제 2 에지 정렬 상보적 출력 클럭 신호들을 수신하도록 추가로 연결되며, 상기 제 1 및 제 2 에지 정렬 상보적 클럭 신호들에 응답하여 상기 제 1 및 제 2 인버터들을 상기 제 1 및 제 2 전압 공급부들 양자 모두에 교번적으로 연결시키는 상기 스위칭 회로를 포함하는, 비트 이동 회로.
- 제 19 항에 있어서, 상기 스위칭 회로는:상기 제 1 공급 단자와 상기 제 1 전압 공급부 사이에 연결된 직렬 접속 스위치들의 제 1 및 제 2 쌍들과;상기 제 2 공급 단자와 상기 제 2 전압 공급부 사이에 연결된 직렬 접속 스위치들의 제 3 및 제 4 쌍들과;상기 제 3 공급 단자와 상기 제 1 전압 공급부 사이에 연결된 직렬 접속 스위치들의 제 5 및 제 6 쌍들과;상기 제 4 공급 단자와 상기 제 2 전압 공급부 사이에 연결된 직렬 접속 스위치들의 제 7 및 제 8 쌍들을 포함하는, 비트 이동 회로.
- 제 20 항에 있어서, 상기 직렬 접속 스위치들의 제 1, 제 2, 제 5 및 제 6 쌍들은 한쌍의 직렬 접속 PMOS 트랜지스터들을 포함하고, 상기 직렬 접속 스위치들의 제 3, 제 4, 제 7 및 제 8 쌍들은 한쌍의 직렬 접속 NMOS 트랜지스터들을 포함하는, 비트 이동 회로.
- 제 19 항에 있어서, 상기 제 1 및 제 2 래치들은 두 개의 인버터들을 포함하고, 상기 인버터들 각각은 다른 인버터의 상기 입력 단자에 연결된 출력 단자를 갖는, 비트 이동 회로.
- 제 17 항에 있어서, 상기 제 2 단일-대-이중 에지 정렬 클럭 발생기에 의해 수신된 상기 각 클럭 신호는 상기 제 1 단일-대-이중 에지 정렬 클럭 발생기에 의해 수신된 상기 각 클럭 신호의 구적 클럭 신호인, 비트 이동 회로.
- 메모리 장치내 에서 명령 워드들을 수신 및 획득하기 위한 명령 버퍼에 있어서, 상기 명령 버퍼는:입력 단자, 출력 단자, 및 클럭 단자를 구비하고, 상기 입력 단자가 M-비트 폭 버스에 연결되는 시프트 레지스터로서:제 1 클럭 신호를 수신하기 위해 연결된 제 1 클럭 회로와 제 2 클럭 신호를 수신하기 위해 연결된 제 2 클럭 회로를 가진 적어도 하나의 클럭 발생기로서, 각 클럭 회로는 각각 비상보적 및 상보적 클럭 신호들을 제공하기 위한 제 1 및 제 2 출력 단자들을 가지며, 각 클럭 회로는 상기 각 클럭 회로에 의해 수신된 상기 각 클럭 신호의 제 1 및 제 2 상태들에 응답하여 상기 제 1 출력 단자를 제 1 및 제 2 기준 전압들로 교번적으로 연결하는 제 1 스위치를 추가로 가지며, 상기각 클럭 회로에 의해 수신된 상기 각 클럭 신호의 상기 제 1 및 제 2 상태들에 응답하여 상기 제 2 출력 단자를 상기 제 2 및 제 1 기준 전압들로 교번적으로 연결하는 제 2 스위치를 추가로 갖는, 상기 클럭 발생기와;M 수의 시프트 레지스터들로서, 각각은 상기 명령 워드의 각 명령 비트를 수신하기 위해 연결되고 상기 제 1 및 제 2 클럭 회로들의 상기 출력 단자들로 추가로 연결되며, 상기 M 수의 시프트 레지스터들 각각은 N수의 시프트 레지스터 스테이지들을 갖고, 각 시프트 레지스터 스테이지는 각 명령 비트를 수신하도록 연결되어, 제 1 사전설정된 관계를 갖는 상기 제 1 및 제 2 클럭 신호들에 응답하여 각 명령 비트를 래치하도록 동작할 수 있는 입력 단자를 갖고, 제 2 사전설정된 관계를 갖는 상기 제 1 및 제 2 클럭 신호들에 응답하여 상기 명령 비트를 제공하기 위한 출력 단자를 추가로 갖는 상기 M 수의 시프트 레지스터를 포함하는, 상기 시프트 레지스터와;시작 단자, 클럭 단자 및 출력 단자를 가지며, 시작 신호가 상기 시작 단자에 인가된 후에 상기 클럭 단자에 인가된 전 설정된 수의 클럭 신호들에 응답하여 로드 신호를 생성하는 제어 회로와;각각 출력 단자와, 각 시프트 레지서터 스테이지의 상기 출력부에 연결된 입력 단자와, 상기 제어 회로의 상기 출력 단자에 연결된 로드 단자를 갖는 N*M 저장 셀들을 구비한 저장 레지스터로서, 상기 각 저장 셀들은 상기 저장 셀의 상기 로드 단자에 인가된 상기 로드 신호에 응답하여 상기 각 시프트 레지스터 스테이지의 상기 출력 단자에 신호를 저장하고, 상기 N*M 저장 셀들은 집합적으로 명령 워드를출력하는 상기 저장 레지스터를 포함하는, 명령 버퍼.
- 제 24 항에 있어서, 상기 제 1 및 제 2 클럭 회로들은:상기 입력 클럭 신호를 수신하도록 연결된 제 1 인버터 입력부와, 제 1 인버터 출력부를 갖는 제 1 인버터와;제 1 인버터 출력부에 연결된 제 2 인버터 입력부와 제 2 인버터 출력부를 갖는 제 2 인버터와;제 1 입력 단자, 제 1 출력 단자, 상기 제 1 인버터 출력부에 연결된 제 1 비상보적 제어 단자, 및 상기 제 2 인버터 출력부에 연결된 제 1 상보적 제어 단자를 갖는 제 1 전송 게이트와;제 2 입력 단자, 제 2 출력 단자, 상기 제 1 인버터 출력에 연결된 제 2 비상보적 제어 단자와, 상기 제 2 인버터 출력에 연결된 제 2 상보적 제어 단자를 갖는 제 2 전송 게이트와;제 3 입력 단자와, 제 3 출력 단자와, 상기 제 1 인버터 출력에 연결된 제 3 비상보적 제어 단자와, 상기 제 2 인버터 출력에 연결된 제 3 상보적 제어 단자를 갖는 제 3 전송 게이트와;제 4 입력 단자와, 제 4 출력 단자와, 상기 제 2 인버터 출력부에 연결된 제 4 비상보적 제어 단자와, 상기 제 1 인버터 출력부에 연결된 제 4 상보적 제어 단자를 갖는 제 4 전송 게이트와;상기 제 1 및 제 4 입력 단자들에 연결된 제 1 전원과;상기 제 2 및 제 3 입력 단자들에 연결된 제 2 전원과;상기 제 1 및 제 2 출력 단자들에 연결된 입력부를 가지며, 비반전 클럭 신호를 제공하기 위한 출력부를 추가로 갖는 제 1 출력 버퍼와;상기 제 3 및 제 4 출력 단자들에 연결된 입력부를 가지며, 반전 클럭 신호를 제공하기 위한 출력부를 추가로 갖는 제 2 출력 버퍼를 포함하는 명령 버퍼.
- 제 24 항에 있어서, 각 시프트 레지스터 스테이지는:제 1 및 제 2 전압 공급부들과;상기 각 명령 비트를 수신하도록 연결된 입력 단자 및 출력 단자를 가지며, 제 1 및 제 2 공급 단자들을 추가로 갖는 제 1 인버터 회로와;상기 제 1 인버터의 상기 출력 단자에 연결된 입력부와, 출력 단자를 추가로 가지며, 각각 상기 제 1 및 제 2 전압 공급부들에 연결된 제 1 및 제 2 공급 단자들에 응답하여 각 명령 비트를 래칭하는 제 1 래치 회로와;상기 제 1 래치 회로의 상기 출력 단자에 연결된 입력 단자와, 출력 단자를 가지며, 제 3 및 제 4 공급 단자들을 추가로 갖는 제 2 인버터 회로와;상기 제 2 인버터 회로의 상기 출력 단자에 연결된 입력부를 갖고, 상기 각 명령 비트를 제공하기 위한 출력 단자를 추가로 가지며, 각각 상기 제 1 및 제 2 전압 공급부들에 연결된 상기 제 3 및 제 4 공급 단자들에 응답하여 각 명령 비트를 래칭하는 제 2 래치와;상기 제 1 전압 공급부와 상기 제 1 및 제 3 공급 단자들 사이에, 그리고,상기 제 2 전압 공급부와 상기 제 2 및 제 4 공급 단자들 사이에 연결되어 있고, 상기 제 1 및 제 2 에지 정렬 상보적 클럭 신호들을 수신하도록 추가로 연결되며, 상기 제 1 및 제 2 에지 정렬 상보적 클럭 신호들에 응답하여 상기 제 1 및 제 2 인버터들을 상기 제 1 및 제 2 전압 공급부들 양자 모두에 교번적으로 연결시키는 스위칭 회로를 포함하는, 명령 버퍼.
- 메모리 장치에 있어서:명령 워드에 응답하여 열 어드레스와 행 어드레스에 의해 결정된 위치에 데이터를 저장하도록 적용된 적어도 하나의 메모리 셀들의 어레이와;상기 열 어드레스를 수신 및 디코드하고, 상기 명령 워드에 응답하여 상기 열 어드레스에 대응하는 메모리 셀들의 열을 선택하도록 적용된 열 어드레스 회로와;상기 명령 워드에 응답하여, 상기 행 어드레스에 대응하는 선택된 열 어드레스내의 메모리 셀들 중 하나에 데이터를 수신 및 인가하도록 적용된 행 어드레스 회로와;상기 명령 워드에 응답하여 외부 단자와 상기 행 어드레스 회로 사이에 데이터를 연결시키도록 적용된 데이터 경로 회로와;M-비트 버스상에 수신된 N M 비트 워드들의 명령 패킷에 응답하여 상기 명령 워드를 생성하는 명령 워드 발생기를 포함하고, 상기 명령 워드 발생기는:시작 단자, 출력 단자, 및 클럭 단자를 갖고, 상기 시프트 레지스터의상기 입력 단자는 상기 M 비트 폭 버스에 연결되며, 상기 시프트 레지스터는:제 1 클럭 신호를 수신하도록 연결된 제 1 클럭 회로와 제 2 클럭 신호를 수신하도록 연결된 제 2 클럭 회로를 갖는 적어도 하나의 클럭 발생기로서, 각 클럭 회로는 각 비상보적 및 상보적 클럭 신호들을 제공하는 제 1 및 제 2 출력 단자들을 갖고, 각 클럭 회로는 상기 각 클럭 회로에 의해 수신된 상기 각 클럭 신호의 제 1 및 제 2 상태들에 응답하여 제 1 및 제 2 기준 전압들로 상기 제 1 출력 단자를 교번적으로 연결하는 제 1 스위치를 추가로 갖고, 각 클럭 회로에 의해 수신된 상기 각 클럭 신호의 상기 제 1 및 제 2 상태들에 응답하여 상기 제 2 및 제 1 기준 전압들로 상기 제 2 출력 단자를 교번적으로 연결하는 제 2 스위치를 갖는, 상기 클럭 발생기와;M 수의 시프트 레지스터로서, 각각은 상기 명령 워드의 각 명령 비트를 수신하기 위해 연결되고 상기 제 1 및 제 2 클럭 회로들의 상기 출력 단자들로 추가로 연결되며, 상기 M 수의 시프트 레지스터들 각각은 N수의 시프트 레지스터 스테이지들을 갖고, 각 시프트 레지스터 스테이지는 각 명령 비트를 수신하도록 연결되어, 제 1 사전설정된 관계를 갖는 상기 제 1 및 제 2 클럭 신호들에 응답하여 각 명령 비트를 래치하도록 동작할 수 있는 입력 단자를 갖고, 제 2 사전설정된 관계를 갖는 상기 제 1 및 제 2 클럭 신호들에 응답하여 상기 명령 비트를 제공하기 위한 출력 단자를 추가로 갖는 상기 M 수의 시프트 레지스터를 포함하는, 상기 시프트 레지스터와;시작 단자, 클럭 단자 및 출력 단자를 가지며, 시작 신호가 상기 시작단자에 인가된 후에 상기 클럭 단자에 인가된 전 설정된 수의 클럭 신호들에 응답하여 로드 신호를 생성하는 제어 회로와;각각 출력 단자와, 각 시프트 레지서터 스테이지의 상기 출력부에 연결된 입력 단자와, 상기 제어 회로의 상기 출력 단자에 연결된 로드 단자를 갖는 N*M 저장 셀들을 구비한 저장 레지스터로서, 상기 각 저장 셀들은 상기 저장 셀의 상기 로드 단자에 인가된 상기 로드 신호에 응답하여 상기 각 시프트 레지스터 스테이지의 상기 출력 단자에 신호를 저장하고, 상기 N*M 저장 셀들은 집합적으로 명령 워드를 출력하는 상기 저장 레지스터를 포함하는, 메모리 장치.
- 제 27 항에 있어서, 상기 제 1 및 제 2 클럭 회로들은:상기 입력 클럭 신호를 수신하도록 연결된 제 1 인버터 입력부와, 제 1 인버터 출력부를 갖는 제 1 인버터와;제 1 인버터 출력부에 연결된 제 2 인버터 입력부와 제 2 인버터 출력부를 갖는 제 2 인버터와;제 1 입력 단자, 제 1 출력 단자, 상기 제 1 인버터 출력부에 연결된 제 1 비상보적 제어 단자, 및 상기 제 2 인버터 출력부에 연결된 제 1 상보적 제어 단자를 갖는 제 1 전송 게이트와;제 2 입력 단자, 제 2 출력 단자, 상기 제 1 인버터 출력에 연결된 제 2 비상보적 제어 단자 및 상기 제 2 인버터 출력에 연결된 제 2 상보적 제어 단자를 갖는 제 2 전송 게이트와;제 3 입력 단자, 제 3 출력 단자, 상기 제 1 인버터 출력에 연결된 제 3 비상보적 제어 단자 및 상기 제 2 인버터 출력에 연결된 제 3 상보적 제어 단자를 갖는 제 3 전송 게이트와;제 4 입력 단자와, 제 4 출력 단자와, 상기 제 2 인버터 출력부에 연결된 제 4 비상보적 제어 단자와, 상기 제 1 인버터 출력부에 연결된 제 4 상보적 제어 단자를 갖는 제 4 전송 게이트와;상기 제 1 및 제 4 입력 단자들에 연결된 제 1 전원과;상기 제 2 및 제 3 입력 단자들에 연결된 제 2 전원과;상기 제 1 및 제 2 출력 단자들에 연결된 입력부를 가지며, 비반전 클럭 신호를 제공하기 위한 출력부를 추가로 갖는 제 1 출력 버퍼와;상기 제 3 및 제 4 출력 단자들에 연결된 입력부를 가지며, 반전 클럭 신호를 제공하기 위한 출력부를 추가로 갖는 제 2 출력 버퍼를 포함하는 메모리 장치.
- 제 27 항에 있어서, 각 시프트 레지스터 스테이지는:제 1 및 제 2 전압 공급부들과;상기 각 명령 비트를 수신하도록 연결된 입력 단자 및 출력 단자를 가지며, 제 1 및 제 2 공급 단자들을 추가로 갖는 제 1 인버터 회로와;상기 제 1 인버터의 출력 단자에 연결된 입력부와, 출력 단자를 추가로 가지며, 각각 상기 제 1 및 제 2 전압 공급부들에 연결된 제 1 및 제 2 공급 단자들에 응답하여 각 명령 비트를 래칭하는 제 1 래치 회로와;상기 제 1 래치 회로의 상기 출력 단자에 연결된 입력 단자와, 출력 단자를 가지며, 제 3 및 제 4 공급 단자들을 추가로 갖는 제 2 인버터 회로와;상기 제 2 인버터 회로의 상기 출력 단자에 연결된 입력부를 갖고, 상기 각 명령 비트를 제공하기 위한 출력 단자를 추가로 가지며, 각각 상기 제 1 및 제 2 전압 공급부들에 연결된 상기 제 3 및 제 4 공급 단자들에 응답하여 각 명령 비트를 래칭하는 제 2 래치와;상기 제 1 전압 공급부와 상기 제 1 및 제 3 공급 단자들 사이에, 그리고, 상기 제 2 전압 공급부와 상기 제 2 및 제 4 공급 단자들 사이에 연결되어 있고, 상기 제 1 및 제 2 에지 정렬 상보적 클럭 신호들을 수신하도록 추가로 연결되며, 상기 제 1 및 제 2 에지 정렬 상보적 클럭 신호들에 응답하여 상기 제 1 및 제 2 인버터들을 상기 제 1 및 제 2 전압 공급부들 양자 모두에 교번적으로 연결시키는 스위칭 회로를 포함하는, 메모리 장치.
- 컴퓨터 시스템에 있어서:프로세서 버스를 갖는 프로세서와;상기 프로세서 버스를 통해 상기 프로세서에 연결되고, 상기 컴퓨터 시스템내로의 데이터 도입을 허용하도록 적용된 입력 장치와;상기 프로세서 버스를 통해 상기 프로세서에 연결되고, 상기 컴퓨터 시스템으로부터의 데이터 출력을 허용하도록 적용된 출력 장치와;상기 프로세서 버스를 통해 상기 프로세서에 연결된 메모리 장치를 포함하고, 상기 메모리 장치는:명령 워드에 응답하여 열 어드레스와 행 어드레스에 의해 결정된 위치에 데이터를 저장하도록 적용된 적어도 하나의 메모리 셀들의 어레이와;상기 열 어드레스를 수신 및 디코드하고, 상기 명령 워드에 응답하여 상기 열 어드레스에 대응하는 메모리 셀들의 열을 선택하도록 적용된 열 어드레스 회로와;상기 명령 워드에 응답하여, 상기 행 어드레스에 대응하는 선택된 열 어드레스내의 메모리 셀들 중 하나에 데이터를 수신 및 인가하도록 적용된 행 어드레스 회로와;상기 명령 워드에 응답하여 외부 단자와 상기 행 어드레스 회로 사이에 데이터를 연결시키도록 적용된 데이터 경로 회로와;M-비트 버스상에 수신된 N M 비트 워드들의 명령 패킷에 응답하여 상기 명령 워드를 생성하는 명령 워드 발생기를 포함하고, 상기 명령 워드 발생기는:시작 단자, 출력 단자, 및 클럭 단자를 갖고, 상기 시프트 레지스터의 상기 입력 단자는 상기 M 비트 폭 버스에 연결되며, 상기 시프트 레지스터는:제 1 클럭 신호를 수신하도록 연결된 제 1 클럭 회로와 제 2 클럭 신호를 수신하도록 연결된 제 2 클럭 회로를 갖는 적어도 하나의 클럭 발생기로서, 각 클럭 회로는 각 비상보적 및 상보적 클럭 신호들을 제공하는 제 1 및 제 2 출력 단자들을 갖고, 각 클럭 회로는 상기 각 클럭 회로에 의해 수신된 상기 각 클럭 신호의 제 1 및 제 2 상태들에 응답하여 제 1 및 제 2 기준 전압들로 상기 제 1 출력 단자를 교번적으로 연결하는 제 1 스위치를 추가로 갖고, 각 클럭 회로에 의해 수신된 상기 각 클럭 신호의 상기 제 1 및 제 2 상태들에 응답하여 상기 제 2 및 제 1 기준 전압들로 상기 제 2 출력 단자를 교번적으로 연결하는 제 2 스위치를 갖는, 상기 클럭 발생기와;M 수의 시프트 레지스터로서, 각각은 상기 명령 워드의 각 명령 비트를 수신하기 위해 연결되고 상기 제 1 및 제 2 클럭 회로들의 상기 출력 단자들로 추가로 연결되며, 상기 M 수의 시프트 레지스터들 각각은 N수의 시프트 레지스터 스테이지들을 갖고, 각 시프트 레지스터 스테이지는 각 명령 비트를 수신하도록 연결되어, 제 1 사전설정된 관계를 갖는 상기 제 1 및 제 2 클럭 신호들에 응답하여 각 명령 비트를 래치하도록 동작할 수 있는 입력 단자를 갖고, 제 2 사전설정된 관계를 갖는 상기 제 1 및 제 2 클럭 신호들에 응답하여 상기 명령 비트를 제공하기 위한 출력 단자를 추가로 갖는 상기 M 수의 시프트 레지스터를 포함하는, 상기 시프트 레지스터와;시작 단자, 클럭 단자 및 출력 단자를 가지며, 시작 신호가 상기 시작 단자에 인가된 후에 상기 클럭 단자에 인가된 전 설정된 수의 클럭 신호들에 응답하여 로드 신호를 생성하는 제어 회로와;각각 출력 단자와, 각 시프트 레지서터 스테이지의 상기 출력부에 연결된 입력 단자와, 상기 제어 회로의 상기 출력 단자에 연결된 로드 단자를 갖는 N*M 저장 셀들을 구비한 저장 레지스터로서, 상기 각 저장 셀들은 상기 저장셀의 상기 로드 단자에 인가된 상기 로드 신호에 응답하여 상기 각 시프트 레지스터 스테이지의 상기 출력 단자에 신호를 저장하고, 상기 N*M 저장 셀들은 집합적으로 명령 워드를 출력하는 상기 저장 레지스터를 포함하는 메모리 장치를 포함하는, 컴퓨터 시스템.
- 제 30 항에 있어서, 상기 제 1 및 제 2 클럭 회로들은:상기 입력 클럭 신호를 수신하도록 연결된 제 1 인버터 입력부와, 제 1 인버터 출력부를 갖는 제 1 인버터와;제 1 인버터 출력부에 연결된 제 2 인버터 입력부와 제 2 인버터 출력부를 갖는 제 2 인버터와;제 1 입력 단자, 제 1 출력 단자, 상기 제 1 인버터 출력부에 연결된 제 1 비상보적 제어 단자, 및 상기 제 2 인버터 출력부에 연결된 제 1 상보적 제어 단자를 갖는 제 1 전송 게이트와;제 2 입력 단자, 제 2 출력 단자, 상기 제 1 인버터 출력에 연결된 제 2 비상보적 제어 단자와, 상기 제 2 인버터 출력에 연결된 제 2 상보적 제어 단자를 갖는 제 2 전송 게이트와;제 3 입력 단자와, 제 3 출력 단자와, 상기 제 1 인버터 출력에 연결된 제 3 비상보적 제어 단자와, 상기 제 2 인버터 출력에 연결된 제 3 상보적 제어 단자를 갖는 제 3 전송 게이트와;제 4 입력 단자와, 제 4 출력 단자와, 상기 제 2 인버터 출력부에 연결된 제4 비상보적 제어 단자와, 상기 제 1 인버터 출력부에 연결된 제 4 상보적 제어 단자를 갖는 제 4 전송 게이트와;상기 제 1 및 제 4 입력 단자들에 연결된 제 1 전원과;상기 제 2 및 제 3 입력 단자들에 연결된 제 2 전원과;상기 제 1 및 제 2 출력 단자들에 연결된 입력부를 가지며, 비반전 클럭 신호를 제공하기 위한 출력부를 추가로 갖는 제 1 출력 버퍼와;상기 제 3 및 제 4 출력 단자들에 연결된 입력부를 가지며, 반전 클럭 신호를 제공하기 위한 출력부를 추가로 갖는 제 2 출력 버퍼를 포함하는, 컴퓨터 시스템.
- 제 30 항에 있어서, 각 시프트 레지스터 스테이지는:제 1 및 제 2 전압 공급부들과;상기 각 명령 비트를 수신하도록 연결된 입력 단자 및 출력 단자를 가지며, 제 1 및 제 2 공급 단자들을 추가로 갖는 제 1 인버터 회로와;상기 제 1 인버터의 상기 출력 단자에 연결된 입력부와, 출력 단자를 추가로 가지며, 각각 상기 제 1 및 제 2 전압 공급부들에 연결된 제 1 및 제 2 공급 단자들에 응답하여 각 명령 비트를 래칭하는 제 1 래치 회로와;상기 제 1 래치 회로의 상기 출력 단자에 연결된 입력 단자와, 출력 단자를 가지며, 제 3 및 제 4 공급 단자들을 추가로 갖는 제 2 인버터 회로와;상기 제 2 인버터 회로의 상기 출력 단자에 연결된 입력부를 갖고, 상기 각명령 비트를 제공하기 위한 출력 단자를 추가로 가지며, 각각 상기 제 1 및 제 2 전압 공급부들에 연결된 상기 제 3 및 제 4 공급 단자들에 응답하여 각 명령 비트를 래칭하는 제 2 래치와;상기 제 1 전압 공급부와 상기 제 1 및 제 3 공급 단자들 사이에, 그리고, 상기 제 2 전압 공급부와 상기 제 2 및 제 4 공급 단자들 사이에 연결되어 있고, 상기 제 1 및 제 2 에지 정렬 상보적 클럭 신호들을 수신하도록 추가로 연결되며, 상기 제 1 및 제 2 에지 정렬 상보적 클럭 신호들에 응답하여 상기 제 1 및 제 2 인버터들을 상기 제 1 및 제 2 전압 공급부들 양자 모두에 교번적으로 연결시키는 스위칭 회로를 포함하는, 컴퓨터 시스템.
- 데이터 비트를 이동 방법에 있어서:제 1 및 제 2 저-스큐 비상보적 및 상보적 클럭 신호들을 생성하는 단계와;상기 제 1 및 제 2 저-스큐 비상보적 및 상보적 클럭 신호들에 응답하여 시프트 레지스터 스테이지를 통해 상기 데이터 비트를 이동시키는 단계를 포함하는, 데이터 비트 이동 방법.
- 제 33 항에 있어서, 상기 생성 단계는:교번적으로, 제 1 노드를 제 1 기준 단자에, 그리고, 제 2 노드를 제 2 기준 단자에 연결시키고, 상기 제 1 노드를 상기 제 2 기준 단자에, 그리고, 상기 제 2 노드를 상기 제 1 기준 단자에 연결시키는 단계와;상기 제 1 노드에 연결된 제 1 버퍼 회로와, 상기 제 2 노드에 연결된 제 2 버퍼 회로를 트리거링하는 단계를 포함하는, 데이터 비트 이동 방법.
- 제 33 항에 있어서, 상기 이동 단계는:상기 제 1 저-스큐 비상보적 및 상보적 클럭 신호들의 각 클럭 전환에 응답하여 제 1 논리 회로를 제 1 및 제 2 기준 전압들에 연결시키는 단계와;상기 제 1 회로의 상기 출력을 래치하는 단계와;상기 제 2 저-스큐 비상보적 및 상보적 클럭 신호들의 각 클럭 전환에 응답하여, 제 2 논리 회로를 상기 제 1 및 제 2 기준 전압들에 연결시키는 단계와;상기 제 2 논리 회로의 상기 출력을 래치하는 단계를 포함하는, 데이터 비트 이동 방법.
- 제 35 항에 있어서, 상기 제 1 및 제 2 논리 회로들을 연결시키는 상기 단계는 상기 제 1 및 제 2 저-스큐 비상보적 및 상보적 클럭 신호들에 응답하여 한 쌍의 스위치들을 닫는 단계를 포함하는, 데이터 비트 이동 방법.
- 제 36 항에 있어서, 상기 한 쌍의 스위츠들을 닫는 단계는 하나의 스위치를 나머지 보다 먼저 닫는 것을 포함하는, 데이터 비트 이동 방법.
- 데이터 비트 이동 방법에 있어서:상보적 클럭 신호들의 제 1 세트의 상기 클럭 에지를 정렬하는 단계와;상보적 클럭 신호들의 제 2 세트의 상기 클럭 에지들을 정렬하는 단계와;상보적 클럭 신호들의 상기 제 1 및 제 2 세트에 응답하여 시프트 레지스터 스테이지를 통해 상기 데이터 비트를 이동시키는 단계를 포함하는, 데이터 비트 이동 방법.
- 제 38 항에 있어서, 상기 상보적 클럭 신호들의 제 1 및 제 2 세트의 상기 클럭 에지들을 정렬하는 단계는 입력 클럭 신호의 전환에 응답하여, 교번적으로, 제 1 버퍼 회로를 제 1 기준 전압에, 그리고, 제 1 버퍼 회로를 제 2 기준 전압에 연결시키고, 상기 제 1 버퍼 회로를 상기 제 2 기준 전압에, 그리고, 상기 제 2 버퍼 회로를 상기 제 1 기준 전압에 연결시키는 단계를 포함하는, 데이터 비트 이동 방법.
- 제 38 항에 있어서, 상기 데이터 비트를 이동시키는 단계는:상보적 클럭 신호들의 상기 제 1 세트의 클럭 전환에 응답하여 제 1 래치 회로에서 상기 데이터 비트를 래치하는 단계와;상보적 클럭 신호들의 상기 제 2 세트의 클럭 전환에 응답하여 제 2 래치 회로에서 상기 제 1 래치 회로로부터의 상기 데이터 비트를 래치하는 단계를 포함하는, 데이터 비트 이동 방법.
- 제 40 항에 있어서, 상기 제 1 및 제 2 래치 회로들에서 상기 데이터 비트를 래치하는 단계는:상기 제 1 및 제 2 상보적 클럭 신호들의 클럭 전환들에 응답하여 제 1 및 제 2 공급 단자에 상보적 스위치쌍을 연결시키는 단계와;상기 연결된 상보적 스위치 쌍의 출력을 래치하는 단계를 포함하는, 데이터 비트 이동 방법.
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