JP4678471B2 - 均衡が取れたデュアルエッジでトリガーされたデータビットシフトの回路および方法 - Google Patents

均衡が取れたデュアルエッジでトリガーされたデータビットシフトの回路および方法 Download PDF

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【０００１】
（技術分野）
本発明は、集積回路デバイスに関し、具体的には、メモリデバイスにおいて用いられるビットシフト回路および方法に関する。
【０００２】
（発明の背景）
従来のコンピュータシステムは、従来、プロセッサ用の命令を格納する読出し専用メモリ（「ＲＯＭ」）、およびプロセッサがデータを書き込み得、そしてデータを読み出し得るシステムメモリを含む、種々のメモリデバイスに結合されたプロセッサ（図示せず）を含む。プロセッサは、通常、スタティックランダムアクセスメモリ（「ＳＲＡＭ」）である外部キャッシュメモリとも通信し得る。プロセッサは、入力デバイス、出力デバイス、およびデータ格納デバイスとも通信する。
【０００３】
プロセッサは通常、比較的高速で動作する。少なくとも４００ＭＨｚのクロック速度で動作する、Ｐｅｎｔｉｕｍ（Ｒ）およびＰｅｎｔｉｕｍ（Ｒ）ＩＩマイクロプロセッサなどのプロセッサが現在利用可能である。しかし、既存のコンピュータシステムの残りのコンポーネントは、ＳＲＡＭキャッシュメモリを除けば、プロセッサの速度で動作することが可能でない。この理由により、システムメモリデバイス、入力デバイス、出力デバイスおよびデータ格納デバイスは、プロセッサバスに直接結合されない。むしろ、システムメモリデバイスは通常、メモリコントローラ、バスブリッジまたは同様のデバイスを介してプロセッサバスに結合され、入力デバイス、出力デバイス、およびデータ格納デバイスは、バスブリッジを介してプロセッサバスに結合される。メモリコントローラにより、システムメモリデバイスが、プロセッサのクロック周波数より実質的に低いクロック周波数で動作することが可能になる。同様に、バスブリッジにより、入力デバイス、出力デバイス、およびデータ格納デバイスが、プロセッサのクロック周波数より実質的に低い周波数で動作することが可能になる。現在、例えば、３００ＭＨｚのクロック周波数を有するプロセッサは、システムメモリデバイスおよび他のコンポーネントを制御する６６ＭＨｚのクロック周波数を有するマザーボード上に取り付けられ得る。
【０００４】
プロセッサにとって、システムメモリにアクセスすることは頻繁に行う動作である。例えば、３００ＭＨｚで動作するプロセッサが、例えば、６６ＭＨｚで動作するシステムメモリデバイスからデータを読み出したり、またはデータを書き込んだりするために必要な時間は、プロセッサがその動作を達成することが可能な速度を著しく遅くする。したがって、システムメモリデバイスの動作速度を速めるために多大な努力が払われてきた。
【０００５】
システムメモリデバイスは通常、ダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）である。初めは、ＤＲＡＭは非同期であり、したがって、マザーボードのクロック速度でさえも動作しなかった。実際、非同期のＤＲＡＭへのアクセスは、待ち状態を生成して、ＤＲＡＭがメモリ伝送を終了するまでプロセッサを停止することが必要であることが多い。しかし、非同期のＤＲＡＭの動作速度は、バーストおよびページモードＤＲＡＭなどの革新（これは、各メモリアクセスに対してアドレスをＤＲＡＭに提供することを必要としない）を経て速くすることに成功した。より近年には、マザーボードのクロック速度でパイプライン化されたデータ伝送を可能にする、同期のダイナミックランダムアクセスメモリ（「ＳＤＲＡＭ」）が開発されてきた。しかし、ＳＤＲＡＭであっても通常、現在利用可能なプロセッサのクロック速度で動作することが不可能である。したがって、ＳＤＲＡＭをプロセッサバスに直接接続することは不可能であり、代わりに、ＳＤＲＡＭとプロセッサバスとの間に、メモリコントローラ、バスブリッジ、または同様のデバイスを介してインターフェースを取り付ける必要がある。プロセッサの動作速度とＳＤＲＡＭの動作速度とのずれは、プロセッサがシステムメモリへのアクセスを必要とする動作を完了し得る速度を制限し続ける。
【０００６】
この動作速度のずれに対する解決策として、ＳＬＤＲＡＭメモリデバイスとして公知のパケット化されたメモリデバイスの形態が提案されてきた。ＳＬＤＲＡＭアーキテクチャにおいて、システムメモリは、プロセッサバスを介して直接、またはメモリコントローラを介して、プロセッサに結合され得る。アドレス信号および制御信号を別個にシステムメモリに提供することを必要とせず、ＳＬＤＲＡＭメモリデバイスは、制御情報およびアドレス情報の両方を含むコマンドパケットを受信する。次いで、ＳＬＤＲＡＭメモリデバイスは、プロセッサバスのデータバス部分に直接結合され得るデータバス上でデータを出力または受信する。
【０００７】
このようなＳＬＤＲＡＭメモリデバイスの一例は、図１に知られる。メモリデバイス３０は、コマンドクロック信号ＣＭＤＣＬＫを受信し、そして内部クロック信号ＩＣＬＫ、および多数の他のクロック信号、およびメモリデバイス３０における種々の動作のタイミングを制御するタイミング信号を生成する、クロック生成回路４０を含む。メモリデバイス３０は、コマンドバッファ４６およびアドレス取り込み回路４８（これは、内部クロック信号ＩＣＬＫを受信する）、１０ビットのコマンドバス５０上のコマンドパケットＣＡ０〜ＣＡ９、およびライン５２上のＦＬＡＧ信号も含む。メモリコントローラ（図示せず）または他のデバイスは通常、コマンドクロック信号ＣＭＤＣＬＫと同期を取って、コマンドパケットＣＡ０〜ＣＡ９をメモリデバイス３０に伝達する。上述したように、コマンドパケット（これは通常、４つの１０ビットのパケットワードを含む）は、各メモリ伝送用に制御情報およびアドレス情報を含む。ＦＬＡＧ信号は、コマンドパケットの開始を識別し、さらに、初期化シーケンスの開始を合図する。コマンドバッファ４６は、バス５０からコマンドパケットを受信し、コマンドパケットの少なくとも一部とＩＤレジスタ５６からの識別データとを比較して、コマンドパケットがメモリデバイス３０に向けられているか、または他の所定のメモリデバイス（図示せず）に向けられているかを判定する。コマンドバッファ４６が、コマンドパケットがメモリデバイス３０に向けられていると判定すると、コマンドバッファ４６はコマンドデコーダおよびシーケンサ６０にコマンドワードを提供する。コマンドデコーダおよびシーケンサ６０は、多数の内部制御信号を生成して、メモリ伝送の間にメモリデバイス３０の動作を制御する。
【０００８】
アドレス取り込み回路４８はさらに、コマンドバス５０からコマンドワードを受信して、コマンドパケット内のアドレス情報に対応する２０ビットのアドレスを出力する。アドレスはアドレスシーケンサ６４に提供される。アドレスシーケンサ６４は、バス６６上で対応する３ビットのバンクアドレス、バス６８上で１０ビットのロウアドレス、およびバス７０上で７ビットのカラムアドレスを生成する。カラムアドレスおよびロウアドレスは、以下に説明するように、カラムアドレスパス７３およびロウアドレスパス７５によって処理される。
【０００９】
従来のＤＲＡＭの問題のうちの一つは、ＤＲＡＭアレイ内の回路部をプレチャージし、平衡にするために必要な時間に起因して、その速度が比較的遅いことである。図１に示すパケット化されたＤＲＡＭ３０は、複数のメモリバンク８０、この場合、８つのメモリバンク８０ａ〜ｈを用いることによって、この問題を著しく回避する。１つのバンク８０ａから読み出しの後、バンク８０ａは、残りのバンク８０ｂ〜ｈがアクセスされている間に、プレチャージされ得る。メモリバンク８０ａ〜ｈはそれぞれ、各ロウのラッチ／デコーダ／ドライバ８２ａ〜ｈからロウアドレスを受信する。ロウのラッチ／デコーダ／ドライバ８２ａ〜ｈはすべて、プレデコーダ８４から同じロウアドレスを受信する。代わって、プレデコーダ８４は、マルチプレクサ９０によって決定された、ロウアドレスレジスタ８６、冗長ロウ回路８７、またはリフレッシュカウンタ８８のいずれかからロウアドレスを受信する。しかし、バンクアドレスレジスタ９６からのバンクアドレスの機能として、バンク制御論理９４によって決定された、ロウのラッチ／デコーダ／ドライバ８２ａ〜ｈのうちの１つのみが、任意のある時間にアクティブである。
【００１０】
バス７０上のカラムアドレスは、カラムのラッチ／デコーダ１００に付与される。カラムのラッチ／デコーダ１００は、Ｉ／Ｏゲート信号をＩ／Ｏゲート回路１０２に供給する。Ｉ／Ｏゲート回路１０２は、センス増幅器１０４を介してメモリバンク８０ａ〜ｈのカラムとインターフェースで繋がれる。データは、センス増幅器１０４およびＩ／Ｏゲート回路１０２およびデータパスサブシステム１０８を介して、メモリバンク８０ａ〜ｈにか、またはメモリバンク８０ａ〜ｈから結合される。データパスサブシステム１０８は、読み出しデータパス１１０および書き込みデータパス１１２を含む。読み出しデータパス１１０は、Ｉ／Ｏゲート回路１０２からのデータを格納する読み出しラッチ１２０を含む。図３に示すメモリデバイス３０において、６４ビットのデータが読み出しラッチ１２０に格納される。次いで、読み出しラッチ１２０は、４つの１６ビットのデータワードを出力マルチプレクサ１２２に提供する。出力マルチプレクサ１２２は順次、１６ビットのデータワードのそれぞれを読み出しＦＩＦＯバッファ１２４に供給する。連続する１６ビットのデータワードは、クロック生成器４０によって生成されたクロック信号ＤＣＬＫによって読み出しＦＩＦＯバッファ１２４にクロック書き込みされる。次いで、１６ビットのデータワードは、読み出しＦＩＦＯバッファ１２４からクロック信号ＲＣＬＫによってクロック読み出しされる。クロック信号ＲＣＬＫは、プログラム可能遅延回路１２６を介してＤＣＬＫ信号を結合することによって得られる。読み出しＦＩＦＯバッファ１２４は順次、ＲＣＬＫ信号と同期で１６ビットのデータワードをドライバ回路１２８に付与する。次いで、ドライバ回路は、１６ビットのデータワードをデータバス１３０に付与する。ドライバ回路１２８はさらに、データクロック信号ＤＣＬＫをクロックライン１３２に付与する。ＤＣＬＫ信号がＤＣＬＫ信号に対して最適位相を有するため、ＤＣＬＫ信号が読み出しデータをメモリコントローラ（図示せず）、プロセッサ、または他のデバイスにクロックするように、プログラム可能遅延回路１２６は、メモリデバイスの初期化の間にプログラムされる。
【００１１】
書き込みデータパス１１２は、データバス１３０に結合されたバッファ受信機（ｒｅｃｅｉｖｅｒ ｂｕｆｆｅｒ）１４０を含む。バッファ受信機１４０は順次、データバス１３０から４つの入力レジスタ１４２に１６ビットのワードを付与する。４つの入力レジスタ１４２はそれぞれ、クロック生成回路１４４からの信号によって選択的にイネーブルにされる。クロック生成回路は、データクロックＤＣＬＫに応答してこれらのイネーブル信号を生成する。イネーブル信号は、書き込み動作に関して、メモリ制御器、プロセッサ、または他のデバイスからライン１３２上でメモリデバイス３０に付与される。コマンドクロック信号ＣＭＤＣＬＫおよびコマンドパケットＣＡ０〜ＣＡ９と同様、メモリ制御器または他のデバイス（図示せず）は通常、データクロック信号ＤＣＬＫと同期で、データをメモリデバイス３０に伝達する。入力レジスタが適切な時間に書き込みデータを取り込み得るように、クロック生成器１４４は、初期化の間に、クロック信号がＤＣＬＫ信号に対して入力レジスタ１４２に付与されるタイミングを調整するようにプログラムされる。したがって、入力レジスタ１４２は順次、４つの１６ビットのデータワードを格納して、これらを組み合わせて１つの６４ビットのデータワードにする。このデータワードは書き込みＦＩＦＯバッファ１４８に付与される。データは、クロック生成器１４４からクロック信号によって書き込みＦＩＦＯバッファ１４８にクロック書き込みされ、データは、内部書き込みクロックＷＣＬＫ信号によって書き込みＦＩＦＯバッファ１４８からクロック読み出される。ＷＣＬＫ信号はクロック生成器４０によって生成される。６４ビットの書き込みデータは、書き込みラッチおよびドライバ１５０に付与される。書き込みラッチおよびドライバ１５０は、Ｉ／Ｏゲート回路１０２およびセンス増幅器１０４を介して、メモリバンク８０ａ〜ｈのうちの１つに６４ビット書き込みデータを付与する。
【００１２】
図２のブロック図により詳細に、コマンドバッファ４６を示す。図２を参照して、複数のパケットワードからなるコマンドパケットは、コマンドバス５０を介してシフトレジスタ１７２に付与される。シフトレジスタ１７２は順次、クロック信号ＣＬＫに応答してパケットワードを受信する。シフトレジスタ１７２はＮ個のステージを有する。Ｎ個のステージはそれぞれＭビットの幅を有する。したがって、各コマンドワードはＭ＊Ｎビットであり得る。Ｍ＊Ｎビットのコマンドワードがシフトレジスタ１７２にシフトした後、制御回路１７４はＬＯＡＤ信号を生成する。ＬＯＡＤ信号は格納レジスタ１７８に付与される。次いで、格納レジスタ１７８はシフトレジスタ１７２内に格納されたデータをすべてロードする。
【００１３】
格納レジスタ１７８がロードされた後、格納レジスタ１７８は、Ｍ＊Ｎビットのコマンドワードを、デコーダ１８０、ＩＤレジスタ１８２、および比較回路１８４に連続して出力する。格納レジスタ１７８はさらにバス１９０上にコマンドワードを出力し、比較回路はＣＨＰＳＥＬ信号を生成する。以下に説明するように、ＣＨＰＳＥＬ信号は、ハイ（ｈｉｇｈ）でアクティブである場合、コマンドバッファ４６を含むメモリデバイス３０に、バス１９０上でコマンドワードに対応する機能を実行させる。
【００１４】
デコーダ１８０、ＩＤレジスタ１８２、および比較器１８４の機能は、コマンドワードを調査して、コマンドワードがコマンドバッファ４６を含むメモリデバイス３０に向けられているか否かを決定する。コマンドワードがメモリデバイス３０向けである場合、比較器１８４はアクティブなＣＨＰＳＥＬ信号を生成する。ＣＨＰＳＥＬ信号は、メモリデバイス３０に、バス１９０上でコマンドワードに対応する動作を実行させる。顕著に、メモリデバイス３０がこのコマンドを実行している場合、次のパケットワードがシフトレジスタ１７２にシフトされる。したがって、コマンドバッファ４６を含むメモリデバイス３０は、継続的にコマンドワードを受信および処理することが可能である。
【００１５】
コマンドバッファ４６の必要な部分は特許請求する本発明において本質的なものでは幾分ないため、説明を簡潔にするためにこれは図２から省略されていることに留意されたい。例えば、コマンドバッファ４６は、格納レジスタ１７８から出力されたコマンドワードをパイプライン化する回路部、コマンドワードからより低いレベルのコマンド信号を生成する回路部などを含む。
【００１６】
コマンドバッファ４６がコマンドパケットを受信および提供し得る最大速度を制限する１つの考慮は、シフトレジスタ１７２内に含まれる複数のシフトレジスタがデータをシフトし得る速度である。従来のシフトレジスタは通常、シフト動作を制御するフリップフロップおよびゲートからなる。従来のシフトレジスタは、クロックパルスに応答してデータをシフトし、クロック信号の速度に限定されたスループットを有する。クロック速度を上げると、シフトレジスタのスループットが上がる。しかし、このアプローチは、他のメモリ回路（これもクロック信号によって動作する）に対して、従来のシフトレジスタのスループットを上げない。
【００１７】
スループットを上げる一つのアプローチは、クロック信号の立ち上がりエッジおよび立ち下がりエッジの両方に基づいてデータをシフトするシフトレジスタを用いることである。結果は、１つのクロックエッジまたは１つのクロックパルスのみに応答してデータをシフトする従来のシフトレジスタのスループットの２倍で実質的にデータをシフトし得るデュアルエッジシフトレジスタである。
【００１８】
デュアルエッジシフトレジスタは通常、シフトの動作およびラッチの動作をより高速で実行する一連のクロック信号を必要とする。例えば、クロック信号の非相補バージョンおよび相補バージョンの両方をデュアルエッジシフトレジスタに提供して、シフトレジスタ内でデータを交互にシフトおよびラッチすることが必要であり得る。しかし、デュアルエッジシフトレジスタがシフトの動作およびラッチの動作を実際に実行し得る最大速度は、シフトレジスタを用いて生成されるクロック相補信号の質（すなわち、対称性）によって制限され得る。
【００１９】
一連の非相補クロック信号および相補クロック信号を生成する従来の方法は、否定回路を介して非相補クロック信号を反転することに関与する。否定回路の出力は、デュアルエッジシフトレジスタに提供される相補クロック信号である。しかし、相補クロック信号をこのような様態で生成すると、結果生じる相補クロック信号は、否定回路の伝播の遅延により、元の非相補クロック信号から歪む。幾つかの例において、相補クロック信号は、５０ピコ秒も歪み得る。
【００２０】
非相補クロック信号および歪んだ相補クロック信号をデュアルエッジシフトレジスタに付与すると、シフトの動作およびラッチの動作のデューティサイクルが不均衡になる。したがって、クロック速度が上がると、シフトレジスタのシフトミスの可能性またはラッチデータが誤差を有する可能性も高くなる。非相補クロック信号と相補クロック信号との間の時間遅延が現在のクロック速度で許容可能であり得るが、時間遅延は次世代のより高速のメモリシステムに対して問題を提示し得る。不均衡なシフトレジスタに関連付けられたこれらの問題は、システムメモリエラーとしてそれ自体顕著である。したがって、スループットが高く、デューティサイクルが均衡なビットシフト回路が必要である。
【００２１】
（発明の要旨）
デューティサイクルの均衡がより取れている、シフトの動作を有するビットシフト回路は、クロック回路およびシフトレジスタの両方を含む。上記クロック回路は、２つの入力クロック信号から２組の相補クロック信号を生成する。各組の非反転および反転クロック信号のクロック移行は、歪みが小さい、または位置が合わされたクロックエッジを有する。上記２組の相補クロック信号はシフトレジスタに提供される。上記シフトレジスタは、上記相補クロック信号に応答して、入力端子に付与されたデータビットをシフトし、出力端子に付与された上記データビットをシフトする。
【００２２】
上記シフトレジスタは、１組の相補クロック信号の上記クロック移行の際に、入力端子からの上記データビットをシフトおよびラッチする、少なくとも１つのシフトレジスタのステージを含む。次いで、上記シフトレジスタのステージは、他方の組の相補クロック信号の上記クロック移行の際に、出力端子において上記データビットをシフトおよびラッチする。上記シフトレジスタのステージは、２つのラッチのステージを含み、各ラッチのステージは、ラッチ回路に結合された出力を有するインバータを有する。各ラッチのステージの上記インバータは、スイッチング機構を介して電圧供給端子および接地端子それぞれに結合することによって、交互にイネーブルにされ、これにより、あるラッチ回路から他方のラッチ回路に上記データビットがシフトされる。上記スイッチング機構は、上記クロック回路によって生成された上記２組の相補クロック信号の論理状態に基づいて導電性となる。
【００２３】
（発明の詳細な説明）
図３は、本発明の原理によるビットシフト回路２００の一実施形態を示す。ビットシフト回路２００をシフトレジスタ１７２のステージと置換してもよい（図２）。図３に示すように、ビットシフト回路２００は、エッジの位置が合わせられたクロック回路２０６およびシフトレジスタ２０８を組み合わせて形成される。エッジの位置が合わせられたクロック回路２０６は、入力端子２０２においてクロック信号ＣＬＫを受信し、入力端子２０４においてクロック信号ＣＬＫに対して直交したＣＬＫ９０を受信する。ＣＬＫクロック信号およびＣＬＫ９０クロック信号の両方が、メモリデバイス内のあらゆるところでクロック生成回路（図示せず）によって生成される。エッジの位置が合わせられたクロック回路２０６は、エッジの位置が合わせられた、非相補クロック信号ＣＢおよび相補クロック信号ＣＮ、ならびにＣＬＫ信号およびＣＬＫ９０信号から、非相補クロック信号ＣＢに対して直交した非相補クロック信号Ｃ９０Ｂおよび相補クロック信号ＣＮに対して直交した相補クロック信号Ｃ９０Ｎをそれぞれ生成する。「エッジの位置が合わせられた」は、本明細書において、生成された非相補クロック信号および相補クロック信号のクロック移行間の歪みが比較的小さいことと定義する。例えば、ＣＢクロック信号の立ち上がりエッジは、ＣＮクロック信号の立ち下がりエッジと実質的に位置が合わせられる。エッジの位置が合わせられたクロック回路２０６がいかにエッジの位置が合わせられた相補クロック信号を生成するかに関するより詳細な説明を以下に提供する。
【００２４】
シフトレジスタ２０８は、入力クロック端子２１０、２１２、２１４および２１６それぞれにおいて、ＣＢ、ＣＮ、Ｃ９０Ｂ、Ｃ９０Ｎのクロック信号を受信する。シフトレジスタ２０８は、シリアルデータ入力端子２１８においてＤＡＴＡ信号も受信する。ＤＡＴＡ信号は通常、コマンドバッファ４６（図１）に付与される一連のパケットワードのそれぞれにおけるビットなど、データビットのシリアルストリームである。シフトレジスタ２０８は、ＣＢ、ＣＮおよびＣ９０Ｂ、Ｃ９０Ｎのクロック信号、ならびにＤＡＴＡ信号を受信するように結合された、少なくとも１つのシフトレジスタのステージ２２４ａを含む。しかし、シフトレジスタ２０８は、ビットシフト回路２００の用途に応じて、任意の数のシフトレジスタのステージを含み得る。例えば、図２を参照して、シフトレジスタ１７２に適した代替物は、Ｎ個のシフトレジスタのステージを必要とする。さらなるシフトレジスタのステージは、図３においてシフトレジスタのステージ２２４ｂ〜ｃによって表される。但し、シフトレジスタのステージ２２４ｃはシフトレジスタ２０８における最後のステージを表す。各シフトレジスタのステージ２２４ａ〜ｃは、ＣＢ、ＣＮおよびＣ９０Ｂ、Ｃ９０Ｎのクロック信号を受信するように結合され、データビット（これは、入力端子Ｓから出力端子Ｄにシフトされる）を受信するように結合される。幾つかのシフトレジスタのステージを直列に接続することによって、シリアルデータ入力端子２１８に付与されるデータビットは、ＣＢ、ＣＮ、Ｃ９０Ｂ、Ｃ９０Ｎのクロック信号に応答して、各連続したシフトレジスタのステージ２２４ａ〜ｃを介して、出力端子２３２にシフトされ得る。
【００２５】
ビットシフト回路２００の動作に必須ではないが、シフトレジスタ２０８は、各シフトレジスタのステージ２２４ａ〜ｃの出力端子Ｄに結合された並列の出力端子２３０ａ〜ｃも含み得る。ビットシフト回路２００にビットごとにシフトされたマルチビットのワードを抽出する、並列の出力端子２３０ａ〜ｃは、メモリデバイス内の他の回路（図示せず）に結合され得る。例えば、Ｎ個のシフトレジスタのステージを有するビットシフト回路２００を、メモリデバイス３０のコマンドバッファ４６（図１）内で用いてもよい。コマンドバッファ内でのシフトレジスタまたはビットシフト回路の使用は、１９９８年６月２５日に出願されたＭａｎｎｉｎｇの米国特許第０９／１０４，４２３号にさらに記載されている。本明細書において同文献を参考として援用する。
【００２６】
シフトレジスタ２０８と共にエッジの位置が合わせられたクロック回路２０６は、より対称的で均衡が取れたデューティサイクルを有するビットシフト回路２００を提供することによって、従来のシフトレジスタに関連付けられた上述の問題を克服する。クロック回路２０６によって生成された、エッジの位置が合わせられたＣＢ、ＣＮおよびＣ９０Ｂ、Ｃ９０Ｎのクロック信号は、シフトレジスタのステージ２２４ａ〜ｃをイネーブルにして、より均衡の取れた様態でシフトの動作およびラッチの動作を実行する。したがって、シフトレジスタのステージ２２４ａ〜ｃがデータビットをシフトミスして、メモリシステムのエラーが生じる可能性が減少する。上述したように、メモリシステムのクロック速度が上がると、より均衡が取れたビットシフト回路の必要性がより重要になる。
【００２７】
エッジの位置が合わせられたクロック回路２０６として用いられ得るエッジの位置が合わせられたクロック回路２４０の一実施形態を図４により詳細に示す。エッジの位置が合わせられたクロック回路２４０は、２つのエッジの位置が合わせられたクロック生成器２５０および２５２を含む。クロック生成器２５０および２５２は、比較的歪みのないクロック移行を有する、エッジの位置が合わせられた非相補クロック信号および相補クロック信号を生成する。エッジの位置が合わせられたクロック生成器２５０、２５２は、１９９８年１２月２２日にＫｅｅｔｈに対して発行された米国特許第５，８５２，３７８号に記載される歪みが小さい、一重のエンドの差動信号コンバータ（ｌｏｗ−ｓｋｅｗ ｓｉｎｇｌｅ−ｅｎｄｅｄ−ｔｏ−ｄｉｆｆｅｒｅｎｔｉａｌ ｓｉｇｎａｌ ｃｏｎｖｅｒｔｅｒ）に類似する。本明細書において同文献を参考として援用する。
【００２８】
クロック生成器２５０に関して、クロック生成器２５０は、２つの直列に接続されたインバータ２５６ａ、２５８ａを有し、それぞれは、従来の伝送ゲート２６０ａ、２６２ａ、２６４ａ、および２６６ａの相補制御端子に結合された出力を有する。伝送ゲート２６０ａ、２６２ａ、２６４ａおよび２６６ａは、従来の伝送ゲート回路であり、伝送ゲートの入力端子と出力端子との間にＰＭＯＳトランジスタとＮＭＯＳトランジスタとを並列に結合することによって実施され得る。伝送ゲート２６０ａおよび２６６ａは電圧供給端子に結合された入力端子を有し、伝送ゲート２６２ａおよび２６４ａは接地端子に結合された入力端子を有する。インバータおよびインバータ２５６ａ、２５８ａの２回反転されたクロック信号は、電圧供給端子または接地端子にノード２７０ａおよび２７２ａを一方ずつ結合するように、伝送ゲート２６０ａ、２６２ａ、２６４ａおよび２６６ａを調整する。したがって、ＣＬＫ信号が前後になる場合、ノード２７０ａおよび２７２ａの電圧も変化する。
【００２９】
インバータ２５８ａの出力信号がインバータ２５６ａの出力信号に対して遅延していても、非相補クロック信号ＣＢおよび相補クロック信号ＣＮが位置が合わせられたクロックのエッジを有するように、インバータ２７６ａおよび２７８ａはバッファとして作動する。インバータ２５８ａの出力に結合された制御端子は、制御端子がインバータ２５６ａの出力に結合されるとすぐに結果生じるクロック信号を受信するわけではない。しかし、最初に到着するインバータ２５６ａの出力信号によるノード２７０ａおよび２７２ａの電圧の小さい変化は、インバータ２７６ａおよび２７８ａそれぞれをトリガーするには十分ではない。インバータ２７６ａおよび２７８ａは、インバータ２５８ａが出力信号を生成するまでトリガーしない。コンデンサ２８０ａおよび２８２ａはそれぞれ、インバータ２７６ａおよび２７８ａの出力と接地との間に結合されて、ノード２７０ａおよび２７２ａにおける変化電圧（ｃｈａｎｇｉｎｇ ｖｏｌｔａｇｅ）から任意のさらなるスイッチングノイズをフィルタリングし得る。
【００３０】
クロック生成器２５２は、クロック生成器２５０に関して上述した様態と同じ様態で構築され、そして動作する。しかし、クロック生成器２５２は、入力クロック信号ＣＬＫ９０（これはＣＬＫ信号に直交する信号である）を受信し、非相補のエッジの位置が合わせられたクロック信号Ｃ９０Ｂおよび相補のエッジの位置が合わせられたクロック信号Ｃ９０Ｎを生成する。図６に示すのは、エッジの位置が合わせられたクロック回路２４０によって生成されたＣＢ、ＣＮ、Ｃ９０ＢおよびＣ９０Ｎの信号のタイミングの図である。これらの信号はシフトレジスタ２０８に付与されて、シフトレジスタ２０８を介したデータビットのシフトを調整する。
【００３１】
図５は、シフトレジスタ２０８の各シフトレジスタのステージ２２４ａ〜ｃ（図３）に用いられ得るシフトレジスタのステージ２８４の一実施形態を示す。シフトレジスタのステージ２８４は、入力端子Ｓにおけるデータビットを２つのラッチステージ２９０および２９２を介して出力端子Ｄにシフトする。ラッチステージ２９０、２９２はそれぞれ、エッジの位置が合わせられたクロック回路２０６によって生成されたＣＢ、ＣＮ、Ｃ９０ＢおよびＣ９０Ｎの信号の組み合わせを受信すると、データビットをラッチ回路にシフトする。
【００３２】
ラッチステージ２９０は、データビットを受信するように結合された入力端子Ｓ、およびラッチ回路２９６に結合された出力を有するＣＭＯＳインバータ２９４を含む。ＰＭＯＳトランジスタ３００のソースは、２対の直列に接続されたＰＭＯＳトランジスタ３０４、３０６および３０８、３１０を介して、電圧供給端子に結合される。ＮＭＯＳトランジスタ３０２のソースは、２対の直列に接続されたＮＭＯＳトランジスタ３１２、３１４および３１６、３１８を介して、接地端子に結合される。図５に示すように、ＣＭＯＳインバータ２９４の入力端子Ｓにおけるデータビットは、ＣＭＯＳインバータが電圧供給端子および接地端子の両方に結合された場合に、ラッチ回路２９６によってラッチされる。これは、Ｃ９０Ｎ信号およびＣＮ信号がロー（ｌｏｗ）であり、かつ、ＣＢ信号およびＣ９０Ｂ信号がハイ（ｈｉｇｈ）である場合、あるいは、Ｃ９０Ｎ信号およびＣＮ信号がローで、かつ、Ｃ９０Ｂ信号およびＣＢ信号がハイである場合のみ起こる。
【００３３】
ラッチステージ２９２は、ラッチ回路２９６の出力に結合された入力端子、およびラッチ回路３２２に結合された出力端子を有するＣＭＯＳインバータ３２０を有する。ＰＭＯＳトランジスタのドレイン３２４およびＮＭＯＳトランジスタのドレイン３２６は、ＣＭＯＳインバータ２９４に類似した構成を介して、電圧供給端子および接地端子に結合される。すなわち、ＰＭＯＳトランジスタ３２８、３３０および３３２、３３４は、ＰＭＯＳトランジスタ３２４のソースに結合され、ＮＭＯＳトランジスタ３３６、３３８および３４０、３４２はＮＭＯＳトランジスタ３２６のソースに結合される。図５に示すように、ラッチ回路２９６によってラッチされたデータビットは、Ｃ９０Ｎ信号およびＣＢ信号がローであり、かつ、ＣＮ信号およびＣ９０Ｂ信号がハイである場合、あるいは、Ｃ９０Ｂ信号およびＣＮ信号がローで、かつ、Ｃ９０Ｎ信号およびＣＢ信号がハイである場合に、ラッチ回路３２２にシフトされる。
【００３４】
インバータ３５０および３５２は、ラッチ回路３２２の出力に直列で結合される。インバータの出力は、シフトレジスタ２０８の出力端子Ｄである。インバータ３５０および３５２は、ラッチ回路３２２の出力に対してバッファとして作動し、入力データビットの真のバージョンが出力端子Ｄにおいて提供されるように、シフトされたデータを反転する。
【００３５】
エッジの位置が合わせられたクロック回路１０６の協働したシフトレジスタのステージ２８４の動作を図６に関して説明する。図６に示すように、インバータ２９４および３２０はＣＬＫクロック信号の各サイクルごとに交互に２回起動され、所与の回にはインバータは１つのみ起動される。したがって、インバータ２９４および３２０が引き続いて起動されるごとに、データビットはシフトレジスタのステージ２８４を介してシフトされる。または、同様に、２つのデータビットは、ＣＬＫ信号の各サイクルごとに、シフトレジスタのステージ２８４を介してシフトされ得る。
【００３６】
例えば、ＣＬＫ信号のある期間は、時間ｔ０〜ｔ３によって規定される。時間ｔ０において、インバータ２９４が起動され、入力端子Ｓにおける第１（ロー）のデータビットがラッチ回路２９６によってラッチされる。時間ｔ１において、ラッチ回路２９６の第１のデータビットがラッチ回路３２２にシフトされ得るように、インバータ２９４が停止され、インバータ３２０が同時に起動される。時間ｔ１に続く固定時間（図６に図示せず）の後、インバータ３５０および３５２の伝播遅延に起因して、第１のデータビットは出力端子Ｄにおいて現れる。時間ｔ２において、インバータ３２０が停止され、インバータ２９４が再度起動される。入力端子Ｓにおける第２（ハイ）のデータビットがラッチ回路２９６によってラッチされる。時間ｔ３において、インバータ２９４が停止され、インバータ３２０が起動される。したがって、ラッチ回路２９６によってラッチされた第２のデータビットはここで、ラッチ回路３２２にシフトされる。この後即、第２のデータビットは出力端子Ｄに現れる。２つのデータビットがＣＬＫ信号の各サイクルの間、シフトレジスタのステージ２８４を介してシフトされるように、時間ｔ０〜ｔ３によって規定されるクロック期間は繰り返す。上述したように、幾つかのシフトレジスタのステージ１８２は、マルチビットシフトレジスタを形成するように直列で接続され得、データビットは、ＣＢ、ＣＮ、Ｃ９０ＢおよびＣ９０Ｎに応答して、各続くシフトレジスタのステージを介してシフトされる。
【００３７】
直列トランジスタの対の個々のトランジスタがＯＮにされる順序は重要ではないが、電圧供給または接地端子に結合されたトランジスタが最初にＯＮにされた様態で各クロック信号を接続することによって、幾つかの利点が得られ得る。例えば、トランジスタ３０６および３１６をＯＮにする前にトランジスタ３０４および３１８をＯＮにすると、スイッチング時間がより速いＣＭＯＳインバータ２９４が得られ得る。しかし、当業者であれば、どのトランジスタが最初にＯＮに入れられるかに関わらず、シフトレジスタのステージ２８４が機能することを理解する。
【００３８】
ビットシフト回路２００の別の実施形態は、図４に示す、エッジの位置が合わせられたクロック回路２４０を有し、１９９８年６月２５日に出願されたＭａｎｎｉｎｇに対する米国特許第０９／１０４，４２３号に記載される、クロック回路の出力端子に結合された、エッジの位置が合わせられたクロック回路２０６を含む。結果的にクロック回路２０６は、上述の文献に記載されるシフトレジスタのステージを含むシフトレジスタ２０８に結合される。上述の文献に記載されるように、エッジの位置が合わせられたクロック回路２４０を、２つの対の直列インバータの代わりに、クロック回路のＮＡＮＤゲートおよびＮＯＲゲートの出力に結合すると、より均衡が取れた様態でシフトの動作およびラッチの動作を実行するビットシフト回路２００が得られる。上述の文献は本明細書において上に援用しており、したがって、同文献に記載されるクロック回路およびシフトレジスタのステージの詳細な説明を、説明を簡潔にするために省く。
【００３９】
Ｍ個のシフトレジスタ２０８（図１）が並列に結合される用途において、当業者であれば、エッジの位置が合わせられたクロック回路２０６はシフトレジスタ２０８それぞれに必ずしも必要ではないことを理解する。１つのクロック回路２０６によって生成されたＣＢ、ＣＮ、Ｃ９０ＢおよびＣ９０Ｎのクロック信号がＭ個のシフトレジスタ２０８のそれぞれに結合された場合に、１つのエッジの位置が合わせられたクロック回路２０６が用いられ得る。上述したような用途の一例は、Ｍビット幅のコマンドワードを受信するコマンドバッファである。
【００４０】
図７に示すのは、ビットシフト回路２００の実施形態を含み、そして図１のコマンドバッファ４６に置換され得るコマンドバッファ３７０の一部である。図７を参照して、コマンドバッファ３７０は、複数のパケットワードからなるコマンドパケットＣＡを受信する。パケットワードは、コマンドバス３７４を介してシフトレジスタ３７２に付与される。シフトレジスタ３７２は、図３に示すビットシフト回路を含む。バス３７４の幅Ｍはシフトレジスタ３７２のサイズに対応し、コマンドパケット内のパケットワードの数Ｎは、シフトレジスタ３７２のステージ数の約数に対応する。図７に示すシフトレジスタ３７２は、コマンドパケット内にあるステージ数の半分のステージ（すなわち、パケットワードが４つあるため２つのシフトステージ）を有する。したがって、シフトレジスタ３７２は、クロック信号ＣＬＫに応答して、２つの２０ビットのパケットワードからなる２つのグループを順次受信する。４つのワードコマンドのパケットの開始と同時に、ＦＬＡＧ信号は、シフトレジスタ３７２と共にＣＬＫ信号によってクロック読み出しされる制御回路３７５に付与される。
【００４１】
２つのパケットワードがシフトレジスタ３７２にシフトされた後、制御回路３７５は、第１の格納レジスタ３７６に付与されるＬＯＡＤ１の信号を生成する。次いで、シフトレジスタ３７２からの最初の２つのパケットワードが第１の格納レジスタ３７６にロードされる。さらに２つのパケットワードがシフトレジスタ３７２にシフトされた後、制御回路３７５は第２の格納レジスタ３７８に付与されるＬＯＡＤ２の信号を生成する。次いで、シフトレジスタ３７２からの残りの２つのパケットワードは、第２の格納レジスタ３７６にロードされる。次いで、第１の格納レジスタ３７６および第２の格納レジスタ３７８は、コマンドバス３９０上に４０ビットのコマンドワードＹ＜３９：０＞を一括して出力する。
【００４２】
コマンドバス３９０上のコマンドワードＹ＜３９：０＞は、本発明の一実施形態による、カラムコマンド装置（「ＣＣＵ」）３９８およびロウコマンド装置（「ＲＣＵ」）３９６を含むコマンド装置３９４に付与される。ＲＣＵ３９６はロウアドレスおよびロウコマンドの処理を担い、ＣＣＵ３９８はカラムアドレスおよびカラムコマンドの処理を担う。
【００４３】
ＣＣＵ３９８は、カラムアドレスおよびバンクアドレスをカラムアドレスバス４００に、ハイレベルコマンドをコマンド実行装置４０２に、そしてタイミング信号を直列のシフトレジスタ４０４ａ〜ｎによって形成されたシーケンサ４０３に出力する。シフトレジスタ４０４は、図３に示すビットシフト回路２００を含む。シフトレジスタ４０４は、ＣＣＵ３９８からのコマンド信号に応答して、コマンド実行装置４０２によって発行されたカラムコマンドのタイミングを制御する。
【００４４】
コマンドバッファ３７０の構造および動作は、１９９７年１２月１９日に出願されたＭａｎｎｉｎｇに対する米国特許出願第０８／９９４，４６１号により詳細に記載されている。同文献を本明細書において参考として援用する。
【００４５】
図８はコンピュータシステム４１０のブロック図である。コンピュータシステム４１０は、図３に示すビットシフト回路に類似したビットシフト回路２００を含むメモリデバイス４１６ａ〜ｃを含む。コンピュータシステム４１０は、メモリ制御器４１８を介して３つのＳＬＤＲＡＭのパケット化されたダイナミックランダムアクセスメモリデバイス４１６ａ〜ｃに結合された、プロセッサバス４１４を有するプロセッサ４１２を含む。コンピュータシステム４１０はまた、プロセッサバス４１４、バスブリッジ４２２および拡張バス４２４（例えば、業界標準アーキテクチャ（「ＩＳＡ」）バスまたは周辺部品相互接続（規格）（ＰＣＩ）バス）を介してプロセッサ４１２に結合された、キーパッドまたはマウスなどの１つ以上の入力デバイス４２０も含む。入力デバイス４２０により、オペレータまたは電子デバイスが、データをコンピュータシステム４１０に入力することが可能になる。１つ以上の出力デバイス４３０はプロセッサ４１２に結合されて、プロセッサ４１２によって生成されたデータを表示または出力する。出力デバイス４３０は、拡張バス４２４、バスブリッジ４２２およびプロセッサバス４１４を介してプロセッサ４１２に結合される。出力デバイス４２４の例は、プリンタおよびビデオ表示装置を含む。１つ以上のデータ格納デバイス４３８は、プロセッサバス４１４、バスブリッジ４２２および拡張バス４２４を介してプロセッサ４１２に結合されて、これにより格納媒体（図示せず）にデータを格納するか、格納媒体からデータを取り出す。格納デバイス４３８および格納媒体の例は、固定したディスクドライブのフロッピー（Ｒ）ディスクドライブ、テープカセットおよびコンパクトディスクの読出し専用メモリドライブを含む。
【００４６】
動作の間に、プロセッサ４１２は、メモリ制御器４１８を介してメモリデバイス４１６ａ〜ｃと通信する。メモリ制御器４１８は、制御情報およびアドレス情報の両方を含むメモリデバイス４１６ａ〜ｃのコマンドパケットを送信する。データは、プロセッサ４１２とメモリデバイス４１６ａ〜ｃとの間で、メモリ制御器４１８およびプロセッサバス４１４を介して結合される。すべてのメモリデバイス４１６ａ〜ｃがメモリ制御器４１８と同じコンダクタに結合されるが、１つのメモリデバイス４１６ａ〜ｃのみが一度にデータを読み出すかまたは書き込むため、バス接続が回避される。バス接続は、一意的な識別子を有するメモリデバイス４１６ａ〜ｃのそれぞれ、およびこれらのコンポーネントのうちの１つのみを選択する識別コードを含むコマンドパケットによって回避される。
【００４７】
コンピュータシステム４１０は、複数の他のコンポーネントおよび信号ラインも含むが、説明を簡潔にするために図８からは省いてある。例えば、以下に説明するように、メモリデバイス４１６ａ〜ｃはさらに、内部タイミング信号を提供するコマンドクロック信号、メモリデバイス４１６にデータをクロック書き込みするデータクロック信号、およびコマンドパケットの開始を示すＦＬＡＧ信号を受信する。
【００４８】
上述の説明から、本明細書において本発明の特定の実施形態を例示を目的として記載してきたが、本発明の意図および範囲から逸脱せずに種々の改変を行い得ることが理解される。例えば、図５に示すように、ラッチステージ２９０は、ＣＮおよびＣ９０Ｎがローであり、かつ、ＣＢおよびＣ９０Ｂがハイである場合、またはＣＮおよびＣ９０Ｎがハイであり、かつ、ＣＢおよびＣ９０Ｂがローである場合に起動され、ラッチステージ２９２は、ＣＢおよびＣ９０Ｎがローであり、かつ、ＣＮおよびＣ９０Ｂがハイである場合、またはＣＢおよびＣ９０Ｎがローであり、かつ、ＣＮおよびＣ９０Ｂがハイである場合に起動される。しかし、ラッチステージ２９０および２８２を起動する組み合わせが切替えられるように、直列に接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲートに付与されるＣＮ、ＣＢ、Ｃ９０ＢおよびＣ９０Ｎの信号の組み合わせを変更してもよい。したがって、本発明は上掲の特許請求の範囲によってを除いては限定されない。
【図面の簡単な説明】
【図１】 図１は、ＳＬＤＲＡＭメモリデバイスのブロック図である。
【図２】 図２は、図１のメモリデバイスで使用可能なコマンドバッファのブロック図である。
【図３】 図３は、本発明の一実施形態によるビットシフト回路のブロック図である。
【図４】 図４は、本発明の一実施形態による、エッジの位置が合わされたクロック回路の模式図である。
【図５】 図５は、本発明の一実施形態による、シフトレジスタの模式図である。
【図６】 図６は、図３のビットシフト回路内にあるクロック信号を示すタイミング図である。
【図７】 図７は、図３のビットシフト回路を含む、図１のメモリデバイス内で使用可能なコマンドバッファのブロック図である。
【図８】 図８は、図３のビットシフト回路を有するメモリデバイスを含むコンピュータシステムのブロック図である。

Claims (41)

  1. デュアルエッジでトリガーされたビットシフト回路であって、
    第１のクロック信号を受信するように結合された第１のクロック回路、および第２のクロック信号を受信するように結合された第２のクロック回路を有するクロック生成器であって、各クロック回路は、非相補クロック信号を提供する第１の出力端子および相補クロック信号を提供する第２の出力端子を有し、各クロック回路は、各クロック回路によって受信された各クロック信号の第１および第２の状態に応答して、該第１の出力端子を第１および第２の基準電圧に交互に結合する第１のスイッチをさらに有し、各クロック回路によって受信された各クロック信号の該第１および該第２の状態に応答して、該第２の出力端子を該第２および該第１の基準電圧に交互に結合する第２のスイッチをさらに有する、クロック生成器と、
    該第１および該第２のクロック回路の該出力端子に結合されたシフトレジスタであって、第１の所定の関係を有する該第１および該第２のクロック信号に応答して入力ビットを受信するように結合された入力端子、および第２の所定の関係を有する該第１および該第２のクロック信号に応答して出力ビットを提供する出力端子をさらに有し、該シフトレジスタは、該第１のクロック信号の立ち上がりエッジおよび立ち下がりエッジの各々に応答して該出力端子において新しい出力ビットを提供する、シフトレジスタと
    を含む、デュアルエッジでトリガーされたビットシフト回路。
  2. 前記シフトレジスタは、該シフトレジスタの前記入力端子と前記出力端子との間で直列に結合された複数のシフトレジスタのステージを含み、各シフトレジスタのステージは、入力端子および出力端子を有し、前記第１のクロック回路からの前記非相補クロック信号および前記相補クロック信号と前記第２のクロック回路からの前記非相補クロック信号および前記相補クロック信号に応答して、該入力端子から該出力端子に該入力ビットをシフトするように適合された、請求項１に記載のビットシフト回路。
  3. 各シフトレジスタのステージは、
    データビットを受信するように結合された第１のラッチステージであって、該第１のラッチステージは、第１の所定の論理関係を有する前記第１の非相補クロック信号および前記第２の相補クロック信号に応答して、該データビットをラッチする、第１のラッチステージと、
    該第１のラッチステージから該データビットを受信するように結合された第２のラッチステージであって、該第２のラッチステージは、第２の所定の論理関係を有する該第１の非相補クロック信号および該第２の相補クロック信号に応答して、該データビットをラッチする、第２のラッチステージと
    を含み、該第１の非相補クロック信号および該第２の相補クロック信号の該所定の論理関係が変化する場合に、該データビットが該第１のラッチステージから該第２のラッチステージにシフトされる、請求項２に記載のビットシフト回路。
  4. 前記第１および前記第２のラッチステージが、
    前記データビットおよび出力端子を受信するように結合された入力端子を有するインバータであって、該インバータは第１および第２の供給端子をさらに有する、インバータと、
    第１の基準端子と該インバータの該第１の供給端子との間に結合された第１のスイッチング回路であって、前記第１の非相補クロック信号および前記第２の相補クロック信号を受信するようにさらに結合され、該第１のスイッチング回路は、該第１の非相補クロック信号および該第２の相補クロック信号の前記所定の論理関係に応答して、該第１の供給端子に該第１の基準端子を結合する、第１のスイッチング回路と、
    該インバータの該第２の供給端子と第２の基準端子との間に結合された第２のスイッチング回路であって、該第１の非相補クロック信号および該第２の相補クロック信号を受信するようにさらに結合され、該第２のスイッチング回路は、該第１の非相補クロック信号および該第２の相補クロック信号の該所定の論理関係に応答して、該第２の基準端子に第２の供給端子を結合する、第２のスイッチング回路と、
    該インバータの該第１および該第２の供給端子が、該第１および該第２のスイッチング回路を介して該第１および該第２の基準端子それぞれに結合されたことに応答して、該データビットをラッチする該インバータの該出力に結合されたラッチ回路と
    を含む、請求項３に記載のビットシフト回路。
  5. 前記第１のスイッチング回路は第１および第２の１対の直列に接続されたスイッチを含み、各対は、前記第１の基準端子と前記第１の供給端子との間に結合され、各スイッチは、前記クロック生成器から各クロック信号を受信するように結合された制御端子を有し、
    前記第２のスイッチング回路は第１および第２の１対の直列に接続されたスイッチを含み、各対は、前記第２の基準端子と前記第２の供給端子との間に結合され、各スイッチは、前記クロック生成器から各クロック信号を受信するように結合された制御端子を有する、請求項４に記載のビットシフト回路。
  6. 前記第１のスイッチング回路の前記第１および前記第２の１対のスイッチはＰＭＯＳトランジスタを含み、前記第２のスイッチング回路の前記第１および前記第２の１対のスイッチはＮＭＯＳトランジスタを含む、請求項５に記載のビットシフト回路。
  7. 前記ラッチ回路は２つのインバータを含み、各インバータは、他方のインバータの該入力端子に結合された出力端子を有する、請求項４に記載のビットシフト回路。
  8. 前記第１および前記第２のクロック回路が、
    各クロック信号を受信するように結合された入力を有し、さらに出力も有する第１のインバータと、
    該第１のインバータの該出力に結合された入力を有し、さらに出力も有する第２のインバータと、
    第１、第２、第３および第４の伝送ゲートであって、各伝送ゲートは、各入力端子および出力端子を有し、さらにそれぞれ非相補制御端子および相補制御端子を有する、第１、第２、第３および第４の伝送ゲートと
    を含み、
    該第１および該第４の伝送ゲートの該入力端子は第１の基準端子に結合され、該第２および該第３の伝送ゲートの該入力端子は第２の基準端子に結合され、
    該第１のインバータの該出力は、該第１および該第３の伝送ゲートの該非相補制御端子、ならびに該第２および該第４の伝送ゲートの該相補制御端子に結合され、
    該第２のインバータの該出力は、該第２および該第４の伝送ゲートの該非相補制御端子、ならびに該第１および該第３の伝送ゲートの該相補制御端子に結合され、
    該第１および該第２の伝送ゲートの該出力端子に結合された入力端子を有し、該非相補クロック信号を提供する出力端子をさらに有する、第１の出力バッファと、 該第３および該第４の伝送ゲートの該出力端子に結合された入力端子を有し、該相補クロック信号を提供する出力端子をさらに有する、第２の出力バッファと
    を含む、請求項１に記載のビットシフト回路。
  9. 前記第１、前記第２、前記第３および前記第４の伝送ゲートが、前記入力と前記出力との間に並列で結合された第１および第２のスイッチを含み、該第１のスイッチは、前記非相補制御端子に結合されたゲート端子を有し、該第２のスイッチは、前記相補制御端子に結合されたゲート端子を有する、請求項８に記載のビットシフト回路。
  10. 前記第２のクロック信号は前記第１のクロック信号に対して直交しているクロック信号である、請求項１に記載のビットシフト回路。
  11. 均衡が取れたデュアルエッジでトリガーされたビットシフト回路であって、
    第１および第２のクロック回路であって、それぞれは、それぞれ１つのクロック信号を受信するように結合され、非相補出力端子および相補出力端子を有して、該各クロック信号から生成された第１の非相補クロック信号および第２の相補クロック信号を提供する、第１および第２のクロック回路と、
    入力端子および出力端子を有し、該入力端子と該出力端子との間で直列で結合された複数のシフトレジスタのステージをさらに有するシフトレジスタであって、各シフトレジスタのステージは、入力端子および出力端子を有し、該第１の非相補クロック信号および該第２の相補クロック信号に応答して、該入力端子から該出力端子に入力ビットをシフトし、該第１のクロック回路によって受信される前記クロック信号の立ち上がりエッジおよび立ち下がりエッジの各々に応答して該出力端子において新しい出力ビットを提供する、シフトレジスタと
    を含む、均衡が取れたデュアルエッジでトリガーされたビットシフト回路。
  12. 各シフトレジスタのステージは、
    データビットを受信するように結合された第１のラッチステージであって、該第１のラッチステージは、前記第１の非相補クロック信号および前記第２の相補クロック信号の第１の論理関係に応答して該データビットをラッチする、第１のラッチステージと、
    該第１のラッチステージから該データビットを受信するように結合された第２のラッチステージであって、該第２のラッチステージは、該第１の非相補クロック信号および該第２の相補クロック信号の第２の論理関係に応答して、該データビットをラッチする、第２のラッチステージと
    を含み、該第１の非相補クロック信号および該第２の相補クロック信号の該論理関係が変化する場合に、該データビットが該第１のラッチステージから該第２のラッチステージにシフトされる、請求項１１に記載のビットシフト回路。
  13. 前記第１および前記第２のラッチステージが、
    前記データビットを受信するように結合された入力端子および出力端子を有するインバータであって、該インバータは第１および第２の供給端子をさらに有する、インバータと、
    第１の基準端子と該インバータの該第１の供給端子との間に結合され、前記第１の非相補クロック信号および前記第２の相補クロック信号を受信するように結合された制御端子を有する、第１および第２の１対の直列に接続されたスイッチと、
    該インバータの該第２の供給端子と第２の基準端子との間に結合され、該第１の非相補クロック信号および該第２の相補クロック信号を受信するように結合された制御端子を有する、第３および第４の１対の直列に接続されたスイッチと、
    該第１または該第２の１対の直列に接続されたスイッチのうちの１つ、および該第３または該第４の１対の直列に接続されたスイッチのうちの１つが同時に導電性である場合に、該インバータが駆動されたことに応答して該データビットをラッチするように、該インバータの該出力に結合されたラッチと
    を含む、請求項１２に記載のビットシフト回路。
  14. 前記第１および前記第２のクロック回路が、
    前記入力クロック信号を受信するように結合された第１のインバータの入力、および第１のインバータの出力を有する第１のインバータと、
    第１のインバータの出力に結合された第２のインバータの入力および第２のインバータの出力を有する第２のインバータと、
    第１の入力端子、第１の出力端子、第１のインバータの出力に結合された第１の非相補制御端子、および該第２のインバータの出力に結合された第１の相補制御端子を有する第１の伝送ゲートと、
    第２の入力端子、第２の出力端子、該第１のインバータの出力に結合された第２の非相補制御端子、および該第２のインバータの出力に結合された第２の相補制御端子を有する第２の伝送ゲートと、
    第３の入力端子、第３の出力端子、該第１のインバータの出力に結合された第３の非相補制御端子、および該第２のインバータの出力に結合された第３の相補制御端子を有する第３の伝送ゲートと、
    第４の入力端子、第４の出力端子、該第２のインバータの出力に結合された第４の非相補制御端子、および該第１のインバータの出力に結合された第４の相補制御端子を有する第４の伝送ゲートと、
    該第１および該第４の入力端子に結合された第１の電圧源と、
    該第２および該第３の入力端子に結合された第２の電圧源と、
    該第１および該第２の出力端子に結合された入力端子を有し、非反転クロック信号を提供する出力をさらに有する、第１の出力バッファと、
    該第３および該第４の出力端子に結合された入力端子を有し、反転クロック信号を提供する出力をさらに有する、第２の出力バッファと
    を含む、請求項１１に記載のビットシフト回路。
  15. 前記第１、前記第２、前記第３および前記第４の伝送ゲートが、前記入力と前記出力との間に並列で結合された第１および第２のスイッチを含み、該第１のスイッチは、前記非相補制御端子に結合されたゲート端子を有し、該第２のスイッチは、前記相補制御端子に結合されたゲート端子を有する、請求項１４に記載のビットシフト回路。
  16. 前記第２のクロック回路によって受信される各クロック信号は、前記第１のクロック回路によって受信される各クロック信号に対して直交しているクロック信号である、請求項１１に記載のビットシフト回路。
  17. デュアルエッジでトリガーされたビットシフト回路であって、
    第１および第２のシングルツーデュアル（ｓｉｎｇｌｅ−ｔｏ−ｄｕａｌ）のエッジの位置が合わせられたクロック生成器であって、それぞれは、各入力クロック信号を受信するように結合された入力端子と、各入力クロック信号から生成された第１および第２のエッジの位置が合わせられた相補出力クロック信号を提供する出力端子とを有する、第１および第２のシングルツーデュアルのエッジの位置が合わせられたクロック生成器と、
    該第１および該第２のクロック生成器の該出力端子に結合された少なくとも１つのシフトレジスタのステージであって、該少なくとも１つのシフトレジスタのステージは、データビットを受信するように結合され、該第１のエッジの位置が合わせられた相補クロック信号の立ち上がりエッジおよび立ち下がりエッジの各々に応答して該データビットをラッチするように動作可能である、入力端子を有し、該第２のエッジの位置が合わせられた相補クロック信号の立ち上がりエッジおよび立ち下がりエッジの各々に応答して該データビットを提供する出力端子をさらに有する、少なくとも１つのシフトレジスタのステージと
    を含む、デュアルエッジでトリガーされたビットシフト回路。
  18. 前記第１および前記第２のシングルツーデュアルエッジの位置が合わせられたクロック生成器であって、
    前記入力クロック信号を受信するように結合された第１のインバータの入力、および第１のインバータの出力を有する第１のインバータと、
    第１のインバータの出力に結合された第２のインバータの入力、および第２のインバータの出力を有する第２のインバータと、
    第１の入力端子、第１の出力端子、第１のインバータの出力に結合された第１の非相補制御端子、および該第２のインバータの出力に結合された第１の相補制御端子を有する第１の伝送ゲートと、
    第２の入力端子、第２の出力端子、該第１のインバータの出力に結合された第２の非相補制御端子、および該第２のインバータの出力に結合された第２の相補制御端子を有する第２の伝送ゲートと、
    第３の入力端子、第３の出力端子、該第１のインバータの出力に結合された第３の非相補制御端子、および該第２のインバータの出力に結合された第３の相補制御端子を有する第３の伝送ゲートと、
    第４の入力端子、第４の出力端子、該第２のインバータの出力に結合された第４の非相補制御端子、および該第１のインバータの出力に結合された第４の相補制御端子を有する第４の伝送ゲートと、
    該第１および該第４の入力端子に結合された第１の電圧源と、
    該第２および該第３の入力端子に結合された第２の電圧源と、
    該第１および該第２の出力端子に結合された入力端子を有し、非反転クロック信号を提供する出力をさらに有する、第１の出力バッファと、
    該第３および該第４の出力端子に結合された入力端子を有し、反転クロック信号を提供する出力をさらに有する、第２の出力バッファと
    を含む、請求項１７に記載のビットシフト回路。
  19. 前記少なくとも１つのシフトレジスタのステージであって、
    第１および第２の電圧供給源と、
    前記データビットを受信するように結合された入力端子、および出力端子を有する第１の否定回路であって、該第１のインバータは第１および第２の供給端子をさらに有する、第１の否定回路と、
    該第１のインバータの該出力端子に結合された入力端子、および出力端子をさらに有する第１のラッチ回路であって、該第１のラッチは、該第１および該第２の供給端子が該第１および該第２の電圧供給源それぞれに結合されたことに応答して、該データビットをラッチする、第１のラッチ回路と、
    該第１のラッチ回路の該出力端子に結合された入力端子、および出力端子を有する第２の否定回路であって、該第２のインバータは第３および第４の供給端子をさらに有する、第２の否定回路と、
    該第２の否定回路の該出力端子に結合された入力端子、および該データビットを提供する出力端子をさらに有する第２のラッチであって、該第３および該第４の供給端子が該第１および該第２の電圧供給源それぞれに結合されたことに応答して、該データビットをラッチする、第２のラッチと、
    該第１の電圧供給源と該第１および該第３の供給端子との間、ならびに該第２の電圧供給源と該第２および該第４の供給端子との間で結合されたスイッチング回路であって、該第１および該第２のエッジの位置が合わせられた相補出力クロック信号を受信するようにさらに結合され、該第１および該第２のエッジの位置が合わせられた相補クロック信号に応答して、該第１および該第２の電圧供給源の両方に該第１および該第２のインバータを交互に結合する、スイッチング回路と
    を含む、請求項１７に記載のビットシフト回路。
  20. 前記スイッチング回路であって、
    前記第１の供給端子と前記第１の電圧供給源との間に結合された、第１および第２の１対の直列に接続されたスイッチと、
    前記第２の供給端子と前記第２の電圧供給源との間に結合された、第３および第４の１対の直列に接続されたスイッチと、
    前記第３の供給端子と前記第１の電圧供給源との間に結合された、第５および第６の１対の直列に接続されたスイッチと、
    前記第４の供給端子と前記第２の電圧供給源との間に結合された、第７および第８の１対の直列に接続されたスイッチと
    を含む、請求項１９に記載のビットシフト回路。
  21. 前記第１、前記第２、前記第５および前記第６の１対の直列に接続されたスイッチは、１対の直列に接続されたＰＭＯＳトランジスタを含み、前記第３、前記第４、前記第７および前記第８の１対の直列に接続されたスイッチは、１対の直列に接続されたＮＭＯＳトランジスタを含む、請求項２０に記載のビットシフト回路。
  22. 前記第１および前記第２のラッチは２つのインバータを含み、各インバータは、他方のインバータの該入力端子に結合された出力端子を有する、請求項１９に記載のビットシフト回路。
  23. 前記第２のシングルツーデュアルのエッジの位置が合わせられたクロック生成器によって受信された各クロック信号は前記第１のシングルツーデュアルのエッジの位置が合わせられたクロック生成器によって受信された各クロック信号に対して直交しているクロック信号である、請求項１７に記載のビットシフト回路。
  24. メモリデバイス内のコマンドワードを受信および取り込むためのコマンドバッファであって、
    入力端子、出力端子およびクロック端子を有する、デュアルエッジでトリガーされたシフトレジスタであって、該シフトレジスタの該入力端子はＭビット幅のバスに結合され、
    第１のクロック信号を受信するように結合された第１のクロック回路、および第２のクロック信号を受信するように結合された第２のクロック回路を有する少なくとも１つのクロック生成器であって、各クロック回路は、第１および第２の出力端子を有して、それぞれ非相補クロック信号および相補クロック信号を提供し、各クロック回路は、各クロック回路によって受信された各クロック信号の第１および第２の状態に応答して、該第１の出力端子を第１および第２の基準電圧に交互に結合する第１のスイッチをさらに有し、各クロック回路によって受信された各クロック信号の該第１および該第２の状態に応答して、該第２の出力端子を該第２および該第１の基準電圧に交互に結合する第２のスイッチをさらに有する、クロック生成器と、
    Ｍ個のシフトレジスタであって、それぞれは、該コマンドワードの各コマンドビットを受信するように結合され、該第１および該第２のクロック回路の該出力端子にさらに結合され、該Ｍ個のシフトレジスタはそれぞれ、Ｎ個のシフトレジスタのステージを有し、各シフトレジスタのステージは、各コマンドビットを受信するように結合された入力端子を有し、第１の所定の関係を有する該第１および該第２のクロック信号に応答して各コマンドビットをラッチするように動作可能であり、第２の所定の関係を有する該第１および該第２のクロック信号に応答して該コマンドビットを提供する出力端子をさらに有し、該第１のクロック信号の立ち上がりエッジおよび立ち下がりエッジの各々に応答して該出力端子において新しいコマンドビットを提供する、Ｍ個のシフトレジスタとを含む、シフトレジスタと、
    開始端子、クロック端子、および出力端子を有する制御回路であって、該制御回路は、開始信号が該開始端子に付与された後、該クロック端子に付与された所定数のクロック信号に応答して、ロード信号を生成する、制御回路と、
    Ｎ＊Ｍの格納セルを有する格納レジスタであって、該セルのそれぞれは、出力端子、各シフトレジスタのステージの該出力に結合された入力端子、および該制御回路の該出力端子に結合されたロード端子を有し、該格納セルはそれぞれ、該格納セルの該ロード端子に付与された該ロード信号に応答して、各シフトレジスタのステージの該出力端子において信号を格納し、該Ｎ＊Ｍの格納セルはコマンドワードを一括して出力する、格納レジスタと
    を含む、コマンドバッファ。
  25. 前記第１および前記第２のクロック回路であって、
    前記入力クロック信号を受信するように結合された第１のインバータの入力、および第１のインバータの出力を有する第１のインバータと、
    第１のインバータの出力に結合された第２のインバータの入力、および第２のインバータの出力を有する第２のインバータと、
    第１の入力端子、第１の出力端子、第１のインバータの出力に結合された第１の非相補制御端子、および該第２のインバータの出力に結合された第１の相補制御端子を有する第１の伝送ゲートと、
    第２の入力端子、第２の出力端子、該第１のインバータの出力に結合された第２の非相補制御端子、および該第２のインバータの出力に結合された第２の相補制御端子を有する第２の伝送ゲートと、
    第３の入力端子、第３の出力端子、該第１のインバータの出力に結合された第３の非相補制御端子、および該第２のインバータの出力に結合された第３の相補制御端子を有する第３の伝送ゲートと、
    第４の入力端子、第４の出力端子、該第２のインバータの出力に結合された第４の非相補制御端子、および該第１のインバータの出力に結合された第４の相補制御端子を有する第４の伝送ゲートと、
    該第１および該第４の入力端子に結合された第１の電圧源と、
    該第２および該第３の入力端子に結合された第２の電圧源と、
    該第１および該第２の出力端子に結合された入力端子を有し、非反転クロック信号を提供する出力をさらに有する、第１の出力バッファと、
    該第３および該第４の出力端子に結合された入力端子を有し、反転クロック信号を提供する出力をさらに有する、第２の出力バッファと
    を含む、請求項２４に記載のコマンドバッファ。
  26. 各シフトレジスタのステージであって、
    第１および第２の電圧供給源と、
    各コマンドビットを受信するように結合された入力端子、および出力端子を有する第１の否定回路であって、該第１のインバータは第１および第２の供給端子をさらに有する、第１の否定回路と、
    該第１のインバータの該出力端子に結合された入力端子、および出力端子をさらに有する第１のラッチ回路であって、該第１のラッチは、該第１および該第２の供給端子が該第１および該第２の電圧供給源それぞれに結合されたことに応答して、各コマンドビットをラッチする、第１のラッチ回路と、
    該第１のラッチ回路の該出力端子に結合された入力端子、および出力端子を有する第２の否定回路であって、該第２のインバータは第３および第４の供給端子をさらに有する、第２の否定回路と、
    該第２の否定回路の該出力端子に結合された入力端子、および各コマンドビットを提供する出力端子をさらに有する第２のラッチであって、該第２のラッチは、該第３および該第４の供給端子が該第１および該第２の電圧供給源それぞれに結合されたことに応答して、各コマンドビットをラッチする、第２のラッチと、
    該第１の電圧供給源と該第１および該第３の供給端子との間、ならびに該第２の電圧供給源と該第２および該第４の供給端子との間で結合されたスイッチング回路であって、該第１および該第２のエッジの位置が合わせられた相補クロック信号を受信するようにさらに結合され、該第１および該第２のエッジの位置が合わせられた相補クロック信号に応答して、該第１および該第２の電圧供給源の両方に該第１および該第２のインバータを交互に結合する、スイッチング回路と
    を含む、請求項２４に記載のコマンドバッファ。
  27. メモリデバイスであって、
    コマンドワードに応答して、ロウアドレスおよびカラムアドレスによって決定された場所においてデータを格納するように適合されたメモリセルの少なくとも１つのアレイと、
    該ロウアドレスを受信およびデコードし、該コマンドワードに応答して、該ロウアドレスに対応するメモリセルのロウを選択するように適合された、ロウアドレス回路と、
    データを受信するか、または該コマンドワードに応答して、該カラムアドレスに対応する選択されたロウ内のメモリセルのうちの１つに該データを付与するように適合された、カラムアドレス回路と、
    該コマンドワードに応答して、外部端子と該カラムアドレス回路との間でデータを結合するように適合された、データパス回路と、
    Ｍビットバス上で受信されたＮ Ｍビットのワードのコマンドパケットに応答して、該コマンドワードを生成するコマンドワード生成器であって、
    入力端子、出力端子およびクロック端子を有する、デュアルエッジでトリガーされたシフトレジスタであって、該シフトレジスタの該入力端子は該Ｍビット幅のバスに結合され、
    第１のクロック信号を受信するように結合された第１のクロック回路、および第２のクロック信号を受信するように結合された第２のクロック回路を有する少なくとも１つのクロック生成器であって、各クロック回路は、第１および第２の出力端子を有して、それぞれ非相補クロック信号および相補クロック信号を提供し、各クロック回路は、各クロック回路によって受信された各クロック信号の第１および第２の状態に応答して、該第１の出力端子を第１および第２の基準電圧に交互に結合する第１のスイッチをさらに有し、各クロック回路によって受信された各クロック信号の該第１および該第２の状態に応答して、該第２の出力端子を該第２および該第１の基準電圧に交互に結合する第２のスイッチをさらに有する、クロック生成器と、
    Ｍ個のシフトレジスタであって、それぞれは、該コマンドワードの各コマンドビットを受信するように結合され、該第１および該第２のクロック回路の該出力端子にさらに結合され、該Ｍ個のシフトレジスタはそれぞれ、Ｎ個のシフトレジスタのステージを有し、各シフトレジスタのステージは、各コマンドビットを受信するように結合された入力端子を有し、第１の所定の関係を有する該第１および該第２のクロック信号に応答して各コマンドビットをラッチするように動作可能であり、第２の所定の関係を有する該第１および該第２のクロック信号に応答して該コマンドビットを提供する出力端子をさらに有し、該第１のクロック信号の立ち上がりエッジおよび立ち下がりエッジの各々に応答して該出力端子において新しいコマンドビットを提供する、シフトレジスタと
    を含む、シフトレジスタと、
    開始端子、クロック端子および出力端子を有する制御回路であって、該制御回路は、開始信号が該開始端子に付与された後、該クロック端子に付与された所定数のクロック信号に応答して、ロード信号を生成する、制御回路と、
    Ｎ＊Ｍの格納セルを有する格納レジスタであって、該セルのそれぞれは、出力端子、各シフトレジスタのステージの該出力に結合された入力端子、および該制御回路の該出力端子に結合されたロード端子を有し、該格納セルはそれぞれ、該格納セルの該ロード端子に付与された該ロード信号に応答して、各シフトレジスタのステージの該出力端子において信号を格納し、該Ｎ＊Ｍの格納セルはコマンドワードを一括して出力する、格納レジスタと
    を含む、コマンドワード生成器と
    を含む、メモリデバイス。
  28. 前記第１および前記第２のクロック回路であって、
    前記入力クロック信号を受信するように結合された第１のインバータの入力、および第１のインバータの出力を有する第１のインバータと、
    第１のインバータの出力に結合された第２のインバータの入力、および第２のインバータの出力を有する第２のインバータと、
    第１の入力端子、第１の出力端子、第１のインバータの出力に結合された第１の非相補制御端子、および該第２のインバータの出力に結合された第１の相補制御端子を有する第１の伝送ゲートと、
    第２の入力端子、第２の出力端子、該第１のインバータの出力に結合された第２の非相補制御端子、および該第２のインバータの出力に結合された第２の相補制御端子を有する第２の伝送ゲートと、
    第３の入力端子、第３の出力端子、該第１のインバータの出力に結合された第３の非相補制御端子、および該第２のインバータの出力に結合された第３の相補制御端子を有する第３の伝送ゲートと、
    第４の入力端子、第４の出力端子、該第２のインバータの出力に結合された第４の非相補制御端子、および該第１のインバータの出力に結合された第４の相補制御端子を有する第４の伝送ゲートと、
    該第１および該第４の入力端子に結合された第１の電圧源と、
    該第２および該第３の入力端子に結合された第２の電圧源と、
    該第１および該第２の出力端子に結合された入力端子を有し、非反転クロック信号を提供する出力をさらに有する、第１の出力バッファと、
    該第３および該第４の出力端子に結合された入力端子を有し、反転クロック信号を提供する出力をさらに有する、第２の出力バッファと
    を含む、請求項２７に記載のメモリデバイス。
  29. 各シフトレジスタのステージであって、
    第１および第２の電圧供給源と、
    各コマンドビットを受信するように結合された入力端子、および出力端子を有する第１の否定回路であって、該第１のインバータは第１および第２の供給端子をさらに有する、第１の否定回路と、
    該第１のインバータの該出力端子に結合された入力、および出力端子をさらに有する第１のラッチ回路であって、該第１のラッチは、該第１および該第２の供給端子が該第１および該第２の電圧供給源それぞれに結合されたことに応答して、各コマンドビットをラッチする、第１のラッチ回路と、
    該第１のラッチ回路の該出力端子に結合された入力端子、および出力端子を有する第２の否定回路であって、該第２のインバータは第３および第４の供給端子をさらに有する、第２の否定回路と、
    該第２の否定回路の該出力端子に結合された入力端子、および各コマンドビットを提供する出力端子をさらに有する第２のラッチであって、該第２のラッチは、該第３および該第４の供給端子が該第１および該第２の電圧供給源それぞれに結合されたことに応答して、各コマンドビットをラッチする、第２のラッチと、
    該第１の電圧供給源と該第１および該第３の供給端子との間、ならびに該第２の電圧供給源と該第２および該第４の供給端子との間で結合されたスイッチング回路であって、該第１および該第２のエッジの位置が合わせられた相補クロック信号を受信するようにさらに結合され、該第１および該第２のエッジの位置が合わせられた相補クロック信号に応答して、該第１および該第２の電圧供給源の両方に該第１および該第２のインバータを交互に結合する、スイッチング回路と
    を含む、請求項２７に記載のメモリデバイス。
  30. コンピュータシステムであって、
    プロセッサバスを有するプロセッサと、
    該プロセッサバスを介して該プロセッサに結合され、データを該コンピュータシステム内に入力することを可能にするように適合された入力デバイスと、
    該プロセッサバスを介して該プロセッサに結合され、データを該コンピュータシステムから出力することを可能にするように適合された出力デバイスと、
    該プロセッサバスを介して該プロセッサに結合されたメモリデバイスであって、
    コマンドワードに応答して、ロウアドレスおよびカラムアドレスによって決定された場所においてデータを格納するように適合されたメモリセルの少なくとも１つのアレイと、
    該ロウアドレスを受信およびデコードし、該コマンドワードに応答して、該ロウアドレスに対応するメモリセルのロウを選択するように適合された、ロウアドレス回路と、
    データを受信するか、または該コマンドワードに応答して、該カラムアドレスに対応する該選択されたロウ内の該メモリセルのうちの１つに該データを付与するように適合された、カラムアドレス回路と、
    該コマンドワードに応答して、外部端子と該カラムアドレス回路との間でデータを結合するように適合された、データパス回路と、
    Ｍビットバス上で受信されたＮ Ｍビットのワードのコマンドパケットに応答して、該コマンドワードを生成するコマンドワード生成器であって、
    入力端子、出力端子およびクロック端子を有する、デュアルエッジでトリガーされたシフトレジスタであって、該シフトレジスタの該入力端子は該Ｍビット幅のバスに結合され、
    第１のクロック信号を受信するように結合された第１のクロック回路、および第２のクロック信号を受信するように結合された第２のクロック回路を有する少なくとも１つのクロック生成器であって、各クロック回路は、第１および第２の出力端子を有して、それぞれ非相補クロック信号および相補クロック信号を提供し、各クロック回路は、各クロック回路によって受信された各クロック信号の第１および第２の状態に応答して、該第１の出力端子を第１および第２の基準電圧に交互に結合する第１のスイッチをさらに有し、各クロック回路によって受信された各クロック信号の該第１および該第２の状態に応答して、該第２の出力端子を該第２および該第１の基準電圧に交互に結合する第２のスイッチをさらに有する、クロック生成器と、
    Ｍ個のシフトレジスタであって、それぞれは、該コマンドワードの各コマンドビットを受信するように結合され、該クロック回路の該出力端子にさらに結合され、該Ｍ個のシフトレジスタはそれぞれ、Ｎ個のシフトレジスタのステージを有し、各シフトレジスタのステージは、各コマンドビットを受信するように結合された入力端子を有し、該第１のエッジの位置が合わせられた相補クロック信号の立ち上がりエッジおよび立ち下がりエッジの各々に応答して各コマンドビットをラッチするように動作可能であり、該第２のエッジの位置が合わせられた相補クロック信号の立ち上がりエッジおよび立ち下がりエッジの各々に応答して該コマンドビットを提供する出力端子をさらに有する、Ｍ個のシフトレジスタと
    を含む、シフトレジスタと、
    開始端子、クロック端子および出力端子を有する制御回路であって、該制御回路は、開始信号が該開始端子に付与された後、該クロック端子に付与された所定数のクロック信号に応答して、ロード信号を生成する、制御回路と、
    Ｎ＊Ｍの格納セルを有する格納レジスタであって、該セルのそれぞれは、出力端子、各シフトレジスタのステージの該出力に結合された入力端子、および該制御回路の該出力端子に結合されたロード端子を有し、該格納セルはそれぞれ、該格納セルの該ロード端子に付与された該ロード信号に応答して、各シフトレジスタのステージの該出力端子において信号を格納し、該Ｎ＊Ｍの格納セルはコマンドワードを一括して出力する、格納レジスタと
    を含む、コマンドワード生成器と
    を含む、コンピュータシステム。
  31. 前記第１および前記第２のクロック回路であって、
    前記入力クロック信号を受信するように結合された第１のインバータの入力、および第１のインバータの出力を有する第１のインバータと、
    第１のインバータの出力に結合された第２のインバータの入力、および第２のインバータの出力を有する第２のインバータと、
    第１の入力端子、第１の出力端子、第１のインバータの出力に結合された第１の非相補制御端子、および該第２のインバータの出力に結合された第１の相補制御端子を有する第１の伝送ゲートと、
    第２の入力端子、第２の出力端子、該第１のインバータの出力に結合された第２の非相補制御端子、および該第２のインバータの出力に結合された第２の相補制御端子を有する第２の伝送ゲートと、
    第３の入力端子、第３の出力端子、該第１のインバータの出力に結合された第３の非相補制御端子、および該第２のインバータの出力に結合された第３の相補制御端子を有する第３の伝送ゲートと、
    第４の入力端子、第４の出力端子、該第２のインバータの出力に結合された第４の非相補制御端子、および該第１のインバータの出力に結合された第４の相補制御端子を有する第４の伝送ゲートと、
    該第１および該第４の入力端子に結合された第１の電圧源と、
    該第２および該第３の入力端子に結合された第２の電圧源と、
    該第１および該第２の出力端子に結合された入力端子を有し、非反転クロック信号を提供する出力をさらに有する、第１の出力バッファと、
    該第３および該第４の出力端子に結合された入力端子を有し、反転クロック信号を提供する出力をさらに有する、第２の出力バッファと
    を含む、請求項３０に記載のコンピュータシステム。
  32. 各シフトレジスタのステージであって、
    第１および第２の電圧供給源と、
    各コマンドビットを受信するように結合された入力端子、および出力端子を有する第１の否定回路であって、該第１のインバータは第１および第２の供給端子をさらに有する、第１の否定回路と、
    該第１のインバータの該出力端子に結合された入力端子、および出力端子をさらに有する第１のラッチ回路であって、該第１のラッチは、該第１および該第２の供給端子が該第１および該第２の電圧供給源それぞれに結合されたことに応答して、各コマンドビットをラッチする、第１のラッチ回路と、
    該第１のラッチ回路の該出力端子に結合された入力端子、および出力端子を有する第２の否定回路であって、該第２のインバータは第３および第４の供給端子をさらに有する、第２の否定回路と、
    該第２の否定回路の該出力端子に結合された入力端子、および各コマンドビットを提供する出力端子をさらに有する第２のラッチであって、該第２のラッチは、該第３および該第４の供給端子が該第１および該第２の電圧供給源それぞれに結合されたことに応答して、各コマンドビットをラッチする、第２のラッチと、
    該第１の電圧供給源と該第１および該第３の供給端子との間、ならびに該第２の電圧供給源と該第２および該第４の供給端子との間で結合されたスイッチング回路であって、該第１および該第２のエッジの位置が合わせられた相補クロック信号を受信するようにさらに結合され、該第１および該第２のエッジの位置が合わせられた相補クロック信号に応答して、該第１および該第２の電圧供給源の両方に該第１および該第２のインバータを交互に結合する、スイッチング回路と
    を含む、請求項３０に記載のコンピュータシステム。
  33. デュアルエッジでトリガーされたデータビットのシフトのための方法であって、
    第１および第２の歪みが小さい、非相補および相補クロック信号を生成する工程と、
    該第１および該第２の歪みが小さい、非相補および相補クロック信号に応答して、シフトレジスタのステージを介して該データビットをシフトする工程と、
    該第１の非相補クロック信号の立ち上がりエッジおよび立ち下がりエッジの各々に応答して、出力端子において新しいデータビットを提供する工程と
    を包含する、方法。
  34. 生成する工程は、
    第１のノードを第１の基準端子に、そして第２のノードを第２の基準端子に結合する工程、および該第１のノードを該第２の基準端子に、そして該第２のノードを該第１の基準端子に結合する工程を交互に行う工程と、
    該第１のノードに結合された第１のバッファ回路、および該第２のノードに結合された第２のバッファ回路をトリガーする工程と
    を包含する、請求項３３に記載の方法。
  35. シフトする工程は、
    該第１の歪みが小さい、非相補および相補クロック信号の各クロック移行に応答して、第１の論理回路を第１および第２の基準電圧に結合する工程と、
    該第１の論理回路の該出力をラッチする工程と、
    該第２の歪みが小さい、非相補および相補クロック信号の各クロック移行に応答して、第２の論理回路を該第１および該第２の基準電圧に結合する工程と、
    該第２の論理回路の該出力をラッチする工程と
    を包含する、請求項３３に記載の方法。
  36. 前記第１および前記第２の論理回路を結合する工程は、前記第１および前記第２の歪みが小さい、非相補および相補クロック信号に応答して、１対のスイッチを閉じる工程を包含する、請求項３５に記載の方法。
  37. １対のスイッチを閉じる工程は一方のスイッチを他方の前に閉じる工程を包含する、請求項３６に記載の方法。
  38. デュアルエッジでトリガーされたデータビットのシフトのための方法であって、
    第１の組の相補クロック信号のクロックのエッジの位置を合わせる工程と、
    第２の組の相補クロック信号のクロックのエッジの位置を合わせる工程と、
    該第１および該第２の組の相補クロック信号に応答して、シフトレジスタのステージを介して該データビットをシフトする工程と、
    該第１の組の相補クロック信号の該クロック信号のうちの１つの立ち上がりエッジおよび立ち下がりエッジの各々に応答して、出力端子において新しいデータビットを提供する工程と
    を包含する、方法。
  39. 前記第１および前記第２の組の相補クロック信号の前記クロックエッジの位置を合わせる工程は、入力クロック信号の移行に応答して、第１のバッファ回路を第１の基準電圧に、第２のバッファ回路を第２の基準電圧に結合する工程、および該第１のバッファ回路を該第２の基準電圧に、該第２のバッファ回路を該第１の基準電圧に結合する工程を交互に行う工程を包含する、請求項３８に記載の方法。
  40. 前記データビットをシフトする工程は、
    前記第１の組の相補クロック信号のクロック移行に応答して、第１のラッチ回路内でデータビットをラッチする工程と、
    前記第２の組の相補クロック信号のクロック移行に応答して、第２のラッチ回路内で第１のラッチ回路から該データビットをラッチする工程と
    を包含する、請求項３８に記載の方法。
  41. 前記第１および前記第２のラッチ回路内において前記データビットをラッチする工程は、
    前記第１および前記第２の相補クロック信号のクロック移行に応答して、第１および第２の供給端子に相補スイッチの１対を結合する工程と、
    該結合された相補スイッチの１対の前記出力をラッチする工程と
    を包含する、請求項４０に記載の方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7840717B2 (en) * 2008-02-14 2010-11-23 International Business Machines Corporation Processing a variable length device command word at a control unit in an I/O processing system
CN104751816B (zh) * 2015-03-31 2017-08-15 深圳市华星光电技术有限公司 移位寄存器电路

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5852378A (en) * 1997-02-11 1998-12-22 Micron Technology, Inc. Low-skew differential signal converter

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS64814A (en) * 1987-03-24 1989-01-05 Toshiba Corp Complementary signal output circuit

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5852378A (en) * 1997-02-11 1998-12-22 Micron Technology, Inc. Low-skew differential signal converter

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022030120A1 (ja) 2020-08-06 2022-02-10 ダウ・東レ株式会社 硬化性シリコーン組成物およびその硬化物
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