JP2000357392A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 プリフェッチ技術を採用しても、アドレスカ
ウンタの回路数や回路面積の増加を抑制できる半導体記
憶装置を提供することを目的としている。 【解決手段】 ｎ個の１ビットカウンタ回路５１−１〜
５１−ｎ、これらカウンタ回路の出力信号がそれぞれ対
応して供給されるｎ個の加算器５２−１〜５２−ｎ、及
び各加算器を制御する加算器制御回路５３でアドレスカ
ウンタを構成し、各１ビットカウンタ回路に外部からス
タートアドレスを与えて順次カウントアップして行き、
加算器制御回路から出力される偶数制御信号の状態に従
って、アドレッシングモードがシーケンシャルで且つス
タートアドレスが奇数アドレスであるときに前各記加算
器で加算を行うことにより、各１ビットカウンタ回路か
ら出力されるアドレスをそれぞれ反転し、それ以外のと
きには各１ビットカウンタ回路から出力されるアドレス
と同じ信号をそれぞれ出力することを特徴としている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は１サイクルで同時
に複数のデータにアクセスする、いわゆるプリフェッチ
技術を導入した半導体記憶装置に関し、特にアドレスカ
ウンタの構成に関するものである。

【０００２】

【従来の技術】近年の半導体メモリの動向として、ＣＰ
ＵやＭＰＵ等のコントローラ側とメモリとのデータ転送
レートのギャップを埋めるために、従来から用いられて
きた汎用ＤＲＡＭに代わってランバス（Ｒａｍｂｕｓ）
仕様ＤＲＡＭやシンクロナス（Ｓｙｎｃｒｏｎｕｓ）Ｄ
ＲＡＭ（以下ＳＤＲＡＭと称する）といったバーストデ
ータ転送のための特別な機能を持ったＤＲＡＭが使われ
るようになってきた。特に、ＳＤＲＡＭにおいては基本
クロック（ＣＬＫ）の周波数を上げるばかりではなく、
基本クロックの立ち上がりエッジに同期してデータの入
出力を行う従来からのＳｉｎｇｌｅ Ｄａｔａ Ｒａｔ
ｅ（ＳＤＲ）に対し、ランバス仕様ＤＲＡＭで行われて
いる様に基本クロックの立ち上がりと立ち下がりの両方
のエッジに同期させて２倍の速度でデータの入出力を行
うＤｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ（ＤＤＲ）の仕様
が確立され、製品化されようとしている。

【０００３】ここで、ＳＤＲＡＭ内部のカラム動作につ
いて考えてみると、基本クロックの周波数が１００ＭＨ
ｚとすれば周期は１０ｎｓとなり、ＳＤＲの場合にはこ
の期間内にアドレスのカウントアップ、カラム選択、デ
ータの転送などを行わねばならない。また、更に基本ク
ロックの周波数を上げようとした場合やＤＤＲ動作を行
う場合のことを考えると、一連のカラム動作を最短で
３．５ｎｓから４ｎｓの間に行う必要がある。これはい
かにパイプライン動作を行った場合でも、また半導体の
製造プロセスが改善されたとしても現在の技術では達成
することが非常に厳しい値であり、例えば従来の汎用Ｄ
ＲＡＭのＣＡＳサイクルタイム（ｔＰＣ）が１２〜１５
ｎｓ程度であったことを考えれば極めて実現が難しいと
いえる。

【０００４】この問題を解決するために、最近、プリフ
ェッチと呼ばれる技術が導入された。ＳＤＲＡＭでは、
例えば読み出しのカラム動作を行う際、予めセットされ
たアドレッシングモードとバースト長から、読み出しコ
マンドと同時に与えられるスタートアドレス（以下Ｔａ
ｐアドレスと称する）を取り込んだ時点でアクセスされ
るべき全番地を前もって特定することが出来る。そこ
で、内部的に最初のＴａｐアドレスにアクセスする際、
その後にアクセスされるはずの複数の番地を同時にアク
セスしてデータを途中まで読み出しておけば、２番目以
降のデータのカラム動作にとっては時間的な余裕が生ま
れる。読み出しコマンドを受け取ってから最初のＴａｐ
アドレスのデータ読み出しまでは、ＳＤＲＡＭの仕様上
ＣＡＳレイテンシとして余裕が取られているため、後は
パイプライン動作と組み合わせることによって連続して
短いサイクルタイムでのデータ出力が可能となる。但
し、あまりに多くのビットをプリフェッチしてしまう
と、内部データ線のタイミング制御が複雑になり、例え
ばプリフェッチしたデータの数よりも少ないバースト長
が指定された場合、せっかく読み出したデータを捨てる
ような状況が起こる。このため、プリフェッチするビッ
ト数は最小に留めるのが普通であり、現在の基本クロッ
クの周波数から考えると、通常は２ビットプリフェッチ
を行えば十分サイクルタイムに対応できると考えられ
る。

【０００５】図８は、プリフェッチしない従来の半導体
記憶装置について説明するためのもので、アドレスカウ
ンタの構成図である。カラムアドレスの深さ方向がｎ＋
１ビットの時、カウンタの個数はＡ＜０＞からＡ＜ｎ＞
（以下＜ｎ＞はビットオーダーの添字を表し、＜ｍ：ｎ
＞はｍからｎビットまで連続したビットオーダーを表
す：但しｍ，ｎは整数）までのｎ＋１個である。これら
のカウンタ１１−０〜１１−ｎにはそれぞれ、信号ＡＬ
ＴＣ＜ｎ：０＞，ＣＴＣＬＫ，ＴＡＰＬＴＣ，ＩＮＴＬ
Ｖが入力される。ＡＬＴＣ＜ｎ：０＞は内部でラッチさ
れたＴａｐアドレスであり、各添字に対応したカウンタ
１１−０〜１１−ｎへ入力される。またＣＴＣＬＫはカ
ウンタをインクリメントするためのクロック信号、ＴＡ
ＰＬＴＣはカウンタ内部にＴａｐアドレスを転送するた
めの信号である。更にＩＮＴＬＶはアドレッシングモー
ドを示す信号であり、この信号が“Ｈ”レベルの時はイ
ンターリーブ（Ｉｎｔｅｒｌｅａｖｅ）モード、“Ｌ”
レベルの時にはシーケンシャル（Ｓｅｑｕｅｎｔｉａ
ｌ）モードであることを示している。各ビットのカウン
タ１１−０〜１１−ｎからはカウンタアドレスＣＡ＜
ｎ：０＞が出力され、また同時にキャリー信号ＣＲＹ＜
ｎ−１：０＞が出力されて、それぞれ次段のカウンタへ
順次入力される。この時、カウンタ１１−０のキャリー
入力は、毎サイクルカウントアップを繰り返すように電
源（ＶＤＤ）に固定されており、またカウンタ１１−ｎ
のキャリー出力は次段がないためここでは特に出力して
いない。

【０００６】図９は、２ビットプリフェッチを行う従来
の半導体記憶装置について説明するためのもので、アド
レスカウンタの構成を表した概念図である。２ビットプ
リフェッチを行う場合、通常は連続した２つのアドレス
を同時にアクセスすることになるため、２セットのカウ
ンタ１２Ａ，１２Ｂが必要になる。これら２セットのカ
ウンタ１２Ａ，１２Ｂのアドレス入力部にはそれぞれ、
＋１加算器１３Ａ，１３Ｂが設けられており、加算器制
御回路１４の出力によって加算器１３Ａ，１３Ｂのどち
らを有効にするかが制御されている。

【０００７】ここで、上記加算器１３Ａ，１３Ｂの動作
について図１０（ａ）〜（ｄ）を基に考えてみる。ＳＤ
ＲＡＭでは、アドレッシングモードとしてインターリー
ブとシーケンシャルの２つのモードが定義されており、
図１０（ａ），（ｂ）がインターリーブ、図１０
（ｃ），（ｄ）がシーケンシャルを表している。またそ
れぞれのモードでＴａｐアドレスが偶数（Ｅｖｅｎ：こ
こでは“０００”）であるか、奇数（Ｏｄｄ：ここでは
“００１”）であるかによって全部で４つのアドレッシ
ングパターンが考えられる。この図１０（ａ）〜（ｄ）
では簡単化のために３ビットのアドレッシングについて
示しており、各カウンタサイクルにおいて最下位ビット
が“０”である偶数（Ｅｖｅｎ）アドレスと“１”であ
る奇数（Ｏｄｄ）アドレスについて別々に分けて記して
いる。

【０００８】いま、１行に書かれている２つのアドレス
（破線で囲まれた部分）を２ビットプリフェッチするこ
とにすると、２つのアドレスカウンタ１２Ａ，１２Ｂは
各サイクルでそれぞれ偶数用、奇数用アドレスとしてＥ
ｖｅｎアドレス、Ｏｄｄアドレスを発生させる。従っ
て、各カウンタセットのうち、最下位に相当する１ビッ
トの出力は“０”と“１”に固定されるので不要とな
り、３ビットのアドレッシングでもカウンタは２ビット
あれば良いことになる。

【０００９】上記各加算器１３Ａ，１３Ｂの動作は、ま
ずインターリーブモードの場合、Ｔａｐアドレスが偶数
（Ａ＜０＞＝“０”）であるときには、最初に読み出さ
れるデータのアドレスはＥｖｅｎカウンタで発生し、２
ビットプリフェッチで同時にアクセスされる２番目のデ
ータのアドレスはＯｄｄカウンタによって発生する。こ
の時、ＥｖｅｎカウンタのカウンタアドレスはＴａｐア
ドレスと同じ値（０００）で良いので、偶数側の加算器
は動作する必要がなく、Ｔａｐアドレスをそのままカウ
ンタに伝えれば良い。またＯｄｄカウンタのスタートア
ドレスはＴａｐアドレスに対し最下位ビットを反転させ
たもの（００１）になっているが、上で述べたようにア
ドレスの最下位ビットは予め“１”に固定されているの
で、特に加算器を動作せる必要はなく、Ｔａｐアドレス
のうち最下位ビットを除いた残りのビットをＯｄｄカウ
ンタに伝えれば良い。

【００１０】一方、Ｔａｐアドレスが奇数（Ａ＜０＞＝
“１”）であるときには、最初に読み出されるデータの
アドレスはＯｄｄカウンタで発生し、２番目のデータの
アドレスはＥｖｅｎカウンタで発生する。この時、Ｏｄ
ｄカウンタのカウンタアドレスはＴａｐアドレスと同じ
値（００１）で良いので、奇数側の加算器は動作する必
要はなくＴａｐアドレスをそのままカウンタに伝えれば
良い。また、Ｅｖｅｎカウンタのスタートアドレスは、
Ｔａｐアドレスに対して最下位ビットを反転させたもの
（０００）になっているが、Ｏｄｄカウンタの最下位ビ
ットは“０”に固定されているので、加算器は動作させ
る必要がなく、Ｔａｐアドレスのうち最下位ビットを除
いた残りのビットをＥｖｅｎカウンタに伝えれば良い。

【００１１】次に、シーケンシャルモードの場合を考え
る。Ｔａｐアドレスが偶数（Ａ＜０＞＝“０”）である
時には、最初に読み出されるデータのアドレスはＥｖｅ
ｎカウンタで発生し、２番目のデータのアドレスはＯｄ
ｄカウンタによって発生する。この時、Ｅｖｅｎカウン
タのカウンタアドレスはＴａｐアドレスと同じ値（００
０）で良いので、偶数側の加算器は動作する必要がな
く、Ｔａｐアドレスをそのままカウンタに伝えれば良
い。またＯｄｄカウンタのスタートアドレスはＴａｐア
ドレスに対して１を加えたもの（００１）になっている
が、奇数アドレスの最下位ビットは“１”に固定されて
いるので加算器を動作させる必要はなく、Ｔａｐアドレ
スのうち最下位ビットを除いた残りのビットをＯｄｄカ
ウンタに伝えれば良い。

【００１２】これに対し、Ｔａｐアドレスが奇数（Ａ＜
０＞＝“１”）である時には、最初に読み出されるデー
タのアドレスはＯｄｄカウンタで発生し、２番目のデー
タのアドレスはＥｖｅｎカウンタで発生する。この時、
ＥｖｅｎカウンタのカウンタアドレスはＴａｐアドレス
と同じ値（００１）で良いので奇数側の加算器は動作す
る必要はなくＴａｐアドレスをそのままカウンタに伝え
れば良い。またＥｖｅｎカウンタのスタートアドレスは
Ｔａｐアドレスに対して１を加えたもの（０１０）にな
っており、この場合は偶数アドレスの最下位ビットが
“０”で固定されているだけではだめで、Ｔａｐアドレ
スの全ビットを見て桁上げの判断を行わなければならな
い。従って、この場合には偶数側の加算器の動作が必要
である。

【００１３】上述した動作をまとめると、奇数側の加算
器は各ケースにおいて１度も動作せず不要であることが
分かり、加算器は偶数側のみにあれば良い。この偶数側
の加算器が動作するのは、唯一シーケンシャルモードで
Ｔａｐアドレスが奇数の場合だけということが分かる。

【００１４】図１１は、以上のことを考慮した２ビット
プリフェッチカウンタの概念図である。カウンタは偶数
用、奇数用の２セットあり、それぞれアドレスのビット
数に対して最下位ビットのカウンタは省略され、仮想的
な最下位ビットアドレスは偶数が“０”、奇数が“１”
に固定されている。また、偶数用のカウンタ１２Ｂ’の
アドレス入力部には加算器制御回路１４で制御された＋
１加算器１３Ｂが設けられている。この加算器１３Ｂ
は、アドレッシングモードがシーケンシャルで且つＴａ
ｐアドレスの最下位ビットが“１”であるとき、カウン
タ１２Ｂ’のスタートアドレスがＴａｐアドレス＋１に
なるように動作する。

【００１５】図１２は、上記図１１に示した概念図に基
づいて、実際に２ビットプリフェッチ用のｎビットカウ
ンタを構成したときの構成図である。カウンタ本体は最
下位ビットであるＡ＜０＞を除きＡ＜１＞からＡ＜ｎ＞
までのものが奇数用と偶数用で２セット、加算器制御回
路１４はシーケンシャルでＴａｐアドレスが奇数である
ことを検知して各ビットごとに偶数制御信号ＥｖｅｎＣ
ｔｒｌ＜１：ｎ＞を生成する。また、＋１加算器１３Ｂ
−１〜１３Ｂ−ｎは、各偶数カウンタ１２Ｂ−１〜１２
Ｂ−ｎの前段に設けられ、ＥｖｅｎＣｔｒｌ＜１：ｎ＞
の状態にしたがってＴａｐアドレスをそのまま伝えたり
反転させて（＋１して）伝えたりする。

【００１６】各回路に入力される信号ＡＬＴＣ＜ｎ：０
＞、ＣＴＣＬＫ、ＴＡＰＬＴＣ、ＩＮＴＬＶのうち、Ａ
ＬＴＣ＜ｎ：０＞は内部でラッチされたＴａｐアドレス
であり、対応する添字のカウンタにそれぞれ入力され
る。最下位ビットの信号ＡＬＴＣ＜０＞は、加算器制御
回路１４に入力される。また、ＣＴＣＬＫはカウンタ１
２Ａ−１〜１２Ａ−ｎ，１２Ｂ−１〜１２Ｂ−ｎをイン
クリメントさせるためのクロック信号、ＴＡＰＬＴＣは
カウンタ内部にＴａｐアドレスを転送するための信号で
ある。更に、ＩＮＴＬＶはアドレッシングモードを示す
信号であり、この信号が“Ｈ”レベルの時はインターリ
ーブモード、“Ｌ”レベルの時にはシーケンシャルモー
ドであることを示している。

【００１７】上記カウンタ１２Ａ−１〜１２Ａ−ｎの各
ビットからは奇数のカウンタアドレスＣＡｏ＜１：ｎ＞
が出力され、上記カウンタ１２Ｂ−１〜１２Ｂ−ｎの各
ビットからは偶数のカウンタアドレスＣＡｅ＜１：ｎ＞
が出力される。また、同時に上記カウンタ１２Ａ−１〜
１２Ａ−ｎと１２Ｂ−１〜１２Ｂ−ｎからキャリー信号
ＣＲＹｏ＜１：ｎ−１＞とＣＲＹｅ＜１：ｎ−１＞がそ
れぞれ出力される。キャリー信号ＣＲＹｏ＜１：ｎ−１
＞とＣＲＹｅ＜１：ｎ−１＞はそれぞれ、順次次段のカ
ウンタへ入力される。ここで、Ａ＜１＞に対応するカウ
ンタ１２Ａ−１，１２Ｂ−１のキャリー入力は毎サイク
ルカウントアップを繰り返すように電源（ＶＤＤ）に固
定されており、またＡ＜ｎ＞に対応するカウンタ１２Ａ
−ｎ，１２Ｂ−ｎのキャリー出力は次段がないためここ
では特に出力していない。

【００１８】このような構成において、各カウンタ１２
Ａ−１〜１２Ａ−ｎ，１２Ｂ−１〜１２Ｂ−ｎの構成例
を図１３に、＋１加算器１３Ｂ−１〜１３Ｂ−ｎの構成
例を図１４に、また加算器制御回路１４の構成例を図１
５にそれぞれ示す。

【００１９】図１３に示す如く、各カウンタ１２Ａ−１
〜１２Ａ−ｎ，１２Ｂ−１〜１２Ｂ−ｎはそれぞれ、カ
ウンタ部１５、Ｔａｐ入力部１６、キャリー演算部１７
の３つの部分から構成されている。この図１３では、ｉ
（ｉ＝１〜ｎ）段目のカウンタ１２Ａ−ｉ（または１２
Ｂ−ｉ）に着目して示している。カウンタ部１５は、エ
クスクルーシブオアゲート２１、クロックドインバータ
２２〜２５及びインバータ２６，２７を含んで構成され
ている。Ｔａｐ入力部１６は、クロックドインバータ２
８，２９で構成されている。キャリー演算部１７は、イ
ンバータ３０〜３３、ノアゲート３４、エクスクルーシ
ブオアゲート３５及びナンドゲート３６を含んで構成さ
れている。また、インバータ３７に信号ＴＡＰＬＴＣを
供給してその反転信号ｂＴＡＰＬＴＣを生成し、インバ
ータ３８に信号ＣＴＣＬＫを供給してその反転信号ｂＣ
ＴＣＬＫを生成している。

【００２０】上記Ｔａｐ入力部１６はＴａｐ取り込み信
号ＴＡＰＬＴＣ，ｂＴＡＰＬＴＣによってスタートアド
レスＴＡＰをカウンタ部１５及びキャリー演算部１７に
取り込み、上記カウンタ部１５は前段のカウンタからの
キャリー信号ＣＲＹ＜ｉ−１＞とクロック信号ＣＴＣＬ
ＫによってカウンタアドレスＣＡ＜ｉ＞のカウントアッ
プを順次行い、更に上記キャリー演算部１７はアドレッ
シングモードに応じて次段のカウンタがカウントアップ
するタイミングを制御するキャリー信号ＣＲＹ＜ｉ＞を
生成する。

【００２１】また、図１４に示すように、＋１加算器１
３Ｂ−１〜１３Ｂ−ｎはそれぞれ、２つのＣＭＯＳ転送
ゲート３９，４０とインバータ４１，４２とで構成され
ており、信号ＥｖｅｎＣｔｒｌが“Ｌ”レベルの時には
信号ＡＬＴＣをそのまま信号ＴＡＰとして出力し、
“Ｈ”レベルの時には信号ＡＬＴＣを反転して信号ＴＡ
Ｐとして出力する。

【００２２】更に、加算器制御回路１４は、インバータ
４３、ナンドゲート４４−１〜４４−ｎ、及びインバー
タ４５−１〜４５−ｎを含んで構成されている。この加
算器制御回路１４は、信号ＩＮＴＬＶとＴａｐアドレス
を受け、信号ＩＮＴＬＶが“Ｌ”レベル、すなわちシー
ケンシャルモードで、且つ入力されている各ビットのＴ
ａｐアドレスが全て“１”に揃っているナンドゲートま
での信号ＥｖｅｎＣｔｒｌを“Ｈ”レベルにする。当然
ながらそれより下位の信号ＥｖｅｎＣｔｒｌは全て
“Ｈ”レベルである。

【００２３】次に、このような構成の時に、各カウンタ
１２Ａ−１〜１２Ａ−ｎ，１２Ｂ−１〜１２Ｂ−ｎのス
タートアドレスがどの様になるかを説明する。まず図１
２のような構成の時、奇数カウンタ１２Ａ−１〜１２Ａ
−ｎにはＴａｐアドレスＡＬＴＣ＜１：ｎ＞が直接入力
されているのでケースに関係なくスタートアドレスはＴ
ａｐアドレスと同一である。また偶数カウンタ１２Ｂ−
１〜１２Ｂ−ｎに関しては、アドレッシングモードがイ
ンターリーブであれば、加算器制御回路１４のＥｖｅｎ
Ｃｔｒｌ信号が全て“Ｌ”レベルになり、各加算器１３
Ｂ−１〜１３Ｂｎの転送ゲート３９が開いてＴａｐアド
レスがそのままスタートアドレスとなる。しかしアドレ
ッシングモードがシーケンシャルであれば、信号ＩＮＴ
ＬＶが“Ｌ”レベルになり加算器制御回路１４において
Ｔａｐアドレスのデコードが行われる。もし信号ＡＬＴ
Ｃ＜０＞が“０”（Ｔａｐアドレスが偶数）であれば全
てのＥｖｅｎＣｔｒｌ信号が“Ｌ”レベルになるのでイ
ンターリーブの時と同様にＴａｐアドレスがそのままス
タートアドレスとなる。また信号ＡＬＴＣ＜０＞が
“１”（Ｔａｐアドレスが奇数）ならば少なくとも信号
ＥｖｅｎＣｔｒｌ＜１＞は“Ｈ”レベルになり、それよ
り上位ビットの状態に応じて“Ｈ”レベルになる信号Ｅ
ｖｅｎＣｔｒｌのビットが変化する。例えば、信号ＡＬ
ＴＣ＜０：ｎ＞が１１０…０の時には、信号ＥｖｅｎＣ
ｔｒｌ＜１：２＞が“Ｈ”レベルになり、信号Ｅｖｅｎ
Ｃｔｒｌ＜３：ｎ＞が“Ｌ”レベルになる。ｎビット目
の偶数制御信号ＥｖｅｎＣｔｒｌ＜ｎ＞は、一般に下式
（１）のように表される。

【００２４】 ＥｖｅｎＣｔｒｌ＜ｎ＞＝／ＩＮＴＬＶ・ＡＩＬＴＣ＜０：ｎ−１＞…（１） 但し、／ＩＮＴＬＶは、ＩＮＴＬＶの反転信号である。

【００２５】従って、偶数カウンタ１２Ｂ−３〜１２Ｂ
−ｎにはＴａｐアドレスがそのまま入力され、偶数カウ
ンタ１２Ｂ−１，１２Ｂ−２には反転したものが入力さ
れる。すなわち、偶数カウンタ１２Ｂ−１〜１２Ｂ−ｎ
に入力されるスタートアドレスは００１…０となり、Ｔ
ａｐアドレスに対して１を加えた値になる。

【００２６】次に、図１３に示したカウンタの動作タイ
ミングを図１６（ａ），（ｂ）と図１７（ａ），（ｂ）
によって説明する。これらのタイミングチャートは、複
数のカウンタのうちカウンタ１２Ａ−２を例に示したも
のであり、アドレッシングは図１０（ａ）〜（ｄ）で説
明したように全部で４通りある。図１６（ａ），（ｂ）
がシーケンシャルの時、図１７（ａ），（ｂ）がインタ
ーリーブの時で、それぞれ（ａ）図がＴＡＰ＜ｉ＞＝
“０”の時、（ｂ）図がＴＡＰ＜ｉ＞＝“１”の時を示
している。

【００２７】はじめに図１６（ａ），（ｂ）について説
明する。アドレッシングモードがシーケンシャルである
とき、キャリー演算部１７の動作は簡単になる。信号Ｉ
ＮＴＬＶが“Ｌ”レベルなのでＴＰＲ＜ｉ＞は“Ｈ”レ
ベルに固定されており、ＴＡＰ＜ｉ＞の状態に関係なく
ＣＡＲ＜ｉ＞の値は常にＣＡ＜ｉ＞と同じになる。カラ
ムコマンドを受けてＴａｐアドレスが確定すると信号Ｔ
ＡＰＬＴＣが“Ｈ”レベル（時刻ｔ１からｔ２）になっ
てカウンタ部１５にＴＡＰ＜ｉ＞が取り込まれる。この
時、信号ＣＴＣＬＫはまだ“Ｌ”レベルであるため、こ
のＴＡＰ＜ｉ＞はＣＡＸ＜ｉ＞を経由してそのままＣＡ
＜ｉ＞に出力される。次に、信号ＴＡＰＬＴＣが“Ｌ”
レベル（時刻ｔ２）になって信号ＣＴＣＬＫが“Ｈ”に
なっても、前段からのキャリー信号ＣＲＹ＜ｉ−１＞が
“Ｌ”レベルであるので、再び同じＣＡ＜ｉ＞の値がマ
スター段に取り込まれＣＡＸ＜ｉ＞の状態は変化しな
い。更に、信号ＣＴＣＬＫが“Ｌ”レベル（時刻ｔ３）
になるとＣＡＸ＜ｉ＞の値を転送するが、この時ＣＡＸ
＜ｉ＞は変化していないのでＣＡ＜ｉ＞の値も変化しな
い。一方、この時刻には前段のカウンタからのキャリー
信号ＣＲＹ＜ｉ−１＞が“Ｈ”レベルになるので、次の
時刻ｔ４で信号ＣＴＣＬＫが“Ｈ”レベルになると同時
にＣＡＸ＜ｉ＞の値が反転し、更に時刻ｔ５で信号ＣＴ
ＣＬＫが“Ｌ”レベルになるとＣＡ＜ｉ＞が反転する。
以下、同様にして時刻ｔ６ではＣＡＸ＜ｉ＞、ＣＡ＜ｉ
＞とも変化せず、時刻ｔ７で前段からのキャリー信号Ｃ
ＲＹ＜ｉ−１＞が“Ｈ”レベルになることによって、次
の時刻ｔ８でＣＡＸ＜ｉ＞の値が反転し、時刻ｔ９では
ＣＡ＜ｉ＞が反転する。以下、これらの動作を繰り返し
てカウントアップを行っていく。

【００２８】またこのカウンタが出力するキャリー信号
ＣＲＹ＜ｉ＞は、ＣＡＲ＜ｉ＞の値が常にＣＡ＜ｉ＞と
同じであることから、前段のキャリー信号ＣＲＹ＜ｉ−
１＞とＣＡ＜ｉ＞とのＡＮＤを取ったものに等しくな
り、（ａ）図に示すようにＴＡＰ＜ｉ＞＝“０”の場合
にはＣＡ＜ｉ＞とＣＲＹ＜ｉ−１＞がともに“Ｈ”レベ
ルである期間、時刻ｔ７からｔ９の間“Ｈ”レベルにな
り、また（ｂ）図に示すようにＴＡＰ＜ｉ＞＝“１”の
場合には時刻ｔ３からｔ５の間に“Ｈ”レベルとなる。

【００２９】また、図１７（ａ），（ｂ）のインターリ
ーブの場合でも、カウンタ部の動作はシーケンシャルの
時と同じであり、ここでは説明を省略する。唯一異なる
のはキャリー演算部１７の動作であり、信号ＩＮＴＬＶ
が“Ｈ”レベルになっていることからＴＰＲ＜ｉ＞の値
が時刻ｔ１からｔ２で取り込まれたＴＡＰ＜ｉ＞の値と
等しくなり、この信号とカウンタアドレスＣＡ＜ｉ＞の
ＥＸＯＲ（エクスクルーシブオア）を取ったもの（ＣＡ
Ｒ＜ｉ＞）に対してＣＲＹ＜ｉ−１＞のＡＮＤを取った
ものがキャリー信号ＣＲＹ＜ｉ＞となる。つまりＣＡ＜
ｉ＞がＴＡＰ＜ｉ＞に対して一順して反転し、且つ前段
のキャリー信号ＣＲＹ＜ｉ−１＞が“Ｈ”レベルになっ
たときにキャリー信号を出すようにしてある。したがっ
て、ここではＴＡＰ＜ｉ＞がどちらの場合でも時刻ｔ７
からｔ９の間にキャリー信号ＣＲＹ＜ｉ＞が出力され
る。

【００３０】以上のような構成によって、２ビットプリ
フェッチ用のアドレスカウンタを構成できるが、サイク
ルタイムやアクセスタイムに対するマージンを確保する
ためにプリフェッチ技術を採用すると、図１２から分か
るようにアドレスカウンタのセットをプリフェッチしよ
うとするビット数分だけ用意しておかなければならな
い。ＳＤＲＡＭでは通常フルページ（Ｆｕｌｌ Ｐａｇ
ｅ）モードを考慮した場合、プリフェッチしなくともカ
ラムアドレスの深さ方向に相当するビット数（例えば１
Ｋカラムなら１０ビット）のアドレスカウンタを必要と
するが、仮に２ビットのプリフェッチを行うとすると、
最下位ビットを除いたビット数の２倍（例えば１Ｋカラ
ムなら９ビット×２＝１８個）のアドレスカウンタが必
要となる。

【００３１】このように、プリフェッチ技術には高速化
できるメリットの反面、回路数や回路面積の増加といっ
た問題が生ずる。一方、これらのアドレスカウンタは通
常チップ内で共通に使用するので、それぞれのバンクま
での遅延時間を揃えるため、なるべく各バンクから等距
離の場所に設置することが望ましい。しかしこのような
場所はその他の主要回路においても特性的に見て非常に
重要な領域であることが多く、多数のアドレスカウンタ
を配置することはチップ全体の特性から見ても決して有
意義なことではない。

【００３２】

【発明が解決しようとする課題】上述したように、高い
周波数の基本クロックやＤＤＲ仕様などの高速データア
クセスに対応するためにプリフェッチ技術を採用した従
来の半導体記憶装置は、アドレスカウンタの回路数や回
路面積が増加するという問題があった。

【００３３】この発明は、上記のような事情に鑑みてな
されたもので、その目的とするところは、プリフェッチ
技術を採用しても、アドレスカウンタの回路数や回路面
積の増加を抑制してチップ面積を小さくでき、高速で動
作特性に優れたクロック同期型の半導体記憶装置を提供
することにある。

【００３４】

【課題を解決するための手段】この発明の請求項１に記
載した半導体記憶装置は、１サイクルで複数のデータに
アクセスするためのプリフェッチ用のアドレスカウンタ
を備えたクロック同期型の半導体記憶装置において、上
記アドレスカウンタは、読み出しコマンドと同時に与え
られるスタートアドレス、カウント値をインクリメント
するためのクロック信号、カウンタ内部に上記スタート
アドレスを転送するための信号、及びアドレッシングモ
ードを示す信号がそれぞれ入力され、初段は毎サイクル
カウントアップを繰り返し、キャリー信号が順次次段に
入力されるｎ個の１ビットカウンタ回路と、アドレッシ
ングモードの状態を示すアドレッシングモード信号と上
記ｎ個の１ビットカウンタ回路の出力とが供給され、ア
ドレッシングモードがシーケンシャルで上記スタートア
ドレスが奇数アドレスであることを検知して各ビット毎
に偶数制御信号を生成する加算器制御回路と、上記各１
ビットカウンタ回路に対応して設けられ、上記加算器制
御回路から出力される偶数制御信号の状態に従って、ア
ドレッシングモードがシーケンシャルで且つ上記スター
トアドレスが奇数アドレスであるときに、上記各１ビッ
トカウンタ回路から出力されるアドレスをそれぞれ反転
し、それ以外のときには上記各１ビットカウンタ回路か
ら出力されるアドレスと同じ信号をそれぞれ出力するｎ
個の加算器とを具備し、上記ｎ個の１ビットカウンタ回
路と上記ｎ個の加算器とからそれぞれｎビットのアドレ
スを出力することを特徴としている。

【００３５】また、請求項２に示すように、請求項１に
記載した半導体記憶装置において、前記ｎ個の加算器は
それぞれ、前記クロック信号が第１の論理レベルの時に
加算を行い、第１の論理レベルから第２の論理レベルに
反転するときにアドレスを出力することを特徴とする。

【００３６】更に、請求項１または２の半導体記憶装置
において、前記ｎ個の１ビットカウンタ回路はそれぞ
れ、マスター段とスレーブ段とを有するマスタースレー
ブ形式であり、上記マスター段の出力がそれぞれ対応す
る前記ｎ個の加算器に供給され、前記ｎ個の１ビットカ
ウンタ回路は前記クロック信号の第１の論理レベルの間
にカウントアップ結果をマスター段の出力に転送し、第
２の論理レベルに反転する時にスレーブ段からアドレス
を出力し、前記ｎ個の加算器は前記クロック信号の第１
の論理レベルの間に前記ｎ個の１ビットカウンタ回路の
マスター段の出力に対して加算を行い、第２の論理レベ
ルに反転する時にアドレスを出力することを特徴とす
る。

【００３７】請求項１のような構成によれば、プリフェ
ッチを行う場合でも１ビットカウンタの個数はｎ個とな
り、２×ｎ個の１ビットカウンタ回路を必要とした従来
の構成に比べて半分の数に抑えることが出来る。また、
プリフェッチしない場合にもｎ＋１個が必要だったので
１個分は減らすことができ、ビット数が少なければ加算
器を設けることによるチップ面積の増大よりも１ビット
カウンタの削減による回路面積の削減の方が大きい。よ
って、アドレスカウンタの回路数や回路面積の増加を抑
制してチップ面積を小さくでき、プリフェッチを行うこ
とによって高い周波数の基本クロックやＤＤＲ仕様など
の高速データアクセスに対応でき、高速で動作特性に優
れたクロック同期型の半導体記憶装置を提供できる。

【００３８】請求項２及び３のような構成によれば、ク
ロック信号が第１の論理レベルの期間である待機時間に
カウントアップを終了させることが出来るので、クロッ
ク信号が第２の論理レベル遷移すると同時に、同じタイ
ミングで偶数と奇数のカウンタアドレスを同時に切り替
えることが出来ることから、アドレスカウンタの出力信
号を受けるアドレスデコーダ部におけるタイミング設計
が容易になる。

【００３９】

【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。 ［第１の実施の形態］図１は、この発明の第１の実施の
形態に係る半導体記憶装置について説明するためのもの
で、プリフェッチ技術を採用した半導体記憶装置におけ
るアドレスカウンタの概念図である。本実施の形態で
は、２ビットのプリフェッチを行うことを想定してい
る。カウンタセットは最下位ビットのカウンタを除いた
１セットであり、最下位ビット以外のＴａｐアドレスが
直接入力されて奇数のカウンタアドレスを生成してい
る。この部分は前述した図１１における従来のカウンタ
の奇数アドレスを生成する部分と同様である。また、偶
数アドレスは奇数カウンタアドレスに対して加算器制御
回路５３で制御された＋１加算器５２を通して演算する
ことにより生成している。上記加算器制御回路５３は、
アドレッシングモード信号とＴａｐアドレスが偶数か奇
数かを判断するためのＴａｐアドレスの最下位ビット、
及び奇数のカウンタアドレスから加算器５２を制御して
いる。以下、この加算器５２の動作を前記図１０（ａ）
〜（ｄ）に基づいて説明する。

【００４０】図１０（ａ）〜（ｄ）では、前記したよう
にアドレッシングモードがインターリーブかシーケンシ
ャルか、またＴａｐアドレスが偶数か奇数かの組み合わ
せで４通りのアドレッシングパターンが存在することを
示した。偶数と奇数のカウンタアドレスを分離して見た
とき、“０”と“１”に固定されている最下位アドレス
ＣＡ＜０＞を無視して考えると、インターリーブの時、
及びシーケンシャルで且つＴａｐアドレスが偶数の時は
どのサイクルにおいても実線で囲まれた偶数アドレスと
奇数アドレスの各ビットは等しくなる。しかし、唯一シ
ーケンシャルでＴａｐアドレスが奇数の場合には、偶数
アドレスと奇数アドレスの各ビットは互いに一致せず、
偶数アドレスは奇数アドレスに１を加えることによって
導かれることが分かる。

【００４１】このことから、偶数アドレスは独自のカウ
ンタを持たずとも奇数カウンタの出力に対して特定のフ
ィルターを通すことによって生成することができること
が分かる。このフィルターの機能としては、第１にシー
ケンシャルでＴａｐアドレスが奇数の時は＋１の加算演
算を行い、第２にそれ以外の場合には奇数アドレスと同
じ信号を出力すれば良いことになる。

【００４２】図２は、以上のことを考慮して２ビットプ
リフェッチ用のｎビットアドレスカウンタを構成したと
きの本発明の第１の実施の形態を表す構成図である。カ
ウンタ本体は最下位ビットであるＡ＜０＞を除きＡ＜１
＞からＡ＜ｎ＞までのカウンタ（１ビットカウンタ回
路）５１−１〜５１−ｎが１セット設けられている。加
算器制御回路５３は、シーケンシャルでＴａｐアドレス
が奇数であることを検知して各ビット毎に偶数制御信号
ＥｖｅｎＣｔｒｌ＜１：ｎ＞を生成する。また、各＋１
加算器５２−１〜５２−ｎは、各偶数カウンタの前段に
のみ設けられ、ＥｖｅｖＣｔｒｌ＜１：ｎ＞の状態に従
ってＴａｐアドレスをそのまま伝えたり反転させて伝え
たりする。

【００４３】各カウンタ５１−１〜５１−ｎには、信号
ＡＬＴＣ＜ｎ：０＞、ＣＴＣＬＫ、ＴＡＰＬＴＣ、及び
ＩＮＴＬＶが入力される。ＡＬＴＣ＜ｎ：０＞は、内部
でラッチされたＴａｐアドレスであり、対応する添字の
カウンタ５１−１〜５１−ｎに入力され、ＡＬＴＣ＜０
＞は加算器制御回路５３に入力される。また、ＣＴＣＬ
Ｋはカウンタ５１−１〜５１−ｎをインクリメントさせ
るためのクロック信号、ＴＡＰＬＴＣはカウンタ内部に
Ｔａｐアドレスを転送するための信号である。更に、Ｉ
ＮＴＬＶはアドレッシングモードを示す信号であり、こ
の信号が“Ｈ”レベルの時はインターリーブモード、
“Ｌ”レベルの時にはシーケンシャルモードであること
を示している。各ビットのカウンタ５１−１〜５１−ｎ
からは奇数のカウンタアドレスＣＡｏ＜１：ｎ＞が出力
され、またキャリー信号ＣＲＹｏ＜１：ｎ−１＞も出力
されている。キャリー信号ＣＲＹｏ＜１：ｎ−１＞は、
順次次段のカウンタに入力される。この際、カウンタ５
１−１のキャリー入力は毎サイクルカウントアップを繰
り返すように電源（ＶＤＤ）に固定されており、またカ
ウンタ５１−ｎのキャリー出力は次段がないためここで
は特に出力されていない。

【００４４】上記構成において、カウンタ５１−１〜５
１−ｎには従来と同じものが適用でき、図１３に示した
ように構成することが出来る。また、＋１加算器５２−
１〜５２−ｎはそれぞれ、図３に示すように２つのＣＭ
ＯＳ転送ゲート５４，５５とインバータ５６，５７で構
成する。信号ＥｖｅｎＣｔｒｌは、インバータ５６の入
力端子、転送ゲート５４を構成しているＰチャネル型Ｍ
ＯＳトランジスタのゲート、及び転送ゲート５５を構成
しているＮチャネル型ＭＯＳトランジスタのゲートにそ
れぞれ供給される。上記インバータ５６の出力信号は、
転送ゲート５４を構成しているＮチャネル型ＭＯＳトラ
ンジスタのゲート、及び転送ゲート５５を構成している
Ｐチャネル型ＭＯＳトランジスタのゲートにそれぞれ供
給される。奇数アドレスＣＡｏ＜ｉ＞（ｉ＝１〜ｎ）
は、転送ゲート５４の一端に供給されると共に、インバ
ータ５７を介して転送ゲート５５の一端に供給される。
そして、上記各転送ゲート５４，５５の他端から偶数ア
ドレスＣＡｅ＜ｉ＞を出力するようになっている。そし
て、信号ＥｖｅｎＣｔｒｌが“Ｌ”レベルの時には奇数
アドレスＣＡｏ＜ｉ＞をそのまま偶数アドレスＣＡｅ＜
ｉ＞として出力し、“Ｈ”レベルの時には奇数アドレス
ＣＡｏ＜ｉ＞を反転して偶数アドレスＣＡｅ＜ｉ＞とし
て出力する。

【００４５】あるいは、上記＋１加算器５２−１〜５２
−ｎをそれぞれ、エクスクルーシブオアゲート５８を使
って図４のように構成しても良く、回路構成は異なるが
動作は同じである。エクスクルーシブオアゲート５８を
用いた場合には、信号ＥｖｅｎＣｔｒｌが“Ｌ”レベル
の時には奇数アドレスＣＡｏ＜ｉ＞をそのまま通し、
“Ｈ”レベルの時には反転して通すことにより、偶数ア
ドレスＣＡｅ＜ｉ＞を生成する。

【００４６】更に、加算器制御回路５３は例えば図５の
ように構成する。この回路１４は、インバータ５９、ナ
ンドゲート６０−１〜６０−ｎ、及びインバータ６１−
１〜６１−ｎを含んで構成されている。上記インバータ
５９の入力端子にはアドレッシングモードを示す信号Ｉ
ＮＴＬＶが供給され、このインバータ５９の出力信号が
各ナンドゲート６０−１〜６０−ｎに供給される。ま
た、上記各ナンドゲート６０−１〜６０−ｎには、Ｔａ
ｐアドレスの最下位ビットである信号ＡＬＴＣ＜０＞が
それぞれ供給される。上記ナンドゲート６０−２にはこ
れらの信号に加えて奇数のカウンタアドレスＣＡｏ＜１
＞が供給され、上記ナンドゲート６０−３にはこれらの
信号に加えて更に奇数のカウンタアドレスＣＡｏ＜２＞
が供給される。以降の段のナンドゲート６０−４〜６０
−（ｎ−１）にはそれぞれ奇数のカウンタアドレスＣＡ
ｏ＜３＞〜ＣＡｏ＜ｎ−２＞が順次追加されて供給さ
れ、最終段のナンドゲート６０−ｎには奇数のカウンタ
アドレスＣＡｏ＜ｎ−１＞が追加されて供給されるよう
になっている。そして、上記各ナンドゲート６０−１〜
６０−ｎの出力信号がインバータ６１−１〜６１−ｎの
入力端子に供給され、これらインバータ６１−１〜６１
−ｎの出力端子から偶数制御信号ＥｖｅｎＣｔｒｌ＜１
＞〜ＥｖｅｎＣｔｒｌ＜ｎ＞が出力される。

【００４７】上記のような構成において、信号ＩＮＴＬ
Ｖが“Ｌ”レベルで且つＴａｐアドレスの最下位ビット
であるＡＬＴＣ＜０＞が“Ｈ”レベルであるとき、すな
わちシーケンシャルでＴａｐアドレスが奇数の時に各奇
数カウンタアドレスのデコードを行う。例えば信号ＩＮ
ＴＬＶが“Ｌ”レベルで信号ＡＬＴＣ＜０＞が“Ｈ”レ
ベルの時、あるサイクルにおいて奇数のカウンタアドレ
スＣＡｏ＜１：ｎ＞が１０…０であったとすると、加算
器制御回路５３の出力であるＥｖｅｎＣｔｒｌ＜１：ｎ
＞は１１…０となる。従って、偶数アドレスＣＡｅ＜
１：ｎ＞は０１…０となって奇数アドレスに対して１を
加えた値を得ることが出来る。以上のことから、ｎビッ
ト目の偶数制御信号ＥｖｅｎＣｔｒｌ＜ｎ＞を論理式で
表すと下式（２）の様になる。

【００４８】 ＥｖｅｎＣｔｒｌ＜ｎ＞＝／ＩＮＴＬＶ・ＡＩＬＴＣ＜０＞・ＣＡ＜１：ｎ− １＞…（２） 但し、／ＩＮＴＬＶは、ＩＮＴＬＶの反転信号である。

【００４９】以上のように、図２のようなカウンタ構成
を用いることによって、２ビットプリフェッチを用いた
場合でもカウンタの個数はｎ個となり、図１２のカウン
タ構成の時の２×ｎ個に比べて半分の数に抑えることが
出来る。しかも、図８に示したプリフェッチしないとき
のｎ＋１個と比較しても１個分は減らすことができ、ビ
ット数が少なければ加算器５２−１〜５２−ｎを設ける
ことによるチップ面積の増大よりも１ビットカウンタの
削減による回路面積の削減の方が大きい。

【００５０】よって、アドレスカウンタの回路数や回路
面積の増加を抑制してチップ面積を小さくでき、プリフ
ェッチを行うことによって高い周波数の基本クロックや
ＤＤＲ仕様などの高速データアクセスに対応でき、高速
で動作特性に優れたクロック同期型の半導体記憶装置を
構成できる。

【００５１】［第２の実施の形態］図６は、この発明の
第２の実施の形態に係る半導体記憶装置について説明す
るためのもので、プリフェッチ技術を採用した半導体記
憶装置におけるアドレスカウンタの１ビットを抽出して
示す回路図である。図２に示した第１の実施の形態で
は、奇数のカウンタアドレスに加算器を通して偶数アド
レスを生成したので、信号ＣＴＣＬＫの立ち下がりのタ
イミングで奇数アドレスが確定し、次に偶数アドレスが
確定するという時間差が生じる。このため、これらのア
ドレスが入力されるアドレスデコーダ部分でタイミング
設計が難しくなる可能性がある。そこで、この図６に示
す回路では、カウンタ部６５におけるマスター段の出力
ノードＣＡＸ＜ｉ＞を加算器部６８に入力し、信号ＣＴ
ＣＬＫが“Ｈ”レベルの期間に加算を行い、信号ＣＴＣ
ＬＫの立ち下がりで偶数と奇数のカウンタアドレスであ
るＣＡｏ＜ｎ＞とＣＡｅ＜ｎ＞とを同時に出力するよう
に構成したものである。

【００５２】すなわち、この回路は、カウンタ部６５、
Ｔａｐ入力部６６、キャリー演算部６７及び加算器部６
８から構成されている。

【００５３】上記カウンタ部６５は、マスタースレーブ
形式であり、エクスクルーシブオアゲート７１、クロッ
クドインバータ７２〜７５及びインバータ７６，７７を
含んで構成されている。上記エクスクルーシブオアゲー
ト７１の一方の入力端には、前段からのキャリー信号Ｃ
ＲＹ＜ｉ−１＞が供給され、このエクスクルーシブオア
ゲート７１の出力信号はクロックドインバータ７２の入
力端に供給される。このクロックドインバータ７２は、
カウンタをインクリメントするためのクロック信号ＣＴ
ＣＬＫとその反転信号ｂＣＴＣＬＫで動作が制御されて
いる。このクロックドインバータ７２の出力信号は、イ
ンバータ７６の入力端に供給される。上記インバータ７
６の出力信号（ＣＡＸ＜ｉ＞）は、クロックドインバー
タ７３，７４の入力端、及び加算器部６８中のエクスク
ルーシブオアゲート８７の一方の入力端にそれぞれ供給
される。上記クロックドインバータ７３，７４はクロッ
ク信号ＣＴＣＬＫ，ｂＣＴＣＬＫで動作が制御されてお
り、クロックドインバータ７３の出力信号はインバータ
７６の入力端に供給される。また、上記クロックドイン
バータ７７の出力信号は、インバータ７７の入力端に供
給される。上記インバータ７７の出力信号は、クロック
ドインバータ７５の入力端、エクスクルーシブオアゲー
ト７１の他方の入力端、及びキャリー演算部６７中のエ
クスクルーシブオアゲート８５の一方の入力端にそれぞ
れ供給されるとともに、奇数アドレスＣＡｏ＜ｉ＞とし
て出力される。上記クロックドインバータ７５はクロッ
ク信号ｂＣＴＣＬＫ，ＣＴＣＬＫで動作が制御されてお
り、このクロックドインバータ７５の出力信号はインバ
ータ７７の入力端に供給される。

【００５４】上記エクスクルーシブオアゲート７１、ク
ロックドインバータ７２，７３及びインバータ７６はマ
スター段、クロックドインバータ７４，７５及びインバ
ータ７７はスレーブ段を構成しており、クロック信号ｂ
ＣＴＣＬＫとＣＴＣＬＫに同期してマスター段にラッチ
したデータを、次のクロックサイクルでクロック信号Ｃ
ＴＣＬＫとｂＣＴＣＬＫに同期してスレーブ段にラッチ
するようになっている。

【００５５】上記Ｔａｐ入力部６６は、クロック信号ｂ
ＣＴＣＬＫ，ＣＴＣＬＫで動作が制御されるクロックド
インバータ７８，７９で構成されている。上記クロック
ドインバータ７８，７９の入力端には、スタートアドレ
スのｉビット目であるＴＡＰ＜ｉ＞が供給される。上記
クロックドインバータ７８の出力信号は、キャリー演算
部６７中のインバータ８０の入力端及びノアゲート８４
の一方の入力端に供給される。上記クロックドインバー
タ７９の出力信号は、上記カウンタ部６５中のインバー
タ７６の入力端に供給される。

【００５６】上記キャリー演算部６７は、インバータ８
０〜８３、ノアゲート８４、エクスクルーシブオアゲー
ト８５及びナンドゲート８６を含んで構成されている。
上記インバータ８０の出力信号は上記インバータ８１の
入力端に供給され、このインバータ８１の出力信号が上
記ノアゲート８４の一方の入力端に供給される。このノ
アゲート８４の他方の入力端には、アドレッシングモー
ドを示す信号ＩＮＴＬＶが入力されるインバータ８２の
出力信号が供給される。このノアゲート８４の出力信号
（ＴＰＲ＜ｉ＞）は、エクスクルーシブオアゲート８５
の他方の入力端に供給される。このエクスクルーシブオ
アゲート８５の出力信号（ＣＡＲ＜ｉ＞）は、ナンドゲ
ート８６の一方の入力端に供給される。このナンドゲー
ト８６の他方の入力端には前段からのキャリー信号ＣＲ
Ｙ＜ｉ−１＞が供給され、その出力がインバータ８３に
供給される。そして、このインバータ８３からキャリー
信号ＣＲＹ＜ｉ＞が出力される。

【００５７】上記加算器部６８は、エクスクルーシブオ
アゲート８７、クロックドインバータ８８，８９及びイ
ンバータ９０を含んで構成されている。上記エクスクル
ーシブオアゲート８７の他方の入力端には偶数制御信号
ＥｖｅｎＣｔｒｌ＜ｉ＞が供給され、このエクスクルー
シブオアゲート８７の出力信号がクロックドインバータ
８８の入力端に供給される。このクロックドインバータ
８８は、クロック信号ＣＴＣＬＫ，ｂＣＴＣＬＫで動作
が制御されており、その出力信号はインバータ９０の入
力端に供給される。上記インバータ９０の出力信号は、
クロックドインバータ８９の入力端に供給されるととも
に、偶数アドレスＣＡｅ＜ｉ＞として出力される。上記
クロックドインバータ８９はクロック信号ｂＣＴＣＬ
Ｋ，ＣＴＣＬＫで動作が制御されており、このクロック
ドインバータ８９の出力信号は上記インバータ９０の入
力端に供給される。

【００５８】また、インバータ９１，９２が設けられて
おり、インバータ９１に信号ＴＡＰＬＴＣを供給してそ
の反転信号ｂＴＡＰＬＴＣを生成し、インバータ９２に
信号ＣＴＣＬＫを供給してその反転信号ｂＣＴＣＬＫを
生成している。

【００５９】このような構成によれば待機時間であるク
ロック信号が“Ｈ”の期間にカウントアップを終了させ
ることが出来るので、クロック信号が“Ｌ”になると同
時に、同じタイミングで偶数と奇数のカウンタアドレス
を同時に切り替えることが出来ることから、動作速度の
高速化を図れると共に、アドレスカウンタの出力信号を
受けるアドレスデコーダ部におけるタイミング設計が容
易になる。

【００６０】図７は、上記図６に示したカウンタをｎ個
用いた２ビットプリフェッチ用のアドレスカウンタの全
体構成図である。基本構成は図２に示した回路と大きく
変わらないが、各カウンタ５１−１’〜５１−ｎ’の内
部に加算器が組み込まれているため、加算器制御信号Ｅ
ｖｅｎＣｔｒｌ＜ｎ：１＞がカウンタ５１−１’〜５１
−ｎ’に入力されており、またカウンタ内部の加算器に
よって生成された偶数アドレスがここではカウンタの出
力として取り出されている。以上のような構成を用いる
ことによって２ビットプリフェッチを行ってもカウンタ
の数を抑え、且つ偶数と奇数アドレスの出力されるタイ
ミングを揃えたアドレスカウンタシステムを構築でき
る。

【００６１】上述したように、この発明の第１の実施の
形態に係る図２の構成を採用することにより、高い周波
数の基本クロックや、ＤＤＲ仕様などの高速データアク
セスに対応するためにプリフェッチ技術を採用し、且つ
その副作用であるアドレスカウンタの回路数／回路面積
の増加をプリフェッチしないときと同等、またはそれ以
下に抑えることが出来る。

【００６２】また、本発明の第２の実施の形態に係る図
７のような構成を用いれば１度に生成される複数のプリ
フェッチアドレスを基本クロックに対して同じタイミン
グで出力できるようになり、これを受けるアドレスデコ
ーダのタイミング設計が容易になる。

【００６３】

【発明の効果】以上説明したように、この発明によれ
ば、プリフェッチ技術を採用しても、アドレスカウンタ
の回路数や回路面積の増加を抑制してチップ面積を小さ
くでき、高速で動作特性に優れたクロック同期型の半導
体記憶装置が得られる。

【図面の簡単な説明】

【図１】この発明の第１の実施の形態に係る半導体記憶
装置について説明するためのもので、プリフェッチ技術
を採用した半導体記憶装置におけるアドレスカウンタの
概念図。

【図２】この発明の第１の実施の形態に係る半導体記憶
装置における２ビットプリフェッチカウンタの構成例を
示す回路図。

【図３】図２に示した２ビットプリフェッチカウンタに
おける＋１加算器回路の構成例を示す回路図。

【図４】図２に示した２ビットプリフェッチカウンタに
おける＋１加算器回路の他の構成例を示す回路図。

【図５】図２に示した２ビットプリフェッチカウンタに
おける加算器制御回路の構成例を示す回路図。

【図６】この発明の第２の実施の形態に係る半導体記憶
装置について説明するためのもので、プリフェッチ技術
を採用した半導体記憶装置におけるアドレスカウンタの
１ビットを抽出して示す回路図。

【図７】この発明の第２の実施の形態に係る半導体記憶
装置について説明するためのもので、上記図６に示した
カウンタを用いて構成した２ビットプリフェッチカウン
タの構成例を示す回路図。

【図８】プリフェッチしない従来の半導体記憶装置につ
いて説明するためのもので、アドレスカウンタの構成
図。

【図９】２ビットプリフェッチを行う従来の半導体記憶
装置について説明するためのもので、アドレスカウンタ
の構成を表した概念図。

【図１０】２ビットプリフェッチにおけるアドレスの遷
移について説明するためのもので、（ａ）図及び（ｂ）
図はインターリーブ動作、（ｃ）図及び（ｄ）図はシー
ケンシャル動作を示す図。

【図１１】従来の改良された２ビットプリフェッチカウ
ンタの概念図。

【図１２】図１１に示した２ビットプリフェッチカウン
タの構成例を示すブロック図。

【図１３】図１２に示した回路における各カウンタの構
成例を示す回路図。

【図１４】図１２に示した回路における＋１加算器の構
成例を示す回路図。

【図１５】図１２に示した回路における加算器制御回路
の構成例を示す回路図。

【図１６】シーケンシャルモードにおけるカウンタの動
作を示すもので、（ａ）図はＴＡＰ＜ｉ＞が“０”の
時、（ｂ）図はＴＡＰ＜ｉ＞が“１”の時のタイミング
チャート。

【図１７】インターリーブモードにおけるカウンタの動
作を示すもので、（ａ）図はＴＡＰ＜ｉ＞が“０”の
時、（ｂ）図はＴＡＰ＜ｉ＞が“１”の時のタイミング
チャート。

【符号の説明】

５１，５１−１〜５１−ｎ，５１−１’〜５１−ｎ’…
カウンタ（１ビットカウンタ回路）、 ５２，５２−１〜５２−ｎ…＋１加算器、 ５３…加算器制御回路、 ５４，５５…ＣＭＯＳ転送ゲート、 ５６，５７…インバータ、 ５８…エクスクルーシブオアゲート、 ５９…インバータ、 ６０−１〜６０−ｎ…ナンドゲート、 ６１−１〜６１−ｎ…インバータ、 ６５…カウンタ部、 ６６…Ｔａｐ入力部、 ６７…キャリー演算部、 ６８…加算器部。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 大竹 博之 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Ｆターム(参考） 5B024 AA07 AA15 BA18 CA07

Claims (3)

【特許請求の範囲】
1. 【請求項１】 １サイクルで複数のデータにアクセスす
   るためのプリフェッチ用のアドレスカウンタを備えたク
   ロック同期型の半導体記憶装置において、 上記アドレスカウンタは、 読み出しコマンドと同時に与えられるスタートアドレ
   ス、カウント値をインクリメントするためのクロック信
   号、カウンタ内部に上記スタートアドレスを転送するた
   めの信号、及びアドレッシングモードを示す信号がそれ
   ぞれ入力され、初段は毎サイクルカウントアップを繰り
   返し、キャリー信号が順次次段に入力されるｎ個の１ビ
   ットカウンタ回路と、 アドレッシングモードの状態を示すアドレッシングモー
   ド信号と上記ｎ個の１ビットカウンタ回路の出力とが供
   給され、アドレッシングモードがシーケンシャルで上記
   スタートアドレスが奇数アドレスであることを検知して
   各ビット毎に偶数制御信号を生成する加算器制御回路
   と、 上記各１ビットカウンタ回路に対応して設けられ、上記
   加算器制御回路から出力される偶数制御信号の状態に従
   って、アドレッシングモードがシーケンシャルで且つ上
   記スタートアドレスが奇数アドレスであるときに、上記
   各１ビットカウンタ回路から出力されるアドレスをそれ
   ぞれ反転し、それ以外のときには上記各１ビットカウン
   タ回路から出力されるアドレスと同じ信号をそれぞれ出
   力するｎ個の加算器とを具備し、 上記ｎ個の１ビットカウンタ回路と上記ｎ個の加算器と
   からそれぞれｎビットのアドレスを出力することを特徴
   とする半導体記憶装置。
2. 【請求項２】 前記ｎ個の加算器はそれぞれ、前記クロ
   ック信号が第１の論理レベルの時に加算を行い、第１の
   論理レベルから第２の論理レベルに反転するときにアド
   レスを出力することを特徴とする請求項１に記載の半導
   体記憶装置。
3. 【請求項３】 前記ｎ個の１ビットカウンタ回路はそれ
   ぞれ、マスター段とスレーブ段とを有するマスタースレ
   ーブ形式であり、上記マスター段の出力がそれぞれ対応
   する前記ｎ個の加算器に供給され、前記ｎ個の１ビット
   カウンタ回路は前記クロック信号の第１の論理レベルの
   間にカウントアップ結果をマスター段の出力に転送し、
   第２の論理レベルに反転する時にスレーブ段からアドレ
   スを出力し、前記ｎ個の加算器は前記クロック信号の第
   １の論理レベルの間に前記ｎ個の１ビットカウンタ回路
   のマスター段の出力に対して加算を行い、第２の論理レ
   ベルに反転する時にアドレスを出力することを特徴とす
   る請求項１または２に記載の半導体記憶装置。