KR20010013743A - 다중 메모리 어드레스를 저장 및 처리하기 위한 시스템 및방법 - Google Patents

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KR20010013743A
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매닝트로이에이.
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린치 마이클 엘.
마이크론 테크놀로지 인코포레이티드
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Abstract

본 발명은 동적 랜덤 액세스("DRAM") 내의 열 어드레스와 같은 메모리 어드레스를 저장 및 처리하기 위한 시스템 및 방법에 관한 것이다. 복수의 어드레스 저장 장치는 입력 인에이블 신호에 응답하여 각각의 메모리 어드레스를 각각 저장한다. 결과적으로 복수의 열 어드레스는 메모리 디바이스내에 동시에 저장될 수 있다. 어드레스 저장 장치는 출력 인에이블 신호에 응답하여 M 비트 버스에 이의 저장된 어드레스를 각각 인가한다. M 비트 버스의 각각의 비트는 모든 어드레스 저장 장치의 대응 비트에 결합된다. M 비트 버스는 각각의 M 비트의 어드레스 버스 회로에 의해 어드레스 디코더 회로와 같은 메모리 어드레스 처리 회로에 결합된다. 가산기는 버스트 모드로 동작하는 DRAM을 제조하는데 포함될 수 있다. 가산기는 어드레스 버스 회로의 각각의 출력 단자에 결합된 복수의 입력 단자 및 어드레스 버스 회로의 각각의 입력 단자에 결합된 복수의 출력 단자를 가지고 있다. 가산기는 어드레스 버스 회로의 출력 단자로부터 수신된 메모리 어드레스보다 큰 1과 같은 소정의 수인 메모리 어드레스를 어드레스 버스 회로의 입력 단자에 가한다. 특히, 메모리 어드레스 저장 및 처리 시스템은 컴퓨터 시스템의 일부분으로서 이용될 수 있는 패킷화된 DRAM에 이용하는데 적합하다.

Description

다중 메모리 어드레스를 저장 및 처리하기 위한 시스템 및 방법{Method and system for storing and processing multiple memory addresses}
시판중인 컴퓨터 시스템은 프로세서용 명령어를 전통적으로 저장하는 판독 전용 메모리, 프로세서가 데이터를 기입할 수 있고, 프로세서가 데이터를 판독할 수 있는 시스템 메모리를 포함하는 다양한 메모리 디바이스에 결합된 프로세서(도시하지 않음)를 포함한다. 또한, 프로세서는 정적 등속 호출 메모리("SRAM")인 외부 캐쉬 메모리와 통신할 수 있다. 또한, 프로세서는 입력 디바이스, 출력 디바이스 및 데이터 저장 장치와 통신한다.
일반적으로, 프로세서는 비교적 빠른 고속으로 동작한다. 최소한 200 ㎒의 클록 속도에서 동작하는 상표명 펜티엄 및 펜티엄 프로 마이크로포세서와 같은 프로세서가 현재 이용될 수 있다. 그러나, SRAM 캐쉬를 제외한 기존의 컴퓨터 시스템의 나머지 부품은 프로세서의 속도로 동작할 수 없다. 이러한 이유 때문에, 시스템 메모리 디바이스뿐 만 아니라, 입력 디바이스, 출력 디바이스 및 데이터 저장 장치는 프로세서 버스에 직접 결합되지 않는다. 대신에, 시스템 메모리 디바이스는 메모리 제어기 버스에 직접 결합되지 않는다. 대신에, 시스템 메모리 디바이스는 메모리 제어기, 버스 브리지 또는 이와 유사한 장치를 통해 프로세서 버스에 결합되는 것이 일반적이고, 입력 디바이스, 출력 디바이스, 및 데이터 저장 장치는 버스 브리지를 통해 프로세서 버스에 결합된다. 메모리 제어기는 프로세서와 클록 주파수보다 실제로 낮은 최저 클록 주파수에서 시스템 메모리 디바이스로 동작할 수 있게 한다. 이와 유사하게, 버스 브리지는 입력 디바이스, 출력 디바이스, 및 데이터 저장 장치로 거의 최저 주파수에서 동작할 수 있도록 한다. 현재, 예를 들어, 200 ㎒ 클록 주파수를 가지고 있는 프로세서가 시스템 메모리 디바이스 및 그 밖의 다른 부품을 제어하기 위한 66 ㎒ 클록 주파수를 가지는 마더 보드(mother board)상에 장착된다.
시스템 메모리로의 액세스는 프로세서의 주파수 동작으로 이루어진다. 예를 들어, 66 ㎒에서 동작하는 시스템 메모리 디바이스로부터 데이터를 판독하거나 데이터를 이에 기입하기 위해 예를 들어 200 ㎒에서 동작하는 프로세서에 필요한 시간은 프로세서가 이의 동작으로 달성할 수 있는 속도보다 상당히 느리다.
일반적으로, 시스템 메모리 디바이스는 동적 랜덤 액세스 메모리("DRAM")이다. 초기에, DRAM은 비동기형이므로, 마더 보드의 클록 속도에서도 동작하지 않는다. 실제로, 상태에 대기하는데 필요한 비동기 DRAM으로의 액세스는 DRAM이 메모리 전달을 완료할 때까지 프로세서를 정지시키도록 발생된다. 그러나, 비동기 DRAM의 동작 속도는 어드레스가 각각의 메모리 액세스용 DRAM에 제공되는 것이 불필요한 버스트 및 페이지 모드 DRAM으로 이러한 혁신을 통해 성공적으로 증가된다. 보다 최근에, 비동기 동적 랜덤 액세스 호출 메모리("SDRAM")는 마더 보드의 클록 속도에서 데이터를 파이프라인으로 전달할 수 있도록 개발되었다. 그러나, 평범한 SDRAM은 현재 이용가능한 프로세서의 클록 속도에서 동작할 수 없다. 그러므로, SDRAM은 프로세서에 직접 접속할 수 없는 대신에, 버스는 메모리 제어기, 버스 브리지, 또는 이와 유사한 장치를 통해 프로세서 버스와 인터페이스하여야 한다. 프로세서의 동작 속도와 SDRAM의 동작 속도 사이의 불일치는 프로세서가 시스템 메모리로의 액세스에 필요한 동작을 완료할 수 있는 속도를 계속해서 제한한다.
동작 속도의 불일치에 따른 해결책으로는 "싱크링크(Synclink)"로 공지된 컴퓨터 구조의 형태로 제안되었다. 싱크링크 구조에서, 시스템 메모리가 메모리 제어기를 통하여 프로세서에 또한 연결될 수 있음에도 불구하고, 그 시스템 메모리는 프로세서 버스를 통하여 직접적으로 프로세서에 연결될 수 있다. 어드레스를 분리하는 것보다는 제어 신호들이 그 시스템 메모리에 공급되고, 싱크링크 메모리 디바이스들은 제어 및 어드레스 정보 둘다를 포함하는 명령 패킷들을 수신한다. 그 싱크링크 메모리 디바이스는 다음에 프로세서 버스의 데이터 버스 부분에 직접적으로 연결될 수 있는 데이터 버스상에서 데이터를 출력하거나 또는 수신한다.
패킷화된 DRAM 구조를 사용하는 컴퓨터 시스템(10)의 예가 도 1에서 도시된다. 그 컴퓨터 시스템(10)은 패킷화된 동적 랜덤 액세스 메모리 또는 싱크링크 DRAM들("SLDRAM")디바이스들과 같은 3개의 메모리 디바이스들(16a,b,c,)에 직접적으로(도시된 것처럼) 또는 메모리 제어기를 통하여(도시 안된) 연결된 프로세서 버스(14)를 갖는 프로세서(12)를 포함한다. 그 컴퓨터 시스템(10)은 또한 하나이상의 키패드 또는 마우스와 같은, 버스 브릿지(22)를 통하여 프로세서(12)에 연결된 입력 디바이스들(20) 및 산업 표준 구조("ISA") 버스 또는 주변의 구성 요소 상호 연결("PCI") 버스와 같은 확장 버스(24)를 포함한다. 그 입력 디바이스들(20)은 동작기 또는 전자 디바이스가 데이터를 컴퓨터 시스템(10)으로 입력하도록 한다. 하나 이상의 출력 디바이스들(30)은 디스플레이하기 위하여 프로세서(12)에 연결되거나 또는 처리기(12)에 의해 발생된 데이터를 출력한다. 그 출력 디바이스들(30)은 확장 버스(24) 및 버스 브릿지(22) 및 프로세서 버스(14)를 통하여 프로세서(12)에 연결된다. 출력 디바이스들(24)의 예들은 프린터들 및 비디오 디스플레이 유닛들을 포함한다. 하나 이상의 데이터 저장 디바이스들(38)은 저장 매체로부터 데이터를 얻거나 저장하기 위하여, 프로세서 버스(14) 및 버스 브릿지(22) 및 확장 버스(24)를 통하여 프로세서(12)에 연결된다. 저장 디바이스들(38) 및 저장 매체의 예들은 고정된 디스크 드라이브, 플로피 디스크 드라이브, 테이프 카세트들 및 컴팩트 디스크 읽기 전용 메모리 드라이브들을 포함한다.
동작시에, 프로세서(12)는 제어 및 어드레스 정보 둘다를 포함하는 메모리 디바이스들(16a,b,c) 명령 패킷들을 송신함으로써 프로세서 버스(14)를 통하여 메모리 디바이스들(16a,b,c)과 통신한다. 데이터는 프로세서(12) 및 메모리 디바이스들(16a,b,c)사이에 프로세서 버스(14)의 데이터 버스 부분을 통하여 연결된다.
모든 메모리 디바이스(16a-c)가 프로세서 버스(14)의 동일한 도체에 결합되었을 지라도, 하나의 메모리 디바이스(16a-c) 만으로는 데이터를 적시에 판독하거나 기입하므로, 프로세서 버스(14) 상에서 버스의 회선 쟁탈을 방지한다. 버스 회선 쟁탈은 독특한 식별자를 가지고 있는 버스 브리지(22) 및 각각의 메모리 디바이스에 의해 방지되고, 명령 패킷은 이러한 부품들 중 단 하나의 부품을 선택하는 식별 코드를 포함한다.
또한, 컴퓨터 시스템(10)은 설명을 간략하게 하기 위해 도 1에서 생략된 다수의 그 밖의 다른 부품 및 신호 라인을 포함한다. 예를 들어, 후술한 바와 같이, 메모리 디바이스(16a-c)는 내부 타이밍 신호, 데이터 클록 신호, 클록킹 데이터를 메모리 디바이스(16)의 내·외로 제공하기 위해 마스터 클록 신호를 수신하고, FLAG 신호는 명령 패킷의 개시를 나타낸다.
메모리 디바이스(16)는 도 2에 블록도의 형태로 도시되어 있다. 각각의 메모리 디바이스(16)는 마스터 클록 신호(42)를 수신하는 클록 분할기(divider) 및 지연 회로(40)를 포함하고, 메모리 디바이스(16)에서 다양 동작 타이밍을 제어하기 위한 다수의 그 밖의 다른 클록 및 타이밍 신호를 발생시킨다. 또한, 메모리 디바이스(16)는 명령 버스(50)상의 내부 클록 CLK 신호, 명령 패킷(CA0-CA9), 및 라인(52)상의 FLAG 신호를 수신하는 명령 버퍼(46) 및 어드레스 캡처 회로(48)를 포함한다. 상술한 바와 같이, 명령 패킷은 각각의 메모리 전달용 제어 및 어드레스 정보를 포함하고, FLAG 신호는 명령 패킷의 개시를 식별한다. 명령 버퍼(46)는 명령 패킷을 버스(50)로부터 수신하고, 명령 패킷이 메모리 디바이스(16a) 또는 소정의 다른 메모리 디바이스(16b, c)에 제공되는지를 결정하기 위해 ID 레지스터(56)로부터의 식별 데이터와 최소한 명령 패킷의 일부분을 비교한다. 명령가 메모리 디바이스(16a)에 제공되는 지를 명령 버퍼(46)가 결정하는 경우, 이것은 명령를 명령 디코더 및 시퀀서(60)에 제공한다. 명령 디코더 및 시퀀서(60)는 명령에 대응하는 메모리 전달중에 메모리 디바이스(16a)의 동작을 제어하기 위해 다수의 내부 제어 신호를 발생시킨다.
또한, 어드레스 캡처 회로(48)는 명령 패킷을 명령 버스(50)로부터 수신하고, 명령내의 어드레스 정보에 대응하는 20 비트 어드레스를 출력시킨다. 어드레스는 버스(66)상의 대응하는 3 비트 뱅크 어드레스, 버스(68)상의 11 비트 뱅크 어드레스 및 버스(70)상의 6 비트 열 어드레스를 발생시키는 어드레스 시퀀서(64)에 제공된다.
종례의 DRAM들이 안고 있는 문제점들 중 한가지는 DRAM, 어레이내의 회로를 프리챠지(precharge) 및 평형화하는데 필요한 시간에 발생하는 비교적 느린 속도에 있다. 도 2에 도시된 패킷화된 DRAM 장치(16a)는 다수의 메모리 뱅크(80), 이러한 경우에 8개의 메모리 뱅크(80a-h)를 이용함으로써 이러한 문제점을 해소시킨다. 메모리가 하나의 뱅크(80a)에서 판독된 후, 뱅크(80a)는 프라차지되지만, 나머지 뱅크(80b-h)는 액세스된다. 각각의 메모리 뱅크(80a-h)는 각각의 행 래치/디코더/드라이버(82a-h)로부터 행 어드레스를 수신한다. 모든 행 래치/디코더/드라이버(82a-h)는 멀티플렉서(90)에 의해 결정된 바와 같이 행 어드레스 레지스터(86) 또는 리프레쉬 카운터(88)로부터 행 어드레스를 반복적으로 수신하는 프리디코더(84)로부터 동일한 행 어드레스를 수신한다. 그러나, 행 래치/디코더/드라이버(82a-h)들 중 단 하나는 뱅크 어드레스 레지스터(96)로부터의 뱅크 데이터의 함수로서 뱅크 제어 논리(94)에 의해 결정된 바와 같이 언제나 활성화된다.
버스(70)상의 열 어드레스는 I/O 게이팅(gating) 신호를 I/O 게이팅 회로(102)에 반복적으로 공급하는 열 래치/디코더(100)에 인가한다. I/O 게이팅 회로(102)는 감지 증폭기(104)를 통해 메모리 뱅크(80a-h)의 열과 인터페이스한다. 데이터는 메모리 뱅크(80a-h)에 또는 이로부터 감지 증폭기(104) 및 I/O 게이팅 회로(102)를 통해 판독 데이터 경로(110) 및 기입 데이터 경로(112)를 포함하는 데이터 경로 서브시스템(108)에 결함된다. 판독 데이터 경로(110)는 I/O 게이팅 회로(102)로부터 데이터를 수신 및 저장하는 판독 래치(120)를 포함한다. 도 2에 도시된 메모리 디바이스(16a)에 있어서, 16 비트 데이터는 판독 래치(120)에 공급 및 저장된다. 이 때, 판독 래치는 4가지 16 비트 데이터 워드를 멀티플렉서(122)에 제공한다. 멀티플렉서(122)는 16 비트 데이터 워드의 캐쉬를 판독 FIFO 버퍼(124)에 후속적으로 공급한다. 연속 16 비트 데이터 워드는 프로그램가능 지연 회로(126)에 의해 내부 클록으로부터 발생된 클록 신호에 의해 FIFO 버퍼를 통해 클록된다. FIFO 버퍼(124)는 프로세서 버스(14)의 일부분을 형성하는 데이터 버스(130)에 16 비트 데이터 워드를 반복적으로 공급하는 드라이버 회로(128)에 16 비트 워드 및 2가지 클록 신호(클록 신호 및 직교(quadrature) 클록 신호)를 후속적으로 공급한다. 또한, 드라이버 회로(128)는 데이터 버스(130) 상의 데이터를 판독하는 프로세서(12)와 같은 장치가 데이터와 동기화되도록 클록 신호를 클록 버스(132)에 공급한다.
기입 데이터 경로(112)는 데이터 버스(130)에 결합된 수신기 버퍼(140)를 포함한다. 수신기 버퍼(140)는 클록 발생기 회로(144)로부터의 신호에 의해 선택적으로 각각 인에이블되는 데이터 버스(130)로부터 4개의 입력 레지스터(142)에 16 비트 워드를 후속적으로 가한다. 그러므로, 입력 레지스터(142)는 16 비트 데이터 워드를 후속적으로 저장하여 기입 FIFO 버퍼(148)에 인가된 하나의 16 비트 데이터 워드내에 결합시킨다. 기입 FIFO 버퍼(148)는 클록 발생기(144)로부터의 신호 ALC 64 비트 기입 데이터를 기입 래치 및 드라이버(150)에 후속적으로 가하기 위해 내부 기입 클록(WCLK)에 의해 클록된다. 기입 래치 및 드라이버(150)는 I/O 게이팅 회로(102) 및 감지 증폭기(104)를 통해 메모리 뱅크(80a-h)들 중 하나의 뱅크에 64 비트 기입 데이터를 가한다.
상술한 바와 같이 싱크링크 구조의 주요한 목표는 상당히 빠른 속도로 프로세서와 메모리 디바이스 사이에 데이터를 전달할 수 있도록 한다. 그러나, 도 2에 도시된 패킷화된 DRAM 장치(16a)를 포함하는 패킷화된 DRAM의 동작 속도는 커맨트 패킷의 일부분으로서 메모리 디바이스(16a)에 인가된 어드레스를 처리하는데 필요한 시간 만큼 제한된다. 예를 들어, 열 어드레스가 어드레스 시퀀서(64)내에 수신 및 저장될 뿐 만 아니라, 열 래치/디코더(100)내에 래치 및 디코드되고, 다양한 열 액세스 신호를 발생시키는데 이용된다. 그러므로, 명령 패킷이 메모리 디바이스(16a)에 제공될 수 있는 속도는 명령 패킷내의 어드레스를 저장 및 처리하는데 필요한 시간 만큼 제한된다.
상술한 설명이 패킷화된 DRAM 내의 고속 어드레스 처리에 필요한 것에 관한 것이지만, 이와 유사한 문제점들이 어드레스 및 그 밖의 다른 신호를 고속으로 처리하여야 하는 비동기 DRAM 및 동기 DRAM과 같은 그 밖의 다른 메모리 디바이스 내에 존재한다. 그러므로, 상술한 이유 때문에, 종례의 어드레스 처리 회로의 제한된 동작 속도는 메모리 디바이스, 특히 패킷화된 DRAM의 최대 동작 속도를 약간 제한할 우려가 있다. 그러므로, 어드레스, 특히 열 어드레스가 처리될 수 있는 속도보다 빠른 속도로 어드레스, 특히 명령 패킷내의 어드레스를 수신할 필요성이 있다.
본 발명은 컴퓨터 시스템에 이용된 메모리 디바이스에 관한 것으로, 특히 후속 처리를 위한 다중 메모리 어드레스(multiple momory addresses)를 저장하기 위한 메모리 어드레스에 관한 것이다.
도 1은 싱크링크 구조를 이용하는 컴퓨터 시스템을 도시한 블록도이고,
도 2는 도 1의 컴퓨터 시스템에 이용될 수 있는 패킷화된 DRAM을 도시한 블록도이며,
도 3은 명령 패킷을 시퀀서에 결합하는 명령 버퍼 및 어드레스 캡처를 도시한 도2의 패킷화된 DRAM,에 유용한 본 발명에 따른 어드레스 시퀀서의 실시예의 일부분을 도시한 블록도이고,
도 4는 도 3의 시퀀서에 이용된 열 증분기를 도시한 블록도이다.
본 발명은 동적 랜덤 액세스("DRAM") 내의 열 어드레스와 같은 메모리 어드레스를 저장 및 처리하기 위한 시스템 및 방법에 관한 것이다. 다수의 어드레스 저장 장치는 입력 인에이블 신호에 응답하여 각각의 메모리 어드레스를 각각 저장한다. 결과적으로 다수의 열 어드레스는 메모리 디바이스내에 동시에 저장될 수 있다. 어드레스 저장 장치는 출력 인에이블 신호에 응답하여 M 비트 버스에 이의 저장된 어드레스를 각각 인가한다. M 비트 버스의 각각의 비트는 모든 어드레스 저장 장치의 대응 비트에 결합된다. M 비트 버스는 각 M 비트의 어드레스 버스 회로에 의해 어드레스 디코더 회로와 같은 메모리 어드레스 처리 회로에 결합된다. 가산기는 버스트 모드로 동작하는 DRAM을 제조하는데 포함될 수 있다. 가산기는 어드레스 버스 회로의 각각의 출력 단자에 결합된 다수의 입력 단자 및 어드레스 버스 회로의 각각의 입력 단자에 결합된 다수의 출력 단자를 가지고 있다. 가산기는 어드레스 버스 회로의 출력 단자로부터 수신된 메모리 어드레스보다 큰 1과 같은 선정된 수인 메모리 어드레스를 어드레스 버스 회로의 입력 단자에 가한다. 특히, 메모리 어드레스 저장 및 처리 시스템은 컴퓨터 시스템의 일부분으로서 이용될 수 있는 패킷화된 DRAM에 이용하는데 적합하다.
도 2의 패킷화된 DRAM에 유용한 본 발명에 따른 어드레스 시퀀서(300)의 한 실시예가 도 3에 도시되어 있다. 어드레스 시퀀서(200)는 명령 패킷을 어드레스 시퀀서(200)에 결합하는 명령 버퍼(46) 및 어드레스 갭처 회로(48)로 도시되어 있다. 어드레스 시퀀서(200)는 도 2에 패킷화된 DRAM내의 어드레스 시퀀서(54) 대신에 이용될 수 있고, 최종 메모리 디바이스는 도 1에 도시된 컴퓨터 시스템내에 이용될 수 있다.
도 3을 참조하면, 명령 버퍼(46)는 명령 패킷내의 다수의 명령 워드의 각각을 후속적으로 저장하는 쉬프트 레지스터로 양호하게 실시된다. 명령 패킷은 명령 버스(50)를 통해 명령 버퍼(46)에 인가된다. 한가지 이상의 명령 워드가 명령 버퍼(46)내에 저장된 후, 이들은 명령 워드 레지스터(210)로 전송된다. 도 3에 도시된 실시예에 있어서, 명령 워드 레지스터(210)내에 저장된 명령 워드가 명령, 어드레스 및 식별 정보를 포함한다. 그러므로, 명령 워드 레지스터(210)는 명령 패킷의 이러한 그 밖의 다른 부분으로 이루어진 어드레스 갭처 회로(48)와 갭처 회로로 실시한다. 그러나, 별도의 어드레스 갭처 회로(48)가 이용되고, 다른 회로(도시하지 않음)가 명령 패킷의 다른 부품을 갭처하는데 이용될 수 있다.
도 3에 도시된 명령 워드 레지스터(210)는 이들이 명령 버퍼(46)내로 쉬프된 후에 명령 패킷내에 모든 명령 워드를 저장한다. 그러므로, 각각의 명령 패킷이 4가지 명령 워드를 포함하는 경우 4가지 모든 명령 워드는 명령 워드 레지스터(48)로 전송되기 전에 명령 버퍼(46) 내로 쉬프트된다. 그러나, 명령 워드 레지스터(48)는 이들이 명령 버퍼(46)내에 저장된 후에 각각의 명령 패킷내에 명령 워드의 일부분 만을 저장할 수 있다. 예를 들어, 각각의 명령 패킷이 4가지 명령 워드를 포함하는 경우, 명령 워드는 단 2가지 워드 만이 명령 버퍼(46)내로 쉬프트된 후 명령 워드 레지스터(48)로 전송될 수 있다. 나머지 2가지 명령 워드가 명령(46)내로 쉬프트된 후, 이들이 동일한 명령 워드 레지스터(48) 또는 상이한 명령 워드 레지스터로 전송되므로 2가지 명령 워드 레지스터의 각각은 각 세트의 2가지 명령 워드를 저장한다. 소정의 경우에, 명령 워드 레지스터(48)는 출력 버스(216)상의 각각의 명령 패킷내의 4가지 명령 워드 모두를 양호하게 출력시킨다. 명령 패킷은 4가지 10 비트 워드를 포함하는 경우, 출력 버스는 40 비트 폭일 수 있다. 소정의 이러한 비트는 메모리 전달용 어레이(80)들 중 하나의 어레이에 관련된 열을 지정하기 위한 열 어드레스를 구성한다. 도 3에 도시된 실시예에 있어서, 출력 버스(216)의 7 비트는 열 어드레스 COL＜0:6＞을 포함한다.
명령 워드 레지스터(48)로부터의 COL＜0:6＞ 비트는 일련의 명령/어드레스 저장("C/A") 장치(222s-h)로 구성된 명령/어드레스 파이프라인(220)에 인가된다. 각각의 명령 패킷으로부터의 명령 워드가 명령 워드 레지스터(210)의 출력 버스(216)에 인가됨에 따라서, 이들은 파이프라인 제어 회로(224)에 의해 발생된 각각의 래치 신호에 의해 C/A 저장 장치(222a-h)들 중 하나의 장치에서 선택적으로 래치된다. 파이프라인 제어 회로(224)는 각각의 명령 패킷으로부터의 명령 워드로 당해 분야에 숙련된 기술자들이 알고 있는 적절한 프로토콜에 의해 C/A 저장 장치(224)들 중 하나의 장치 내에 저장되게 한다. 예를 들어, 명령 워드는 열 어드레스 C＜0:6＞를 이미 포함하지 않는 제 1의 C/A 저장 장치(222)내에 저장될 수 있다. 또한, 파이프라인 제어 회로(224)는 C/A 저장 장치(224)로 C/A 저장 장치(224)내에 저장된 각각의 열 어드레스 COL＜0:6＞를 출력시킬 수 있다. 단 하나의 C/A 저장 장치(222)는 COL＜0:6＞ 출력을 소정의 단시간에 제공할 수 있도록 한다.
C/A 저장 장치(222)에 관한 상술한 설명은 각각의 열 어드레스 COL＜0:6＞fmf 저장하는 기능에 관해 기본적으로 다루고 있다. 그러나, C/A 저장 장치(222)도 명령 패킷이 제공되는 메모리 디바이스(16)를 지정하는 뱅크 어드레스 행 어드레스, 명령(예를 들어, 판독, 기입 등), 및 식별 정보를 포함하는 명령 워드의 나머지 부분을 양호하게 저장한다. 그러나, 명령 워드의 이러한 그 밖의 다른 부분에 관한 설명은 어드레스를 저장 및 처리하기 위한 본 발명의 방법 및 시스템에 관해 기술된 실시예의 이해에 중점을 두고 있지 않기 때문에 설명을 간략하게 하기 위해서 생략하였다.
각각의 열 어드레스를 각각 저장하는 다중 C/A 저장 장치(222)의 용도는 메모리 디바이스(16)의 속도를 증가시킨다는 유효한 장점을 제공한다. 패킷화된 DRAM용의 종례의 DRAM 및 공지된 구조에 있어서, DRAM은 어드레스를 디코딩시키는 것과 같이 종례의 열 어드레스가 래치 및 처리될 때까지 메모리 동작용 열 어드레스를 수신할 수 있다. 다중 C/A 저장 장치(222)를 이용함으로써, 도 3의 어드레스 시퀀서(200)를 포함하는 메모리 디바이스(16)는 열 어드레스를 디코딩하는 것과 같이 한 개 이상의 종례의 열 어드레스가 아직까지 처리되지 않았을지라도 열 어드레스를 계속해서 수신할 수 있다. 실제로, 어드레스 시퀀서(200)는 열 어드레스가 수신되는 평균 속도가 어드레스를 처리하고 메모리 전달 동작을 완료하는데 소요되는 평균 시간보다 짧은 한 열 어드레스를 수신할 수 있다. 결과적으로, 도 3의 어드레스 시퀀서(200)를 이용하는 메모리 디바이스, 특히 패킷화된 DRAM은 비교적 고속으로 동작할 수 있다.
C/A 저장 장치(222)의 출력에 제공된 열 어드레스 COL＜0:6＞는 각 비트의 열 어드레스 COL＜0:6＞에 대한 하나의 래치 회로(234a-g)로 구성되는 열 어드레스 래치(230)에 인가된다. 각각의 래치 회로(234)는 한 쌍의 인버터(236, 238)로 구성된다. 인버터(238)의 출력 임피던스는 인버터(238)가 아닌 C/A 저장 장치(222)가 인버터(236)로의 입력에서의 논리 레벨을 제어하도록 C/A 저장 장치(222)의 출력 임피던스보다 높다. 그러므로, 논리 레벨(즉, 논리 "1" 또는 "0")은 인버터(236)들 중 하나의 인버터의 출력에 인가되는데, 동일한 논리 레벨은 인버터(238)의 출력에서 발생되므로, 이미 인에이블된 C/A 저장 장치(222)가 더 이상 인에이블되지 않은 후의 이러한 논리 레벨로 인버터(236)로의 입력을 유지한다.
상술한 바와 같이, 하나의 래치(234)는 각각의 열 어드레스 비트 COL＜0:6＞에 제공된다. 그러므로, 각각의 C/A 저장 장치(222)로부터의 COL＜0＞ 비트는 래치(234a)에 결합되고, 각각의 C/A 저장 장치(222)로부터의 COL＜1＞ 비트는 래치(234b) 등의 내에 결합된다. 그러나, 상술하기도 한 바와 같이, C/A 저장 장치(222)들 중 단 하나의 저장 장치는 파이프라인 제어 회로에 의해 거의 동시에 인에이블된다. 결과적으로, 래치(234a-g)는 단 하나의 C/A 저장 장치(222)로부터 신호를 적시에 수신한다.
이 때, 열 어드레스 래치(230)의 출력에서의 열 어드레스 COL＜0:6＞는 종례 또는 후속적으로 개발된 설계일 수 있는 열 어드레스(250)에 인가한 것과 같이 처리된다.
열 어드레스 래치(230)는 가산기(260)와 동작에 관련된 "버스트" 모드로 인터페이스하기에 적합하다. 버스트 메모리 액세스에 있어서, C/A 저장 장치(222)들 중 하나의 장치로부터의 열 어드레스는 메모리 액세스에 필요한 개시 어드레스를 지정한다. 그 후, 메모리 셀로부터의 다수의 메모리 액세스는 부수적인 열 어드레스를 열 어드레스 래치(230)에서 수신 및 인가하기 위해 C/A 저장 장치(222)들 중 하나의 장치를 필요로 하지 않고서도 열 어드레스로부터의 증가를 발생시킨다. 버스트 모드 액세스에 있어서, 높은 INCR 신호는 가산기(260)에 인가된다. 이 때, 가산기(260)는 열 어드레스 래치(230)의 각각의 COL＜0:6＞ 출력으로부터 A＜0:6＞ 입력에 인가된 열 어드레스를 래치한다. 이 때, 가산기(260)는 열 어드레스를 1씩 증가시켜 증가된 열 어드레스를 이것의 Z＜0:6＞ 출력에 인가한다. 가산기(260)의 Z＜0:6＞ 출력은 열 어드레스 래치(230)에 입력된 각각의 COL＜0:6＞에 결합된다. 결과적으로, 열 어드레스 래치(230)는 증가된 열 어드레스를 수신한다.
가산기(260)의 논리도가 도 4에 도시되어 있다. 가산기는 최저 유효 비트보다 상당히 작은 모든 비트가 논리 "1"인 경우에 최저 유효 비트 및 모든 비트를 반전시킴으로써 1씩 다중 비트 디지털 워드가 간단하게 증가될 수 있는 원리로 동작한다. 그러므로, 예를 들어, 열 어드레스가 "100111"인 경우, 열 어드레스는 "101000"을 얻기 위해 비트 3:0을 반전시킴으로써 1 씩 간단하게 증가될 수 있다.
도 4를 참조하면, 가산기(260)는 다수의 가산기 회로(264a-g), 즉 열 어드레스 COL＜0:6＞의 7 비트의 각각에 대한 하나의 회로를 포함한다. 각각의 가산기 회로(264a-g)는 입·출력 접속형의 종례의 통과 게이트(274) 및 한 쌍의 인버터(276, 278)에 의해 각각 형성된 입력 래치(270a-g)를 포함한다. 통과 게이트(264)는 인버터(280)의 출력에서 하이 인버터(282)의 출력에서 로우에 의해 인에이블된다. 인버터(280)의 입력은 INCR이 로우 상태일 때는 언제든지 통과 게이트(264)가 인에이블되도록 INCR 신호를 수신한다. 그러므로, 가산기(260)의 A＜0:6＞ 입력에 인가된 열 어드레스는 통과 게이트(264)가 디스에이블되는 INCR 신호의 상승 연부에서 래치된다.
최소 유효 어드레스 비트에 대한 가산기 회로(264g)를 제외한 각각의 가산기 회로(264a-f)는 이것의 입력 래치(270a-f)에서 각각의 삼상태(tri-state) 인버터(290a-f)까지의 비반전 경로(292) 및 반전 경로(294), 즉 2개의 경로를 포함한다. 최소 유효 어드레스 비트에 대한 가산기 회로(264g)는 인버터 경로(294) 만을 포함한다. 비반전 경로(292)는 제 1 통과 게이트(296)에 의해 선택되지만, 반전 경로(294)는 제 2 통과 게이트(298)에 의해 선택된다. 각각의 반전 경로(294)는 입력 래치(270)와 이것의 통과 게이트(298) 사이에 접속된 인버터(300)를 포함하므로, 가산기 회로(264)의 입력(A)에서 출력(Z)까지에는 기수(odd number) 인버터가 있다. 비반전 경로(294)는 입력 래치(270)에서 이것의 통과 게이트(298)까지 직접 접속부를 갖고 있으므로, 가산기 회로(264)의 입력에서 출력까지에는 기수 인버터가 있다. 삼상태 인버터(290a-g)는 INCR 신호가 하이 상태는 언제든지 발생하는 인버터(280)의 출력에서 로우 상태 및 인버터(282)의 출력에서의 하이 상태에 의해 인에이블된다.
각각의 가산기 회로(264a-f)내의 비반전 경로(292) 또는 반전 경로(294)를 각각 선택하는 통과 게이트(296, 298)는 NAND 게이트(310)의 출력에 의해 구동되는 인버터(312) 및 각각의 NAND 게이트(310)에 의해 각각 제어된다. NAND 게이트(310)는 각각의 인버터(300)의 출력(가산기 회로(264)로의 입력과 동일한 논리 레벨을 갖고 있다) 및 모든 최소 유효 열 어드레스 비트에 관한 논리 레벨을 나타내는 입력을 각각 수신한다. 반전 경로에 대한 통과 게이트(298)는 NAND 게이트(310)로의 양자의 입력이 논리 "1"일 때는 언제든지 선택된다. 그러므로, 통과 게이트(298)는 이러한 비트에 대한 가산기 회로(264f)로의 입력과 최소 유효 비트에 대한 가산기 회로(264g)로의 입력이 둘 다 논리 "1"인 경우에 제 2 최소 유효 비트에 대한 가산기 회로(264f)내의 반전 경로(294)를 선택하도록 인에이블된다. 그러므로, "11"의 입력은 반전 경로(294)가 제 2 최소 유효 비트로 선택되기 때문에 "00"의 출력을 발생시키지만, 반전 경로(294)는 최소 유효 비트로 항상 이용된다. 이와 마찬가지로, 통과 게이트(298)는 이러한 비트에 대한 가산기 회로(264d)로의 입력 및 가산기 회로(264e)내의 인버터(312)의 출력이 둘 다 논리 "1"인 경우 제 4의 최소 유효 비트에 대한 가산기 회로(264d)내의 반전 경로(294)를 선택하도록 인에이블된다. 소정의 가산기 회로(264)에 대한 인버터(312)의 출력은 모든 최소 유효 비트에 대한 가산기 회로(264)의 출력이 논리 "1"인 경우 논리 "1"일 수 있다. 그러므로, "0111"의 입력은 반전 경로(294)가 제 4, 제 3, 제 2, 및 제 1 최소 유효 비트로 선택되기 때문에 "1000"의 출력을 발생시킨다.
상술한 바와 같이, 도 3 및 도 4에 도시된 어드레스 시퀀서는 도 2에 도시된 패킷화된 DRAM내의 어드레스 시퀀서(64)로서 이용될 수 있다. 최종 메모리 디바이스는 우수한 동작 속도를 제공하기 위해 도 1에 도시된 컴퓨터 시스템내에 이용될 수 있다. 본 발명이 예시적인 실시예에 관해서 설명하였지만, 본 발명의 범위를 벗어나지 않고서 본 발명을 여러 가지 형태로 변형시킬 수 있다. 따라서, 본 발명은 첨부된 특허 청구항들 이외에 의해서 제한되지 않는다.

Claims (41)

  1. 메모리 어드레스를 저장 및 처리하기 위한 시스템으로서,
    각각의 메모리 어드레스를 저장하는 복수의 어드레스 저장 유닛들과, 상기 어드레스 유닛들은 각각이 입력 인에이블 신호에 응답하는 메모리 어드레스를 수신하고 저장하며, 그것의 저장된 어드레스를 출력 인에이블 신호에 응답하는 M 비트 버스에 인가하고, M 비트 버스의 각각의 비트들은 모든 어드레스 유닛들의 해당하는 비트들에 연결되며,
    메모리 어드레스를 수신하기에 적합한 입력 버스를 가지고 있는 메모리 어드레스 처리 회로와,
    M 비트 버스의 각각의 비트에 연결되는 M 어드레스 버스 회로들과, 상기 버스 회로들은 인에이블된 어드레스 저장 유닛으로부터 상기 메모리 어드레스를 상기 메모리 어드레스 처리 회로로 연결하고,
    상기 인력 인에이블 신호 및 상기 출력 인에이블 신호를 어드레스 저장 유닛들의 각각에 인가하는 제어 회로를 포함하는 시스템.
  2. 제 1 항에 있어서, 메모리 어드레스 처리 장치가 어드레스 디코더를 포함하는 저장 및 처리 시스템.
  3. 제 1 항에 있어서, 버스트 모드에서 저장 및 처리 시스템이 동작하도록 하는 가산기를 더 포함하며, 상기 가산기는 상기 어드레스 버스 회로들의 각각의 출력 터미널들에 연결된 복수의 입력 터미널들과 상기 어드레스 버스 회로들의 각각의 입력 터미널들에 연결된 복수의 출력 터미널들을 가지며, 상기 가산기는 상기 어드레스 버스 회로들의 입력 터미널들로 메모리 어드레스를 인가하며, 이 메모리 어드레스는 상기 어드레스 버스 회로들의 출력 터미널들로부터 수신된 메모리 어드레스보다 큰 소정의 수인 저장 및 처리 시스템.
  4. 제 3 항에 있어서, 상기 소정의 수는 1인 저장 및 처리 시스템.
  5. 제 1 항에 있어서, 상기 어드레스 버스 회로는 메모리 어드레스의 각각의 비트가 인에이블된 어드레스 장치에 의해 어드레스 버스 회로에 더 이상 인가되지 않을 때 어드레스 버스 회로의 각각의 출력 단자에서의 논리 레벨을 유지하는 래치 회로를 각각 포함하는 저장 및 처리 시스템.
  6. 제 1 항에 있어서, 상기 메모리 어드레스들은 최소한 하나의 메모리 어레이에서 메모리 셀의 열의 각각의 어드레스를 포함하는 저장 및 처리 시스템.
  7. 각각이 복수의 명령 워드들을 포함하는 복수의 명령 패킷들을 수신 및 처리하는 시스템에서, 상기 명령 워드들의 최소 하나는 최소 하나의 메모리 어드레스를 포함하며, 상기 시스템은
    각각의 명령 패킷의 소정의 수의 명령 워드를 수신 및 저장하는 명령 버퍼와,
    소정의 수의 명령 워드가 명령 버퍼 내에 저장된 후에 명령 워드가 명령 버퍼로부터 명령 워드로 전달되는 명령 버퍼에 결합된 최소한 하나의 명령 워드 레지스터와,
    각각의 입력 인에이블 신호에 응답하여 명령 워드 레지스터로부터 수신된 명령 워드의 최소한의 메모리 어드레스 부분을 각각 저장하고, 저장된 메모리 어드레스를 출력 인에이블 신호에 응답하여 저장 장치의 출력 버스에 각각 인가하는 명령 워드 레지스터에 결합된 복수의 저장 장치와,
    각각의 메모리 어드레스 부분으로 명령 워드 레지스터로부터 저장 장치로 전달되게 하기 위해 각각의 인에이블 신호를 저장 장치에 발생시켜 인가하고, 저장 장치들 중 하나의 장치로 저장된 메모리 어드레스 부분을 출력시키게 하기 위해 각각의 출력 인에이블 신호를 저장 장치에 발생시켜 인가하는 제어 회로와,
    출력 인에이블 신호를 수신하는 저장 장치로부터 메모리 어드레스 부분을 수신하는 입력 버스를 가지고 있는 메모리 어드레스 처리 회로를 포함하는 명령 패킷 수신 및 처리 시스템.
  8. 제 7 항에 있어서, 상기 메모리 어드레스 처리 장치는 어드레스 디코더를 포함하는 명령 패킷 수신 및 처리 시스템.
  9. 제 7 항에 있어서, 상기 저장 장치의 각각의 비트에 상기 메모리 어드레스 처리 회로의 입력 버스의 각각의 비트를 연결시키는 복수의 메모리 어드레스 버스 회로를 더 포함하는 명령 패킷 수신 및 처리 시스템.
  10. 제 9 항에 있어서, 어드레스 버스 회로들은 메모리 어드레스의 각각의 비트들이 각 비트의 메모리 어드레스 저장 장치에 의해 어드레스 버스 회로에 더 이상 인가되지 않을 때 어드레스 버스 회로의 각각의 출력 단자에서의 논리 레벨을 유지하는 래치 회로를 각각 포함하는 명령 패킷 수신 및 처리 시스템.
  11. 제 9 항에 있어서, 버스트 모드로 동작할 수 있고, 어드레스 버스 회로의 각각의 출력 단자에 결합된 다수의 입력 단자 및 어드레스 버스 회로의 각각의 입력 단자에 결합된 다수의 출력 단자를 가지고 있으며, 어드레스 버스 회로의 출력 단자로부터 수신된 메모리 어드레스 보다 큰 소정의 수인 메모리 어드레스를 어드레스 버스 회로의 입력 단자에 인가하는 가산기를 더 포함하는 명령 패킷 수신 및 처리 시스템.
  12. 제 11 항에 있어서, 상기 소정의 수는 1인 명령 패킷 수신 및 처리 시스템.
  13. 제 7 항에 있어서, 상기 메모리 어드레스는 최소한 하나의 메모리 어레이 내의 메모리 셀의 열의 각각의 어드레스를 포함하는 명령 패킷 수신 및 처리 시스템.
  14. 메모리 디바이스로서, 행 어드레스 및 열 어드레스에 의해 결정된 위치에 데이터를 저장하기에 적합한 메모리 셀의 최소한 하나의 어레이와,
    행 어드레스를 수신 및 디코드하고, 행 어드레스에 대응하는 메모리 셀의 행을 선택하기에 적합한 행 어드레스 회로와,
    열 어드레스에 대응하는 선택된 행 내의 메모리 셀들 중 하나의 셀에 데이터를 수신 및 인가하기에 적합한 열 어드레스 회로와,
    외부 단자와 열 어드레스 회로 사이에 데이터를 결합하기에 적합한 데이터 경로 회로와,
    메모리 디바이스의 동작을 제어하기 위한 명령를 최소한 하나의 명령 워드가 포함하고, 행 어드레스 회로에 결합된 행 어드레스를 포함하며, 열 어드레스를 포함하는 다수의 명령 워드를 포함하는 명령 패킷을 수신하기에 적합한 명령 버퍼와,
    명령 버퍼에 결합되고, 명령 버퍼로부터 열 어드레스를 수신하는 복수의 어드레스 저장 장치와,
    M 비트 버스의 각각의 비트에 각각 결합되고, 인에이블된 어드레스 저장 장치로부터 열 어드레스 회로에 열 어드레스를 결합하는 M개의 열 어드레스 버스 회로와,
    입력 인에이블 신호 및 출력 인에이블 신호를 각각의 어드레스 저장 장치에 선택적으로 인가하는 제어 회로를 포함하고,
    다수의 상기 열 어드레스가 입력 인에이블 신호에 응답하여 각각의 어드레스 저장 장치 내에 저장되고, 열 어드레스가 출력 인에이블 신호에 응답하는 M 비트 버스에 인가되는 각각의 어드레스 저장 장치 내에 저장되며, M 비트 버스의 각각의 비트가 모든 어드레스 저장 장치의 대응하는 비트에 결합되는 메모리 디바이스.
  15. 제 14 항에 있어서, 메모리 디바이스를 버스트 모드로 동작할 수 있도록 하고, 어드레스 버스 회로의 각각의 출력 단자에 결합된 다수의 입력 단자 및 어드레스 버스 회로의 각각의 입력 단자에 결합된 다수의 출력 단자를 가지고 있으며, 어드레스 버스 회로의 출력 단자로부터 수신된 메모리 어드레스 보다 큰 소정의 수인 메모리 어드레스를 어드레스 버스 회로의 입력 단자에 인가하는 가산기를 더 포함하는 메모리 디바이스.
  16. 제 15 항에 있어서, 상기 소정의 수는 1인 메모리 디바이스.
  17. 제 14 항에 있어서, 상기 어드레스 버스 회로들은 열 어드레스의 각각의 비트가 인에이블된 어드레스 장치에 의해 어드레스 버스 회로에 더 이상 인가되지 않을 때 어드레스 버스 회로의 각각의 출력 단자에서의 논리 레벨을 유지하는 래치 회로를 포함하는 메모리 디바이스.
  18. 제 14 항에 있어서, 상기 메모리 디바이스가 패킷화된 동적 랜덤 액세스를 포함하는 것을 특징으로 하는 메모리 디바이스.
  19. 메모리 디바이스로서,
    명령 워드에 응답하여 행 어드레스 및 열 어드레스에 의해 결정된 위치에 데이터를 저장하기에 적합한 메모리 셀의 최소한 하나의 어레이와,
    행 어드레스를 수신 및 디코드하고, 명령 워드에 응답하여 행 어드레스에 대응하는 메모리 셀의 행을 선택하기에 적합한 행 어드레스 회로와,
    명령 워드에 응답하여 열 어드레스에 대응하는 선택된 행 내의 메모리 셀들 중 하나의 셀에 데이터를 수신 및 인가하기에 적합한 열 어드레스 회로와,
    명령 워드에 응답하여 외부 단자와 열 어드레스 회로 사이에 데이터를 결합하기에 적합한 데이터 경로 회로와,
    명령 버스 상에서 수신된 명령 워드를 저장하기에 적합한 명령 버퍼와,
    소정의 수의 명령 워드가 명령 버퍼 내에 저장된 후에 명령 버퍼로부터 명령 워드 레지스터로 명령 워드가 전달되는 명령 버퍼에 결합된 최소한 하나의 명령 워드 레지스터와,
    각각의 입력 인에이블 신호에 응답하여 명령 워드 레지스터로부터 수신된 명령 워드의 최소한 메모리 어드레스 부분에 각각 저장하고, 출력 인에이블 신호에 응답하여 저장된 메모리 어드레스 부분을 저장 장치의 출력 버퍼에 각각 인가하는 명령 워드 레지스터에 결합된 복수의 저장 장치와,
    각각의 메모리 어드레스 부분으로 명령 워드 레지스터에서 저장 장치로 전달되게 하기 위해 각각의 입력 인에이블 신호를 저장 장치에 발생시켜 인가하고, 저장 장치들 중 하나의 장치로 저장된 메모리 어드레스 부분을 출력시키게 하기 위해 각각의 출력 인에이블 신호를 저장 장치에 발생시켜 인가하는 제어 회로와,
    각각의 출력 인에이블 신호를 수신하는 저장 장치들 중 하나의 장치로부터 메모리 어드레스 부분을 수신하는 입력 버스를 가지고 있는 메모리 어드레스 처리 회로를 포함하는 메모리 디바이스.
  20. 제 19 항에 있어서, 상기 메모리 어드레스 처리 장치가 어드레스 디코더를 포함하는 메모리 디바이스.
  21. 제 19 항에 있어서, 메모리 어드레스 처리 회로의 입력 버스의 각각의 비트를 저장 장치의 각각의 비트에 결합하는 복수의 메모리 어드레스 버스 회로를 더 포함하는 메모리 디바이스.
  22. 제 21 항에 있어서, 상기 어드레스 버스 회로는 메모리 어드레스의 각각의 비트가 저장 장치에 의해 어드레스 버스 회로에 더 이상 인가되지 않을 때 어드레스 버스 회로의 각각의 출력 단자에서의 논리 레벨을 유지하는 래치 회로를 각각 포함하는 메모리 디바이스.
  23. 제 19항에 있어서, 버스트 모드로 동작할 수 있도록 하고, 상기 어드레스 버스 회로의 각각의 출력 단자에 결합된 복수의 입력 단자 및 어드레스 버스 회로의 각각의 입력 단자에 결합된 복수의 출력 단자를 가지고 있으며, 어드레스 버스 회로의 출력 단자로부터 수신된 메모리 어드레스 보다 큰 소정의 수인 메모리 어드레스를 어드레스 버스 회로의 입력 단자에 인가하는 가산기를 더 포함하는 메모리 디바이스.
  24. 제 23 항에 있어서, 상기 소정의 수가 1인 것을 특징으로 하는 메모리 디바이스.
  25. 제 19 항에 있어서, 상기 메모리 디바이스는 패킷화된 동적 랜덤 액세스인 메모리 디바이스.
  26. 컴퓨터 시스템으로서,
    프로세서 버스를 가지고 있는 프로세서와,
    상기 프로세서 버스를 통해 상기 프로세서에 결합되고, 데이터가 상기 컴퓨터 시스템 내에 제공되게 하기에 적합한 입력 디바이스와,
    상기 프로세서 버스를 통해 상기 프로세서에 결합되고, 데이터를 컴퓨터 시스템으로부터 출력되게 하기에 적합한 출력 디바이스와,
    상기 프로세서 버스를 통해 상기 프로세서에 결합된 메모리 디바이스를 포함하고 컴퓨터 시스템에서, 상기 메모리 디바이스는,
    행 어드레스 및 열 어드레스에 의해 결정된 위치에 데이터를 저장하기에 적합한 메모리 셀의 최소한 하나의 어레이와,
    행 어드레스를 수신 및 디코드하고, 상기 행 어드레스에 대응하는 메모리 셀의 행을 선택하기에 적합한 행 어드레스 회로와,
    열 어드레스에 대응하는 선택된 행 내의 메모리 셀들 중 하나의 셀에 데이터를 수신 및 인가하기에 적합한 열 어드레스 회로와,
    외부 단자와 상기 열 어드레스 회로 사이에 데이터를 결합하기에 적합한 데이터 경로 회로와,
    메모리 디바이스의 동작을 제어하기 위한 명령를 최소한 하나의 명령 워드가 포함하고, 행 어드레스 회로에 결합된 행 어드레스를 포함하며, 열 어드레스를 포함하는 복수의 명령 워드를 포함하는 명령 패킷을 수신하기에 적합한 명령 버퍼와,
    명령 버퍼에 결합되고, 명령 버퍼로부터 열 어드레스를 수신하며, M 비트 버스의 각각의 비트가 모든 어드레스 저장 장치의 대응하는 비트에 결합된 출력 인에이블 신호에 응답하는 M 비트 버스에 인가되는 각각의 어드레스 저장 장치 내에 저장된 열 어드레스를 명령 버퍼로부터 수신하며, 입력 인에이블 신호에 응답하여 각각의 어드레스 저장 장치 내에 저장되는 복수의 어드레스 저장 장치와,
    M 비트 버스의 각각의 비트에 각각 결합되고, 인에이블된 어드레스 저장 장치로부터 열 어드레스 회로에 열 어드레스를 결합하는 M개의 열 어드레스 버스 회로와,
    입력 인에이블 신호 및 출력 인에이블 신호를 각각의 어드레스 저장 장치에 선택적으로 인가하는 제어 회로를 포함하고,
    복수의 열 어드레스가 입력 인에이블 신호에 응답하여 각각의 어드레스 저장 장치 내에 저장되고, 열 어드레스가 출력 인에이블 신호에 응답하는 M 비트 버스에 인가되는 각각의 어드레스 저장 장치 내에 저장되며, M 비트 버스의 각각의 비트가 모든 어드레스 저장 장치의 대응하는 비트에 결합되는 컴퓨터 시스템.
  27. 제 26 항에 있어서, 메모리 디바이스를 버스트 모드로 동작할 수 있도록 하고, 어드레스 버스 회로의 각각의 출력 단자에 결합된 복수의 입력 단자 및 어드레스 버스 회로의 각각의 입력 단자에 결합된 복수의 출력 단자를 가지고 있으며, 어드레스 버스 회로의 출력 단자로부터 수신된 메모리 어드레스 보다 큰 소정의 수인 메모리 어드레스를 어드레스 버스 회로의 입력 단자에 인가하는 가산기를 더 포함하는 컴퓨터 시스템.
  28. 제 27 항에 있어서, 상기 소정의 수는 1인 컴퓨터 시스템.
  29. 제 26 항에 있어서, 상기 어드레스 버스 회로는 열 어드레스의 각각의 비트가 상기 인에이블된 어드레스 장치에 의해 어드레스 버스 회로에 더 이상 인가되지 않을 때 상기 어드레스 버스 회로의 각각의 출력 단자에서의 논리 레벨을 유지하는 래치 회로를 각각 포함하는 컴퓨터 시스템.
  30. 제 26 항에 있어서, 상기 메모리 디바이스는 패킷화된 동적 랜덤 액세스 메모리를 포함하는 컴퓨터 시스템.
  31. 컴퓨터 시스템으로서,
    프로세서 버스를 가지고 있는 프로세서와,
    프로세서를 통해 프로세서에 결합되고, 컴퓨터 시스템 내에 데이터를 제공되게 하는데 적합한 입력 디바이스와,
    데이터를 컴퓨터 시스템으로부터 출력되게 하기에 적합한 프로세서 버스를 통해 프로세서에 결합된 출력 디바이스와,
    프로세서 버스를 통해 프로세서에 결합된 메모리 디바이스를 포함하고,
    상기 메모리 디바이스는,
    명령 워드에 응답하여 행 어드레스 및 열 어드레스에 의해 결정된 위치에 데이터를 저장하기에 적합한 메모리 셀의 최소한 하나의 어레이와,
    명령 워드에 응답하여 행 어드레스를 수신 및 디코드하고, 행 어드레스에 대응하는 메모리 셀의 행을 선택하기에 적합한 행 어드레스 회로와,
    명령 워드에 응답하여 열 어드레스에 대응하는 선택된 행 내의 메모리 셀들 중 하나의 셀에 데이터를 수신 및 인가하기에 적합한 열 어드레스 회로와,
    명령 워드에 응답하여 외부 단자와 열 어드레스 회로 사이에 데이터를 결합하기에 적합한 데이터 경로 회로와,
    명령 버스 상에서 수신된 명령 워드를 저장하기에 적합한 명령 버퍼와,
    소정의 수의 명령 워드가 명령 버퍼 내에 저장된 후에 명령 버퍼로부터 명령 워드 레지스터로 명령 워드가 전달되는 명령 버퍼에 결합된 최소한 하나의 명령 워드 레지스터와,
    각각의 입력 인에이블 신호에 응답하여 명령 워드 레지스터로부터 수신된 명령 워드의 최소한의 메모리 어드레스 부분에 각각 저장하고, 출력 인에이블 신호에 응답하여 저장된 메모리 어드레스 부분을 저장 장치의 출력 버퍼에 각각 인가하는 명령 워드 레지스터에 결합된 복수의 저장 장치와,
    각각의 메모리 어드레스로 명령 워드 레지스터에서 저장 장치로 전달되게 하기 위해 각각의 입력 인에이블 신호를 저장 장치에 발생시켜 인가하고, 저장 장치들 중 하나의 장치로 저장된 메모리 어드레스 부분을 출력시키게 하기 위해 각각의 출력 인에이블 신호를 저장 장치에 발생시켜 인가하는 제어 회로와,
    각각의 출력 인에이블 신호를 수신하는 저장 장치들 중 하나의 장치로부터 메모리 어드레스 부분을 수신하는 입력 버스를 가지고 있는 메모리 어드레스 처리 회로를 포함하는 컴퓨터 시스템.
  32. 제 31 항에 있어서, 메모리 어드레스 처리 장치가 어드레스 디코더를 포함하는 컴퓨터 시스템.
  33. 제 31 항에 있어서, 상기 메모리 어드레스 처리 회로의 각 비트의 입력 버스를 각 비트의 저장 장치에 결합하는 복수의 메모리 어드레스 버스 회로를 더 포함하는 컴퓨터 시스템.
  34. 제 33 항에 있어서, 상기 어드레스 버스 회로는 메모리 어드레스의 각각의 비트가 저장 장치에 의해 상기 어드레스 버스 회로에 더 이상 인가되지 않을 때 어드레스 버스 회로의 각각의 출력 단자에서의 논리 레벨을 유지하는 래치 회로를 각각 포함하는 컴퓨터 시스템.
  35. 제 31 항에 있어서, 버스트 모드로 동작할 수 있고, 상기 어드레스 버스 회로의 각각의 출력 단자에 결합된 복수의 입력 단자 및 상기 어드레스 버스 회로의 각각의 입력 단자에 결합된 복수의 출력 단자를 가지고 있으며, 상기 어드레스 버스 회로의 출력 단자로부터 수신된 메모리 어드레스 보다 큰 소정의 수인 메모리 어드레스를 상기 어드레스 버스 회로의 입력 단자에 인가하는 가산기를 더 포함하는 컴퓨터 시스템.
  36. 제 35 항에 있어서, 상기 소정의 수는 1인 컴퓨터 시스템.
  37. 제 31 항에 있어서, 상기 메모리 디바이스는 패킷화된 동적 랜덤 액세스 메모리를 포함하는 컴퓨터 시스템.
  38. 메모리 디바이스 내의 메모리 어드레스를 처리하는 방법으로서,
    최소한 소정의 어드레스가 상기 메모리 디바이스에 인가되는 속도가 메모리 어드레스가 상기 메모리 디바이스에서 처리될 수 있는 속도를 초과하는 메모리 디바이스에 복수의 메모리 어드레스를 인가하는 단계와,
    복수의 메모리 어드레스들이 동시에 상기 메모리 디바이스에서 저장되도록 상기 메모리 디바이스에 의해 수신될 때, 상기 메모리 어드레스들을 저장하는 단계와,
    상기 저장된 메모리 어드레스들을 선택적으로 처리하는 단계를 포함하는 방법.
  39. 제 38 항에 있어서, 상기 저장된 메모리 어드레스들의 각각을 선택적으로 처리하는 단계는 상기 저장된 메모리 어드레스들의 각각을 선택적으로 디코딩시키는 단계를 포함하는 방법.
  40. 제 38 항에 있어서, 상기 메모리 어드레스들을 저장하는 단계가 수행되는 위치로부터 상기 저장된 메모리 어드레스들의 각각을 선택적으로 처리하는 단계가 수행되는 위치로 공통 신호 경로를 통해 상기 메모리 어드레스들을 전달하는 단계를 더 포함하는 방법.
  41. 제 38 항에 있어서, 상기 메모리 어드레스는 메모리 셀의 최소한 하나의 어레이의 열을 지정하는 어드레스를 포함하는 방법.
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