KR100443607B1 - 메모리 장치의 국부 제어신호 발생 방법 및 장치 - Google Patents

메모리 장치의 국부 제어신호 발생 방법 및 장치 Download PDF

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Abstract

메모리 장치는 메모리 어레이의 각각의 블록에서의 동작 타이밍을 제어하는 국부 제어신호 발생기를 포함한다. 장치의 전체 타이밍은 명령 시퀀스 및 디코더에서 발생되는 전역 제어신호에 의해 제어된다. 전역 명령 신호는 선택된 블록을 지적하는 어드레스 비트와 함께 국부 명령 발생기 각각에 인가된다. 국부 신호 발생기의 타이밍은 행 충전 및 방전 모델에 의해 결정된다. 국부 타이밍은 전역 제어신호와 국부 명령 발생기 내의 국부 회로들에 의해 결정된다.

Description

메모리 장치의 국부 제어신호 발생 방법 및 장치{Method and apparatus for local control signal generation in a memory device}
종래의 컴퓨터 시스템들은 통상적으로 프로세서용 명령들을 저장하는 판독 전용 메모리들("ROM") 및 상기 프로세서가 데이터 기록할 수 있고 판독할 수 있는 시스템 메모리를 포함하는 다양한 메모리 장치들에 연결된 프로세서를 포함한다. 또한, 프로세서는 일반적으로 스태틱 랜덤 액세스 메모리("SRAM")인 외부 캐시 메모리와 통신할 수 있다. 프로세서(12)는 또한 입력장치들, 출력 장치들, 및 데이터 저장 장치들과 통신한다.
프로세서들은 일반적으로 비교적 고속으로 동작한다. 적어도 200MHz의 클럭속도로 동작하는 예를 들면 Pentium®및 Pentium Pro®마이크로프로세서들과 같은 프로세서들이 현재 이용 가능하다. 그러나, SRAM 캐시를 제외한 컴퓨터 시스템의 나머지 구성요소들은 프로세서의 속도로 동작할 수 없다. 이 이유 때문에, 입력 장치들, 출력 장치들 및 데이터 저장 장치들 뿐만 아니라 시스템 메모리 장치들은 프로세서 버스에 직접 연결되지 않는다. 대신에, 시스템 메모리 장치들은 일반적으로 메모리 제어기를 통해 프로세서 버스에 연결되며, 입력 장치들, 출력 장치들, 및 데이터 저장 장치들은 버스 브리지(bus bridge)를 통해 프로세서 버스에 연결된다. 메모리 제어기는 프로세서의 클럭 주파수보다 실질적으로 낮은 클럭 주파수로 시스템 메모리 장치들이 동작하게 한다. 유사하게, 버스 브리지도 입력 장치들, 출력 장치들, 및 데이터 저장 장치들이 프로세서의 클럭 주파수보다 실질적으로 낮은 주파수로 동작되게 한다. 현재, 예를 들면, 200 MHz 클럭 주파수를 가진 프로세서는 시스템 메모리 장치들 및 다른 구성요소들을 제어하기 위해 66 MHz 클럭 주파수를 가진 마더 보드(mother board) 상에 장착될 수 있다.
시스템 메모리에의 액세스는 프로세서에 대한 빈번한 동작이다. 예컨대 66 MHz로 동작하는 시스템 메모리 장치로부터 데이터를 판독하거나 그 장치에 데이터를 기록하기 위하여, 예컨대 200 MHz로 동작하는 프로세서가 필요로 하는 시간은 프로세서가 자신의 동작을 완수할 수 있는 속도를 크게 늦춘다. 이에 따라, 시스템 메모리 장치들의 동작 속도를 증진시키기 위해 많은 노력이 있었다.
시스템 메모리 장치들은 일반적으로 동적 랜덤 액세스 메모리들("DRAM")이다. 초기에, DRAM들은 비동기 방식이었으며, 따라서 마더보드의 클럭속도로도 동작하지 못했다. 실제로, 비동기 DRAM에의 액세스는, DRAM이 메모리 전송을 완료할 때까지 프로세서를 정지시키기 위해 대기 상태들(wait states)이 발생되는 것을 필요로 한다. 그러나, 비동기 DRAM의 동작 속도는, 각각의 메모리 액세스를 위해 DRAM에 어드레스가 제공되는 것을 필요로 하지 않는 버스트 및 페이지 모드 DRAM과 같은 혁신을 통해 성공적으로 증가되었다. 최근에는, 마더 보드의 클럭속도로 데이터의 파이프라인 전송을 허용하도록 동기 동적 랜덤 액세스 메모리들("SDRAM")이 개발되었다. 그러나, SDRAM도 현재 이용 가능한 프로세서들의 클럭 속도로 동작할 수 없다. 따라서, 일반적인 SDRAM은 프로세서 버스에 직접 접속될 수 없고, 대신에 메모리 제어기, 버스 브리지, 또는 유사한 장치를 통해 프로세서 버스와 인터페이스해야 한다. 프로세서의 동작 속도와 SDRAM의 동작 속도간의 불균형은 프로세서가 시스템 메모리로의 액세스를 요구하는 동작들을 완료할 수 있는 속도를 계속 제한한다.
이 동작 속도 불균형에 대한 해결책이 "싱크링크(SyncLink)"로 알려진 컴퓨터 구조의 형태로 제안되었다. 싱크링크 구조에서, 시스템 메모리는 프로세서 버스를 통해 직접 프로세서에 연결될 수 있다. 별개의 어드레스 및 제어신호들이 시스템 메모리에 제공되어야 하는 것이 아니라, 싱크링크 메모리 장치들은 제어 및 어드레스 정보 둘다를 포함하는 명령 패킷들을 수신한다. 이때, 싱크링크 메모리 장치는 프로세서 버스의 데이터 버스 일부에 직접 연결된 데이터 버스 상으로 데이터를 출력 또는 수신한다.
싱크링크 구조를 사용하는 컴퓨터 시스템(10)의 일예가 도 1에 도시되어 있다. 컴퓨터 시스템(10)은 3 개의 패킷화된 동적 랜덤 액세스 메모리 또는 싱크링크 DRAM("SLDRAM") 장치(16a-16c)에 연결된 프로세서 버스(14)를 구비한 프로세서(12)를 포함한다. 또한, 컴퓨터 시스템(10)은 버스 브리지(22) 및 산업표준구조("ISA") 버스 또는 주변 구성요소 상호접속("PCI") 버스와 같은 확장 버스(24)를 통해 프로세서(12)에 연결된 키패드 또는 마우스와 같은 하나 이상의 입력 장치들을 포함한다. 입력 장치들(20)은 조작자 또는 전자 장치가 데이터를 컴퓨터 시스템(10)에 입력할 수 있게 한다. 프로세서(12)에 의해 발생된 데이터를 디스플레이하거나 아니면 출력하기 위해 하나 이상의 출력 장치들(30)이 프로세서(12)에 연결된다. 출력 장치들(30)은 확장버스(24), 버스 브리지(22) 및 프로세서 버스(14)를 통해 프로세서(12)에 연결된다. 출력 장치(24)의 예로는 프린터들 및 비디오 디스플레이 장치들을 들 수 있다. 저장 매체(도시되지 않음)에 데이터를 저장하거나 그 저장 매체로부터 데이터를 검색하기 위해 하나 이상의 데이터 저장 장치(38)가 프로세서 버스(14), 버스 브리지(22) 및 확장버스(24)를 통해 프로세서(12)에 연결된다. 저장장치(38) 및 저장매체의 예는 고정식 디스크 드라이브, 플로피 디스크 드라이브, 테이프 카세트 및 콤팩트 디스크 판독전용 메모리 드라이브를 포함한다.
동작 중에, 프로세서(12)는 제어 및 어드레스 정보 모두를 포함하는 명령 패킷들을 메모리 장치(16a-c)에 전송함으로써 프로세서 버스(14)를 통해 메모리 장치(16a-c)와 통신한다. 데이터는 프로세서 버스(14)의 데이터 버스 일부를 통해서, 프로세서(12)와 메모리 장치(16a-16c) 간에 연결된다. 메모리 장치(16a-16c)가 프로세서 버스(14)의 동일 도체들(conductors)에 연결되더라도, 한번에 하나의 메모리 장치(16a-16c)만이 데이터를 판독 또는 기록하므로 프로세서 버스(14) 경합을 피할 수 있다. 메모리 장치(16a-16c) 각각 및 버스 브리지(22)가 고유한 식별자를 갖고 있어 버스 경합을 피할 수 있고, 명령 패킷은 이들 구성요소 중 하나만을 선택하는 식별부호를 포함한다.
컴퓨터 시스템(10)은 간략화를 위해서 도 1에서 생략된 많은 다른 구성요소 및 신호라인을 또한 포함한다. 예를 들면, 이하 설명되는 바와 같이, 메모리 장치(16a-16c)는 마스터 클럭신호를 수신하여 내부 타이밍 신호와, 메모리 장치(16)에 그리고 이로부터 데이터를 클럭킹하는 데이터 클럭신호와, 명령 패킷의 시작을 신호로 알리는 FLAG 신호를 제공한다.
메모리 장치들(16)이 도 2에 블록도 형태로 도시되어 있다. 메모리 장치(16) 각각은 마스터 클럭신호(42)을 수신하여 메모리 장치(16)에서의 여러 가지 동작의 타이밍을 제어하도록 많은 다른 클럭 및 타이밍 신호를 발생하는 클럭 분주기 및 지연회로(40)를 포함한다. 메모리 장치(16)는 또한 내부클럭(CLK)신호, 명령 버스(50)를 통해 명령 패킷(CD) 및 라인(52)을 통해 FLAG 신호를 수신하는 명령 버퍼(46) 및 어드레스 포착(address capture) 회로(48)를 포함한다. 전술한 바와 같이, 명령 패킷은 각각의 메모리 전송을 위한 제어 및 어드레스 정보를 포함하며, FLAG 신호는 10비트의 패킷 워드를 하나 이상 포함할 수 있는 명령 패킷의 시작을 확인한다. 사실, 일반적으로 명령 패킷은 10비트 명령 버스(50) 상에 일련의 10비트 패킷 워드 형태이다. 명령 버퍼(46)는 버스(50)로부터 명령 패킷을 수신하고, 명령 패킷의 적어도 일부와 ID 레지스터(56)로부터의 식별 데이터를 비교하여 명령 패킷이 메모리 장치(16a)에 대한 것인지 아니면 어떤 다른 메모리 장치(16b, c)에 대한 것인지를 판정한다. 명령 버퍼에서 명령가 메모리 장치(16a)에 대한 것인 것으로 판정하면, 명령 워드를 디코더 및 시퀀서(60)에 공급한다. 명령 디코더 및 시퀀서(60)는 메모리 전송 동안 메모리 장치(16a)의 동작을 제어하기 위해서 많은 내부 제어신호를 발생한다.
어드레스 포착회로(48)는 명령 버스(50)로부터 명령 워드를 수신하여 명령 내의 어드레스 정보에 대응하는 20비트 어드레스를 출력한다. 이 어드레스 정보는, 대응하는 3비트 뱅크 어드레스를 버스(66)에 발생하고 10 비트 행(row) 어드레스를 버스(68)에 발생하며 7 비트 열 어드레스를 버스(70)에 발생하는 어드레스 시퀀서(64)에 제공된다.
종래의 DRAM의 문제들 중 하나는 이들의 속도가, DRAM 어레이 내의 회로들을 프리차지(precharge) 및 등화(equilibrate)시키는 데 필요한 시간에 기인하여 비교적 낮다는 것이다. 도 2에 도시한 패킷화된 DRAM(16a)은 복수의 메모리 뱅크(80)를, 이 경우에는 8개의 메모리 뱅크(80a-80h)를 사용함으로써 이러한 문제 대부분을 회피한다. 하나의 뱅크(80a)로부터의 메모리 판독 후, 뱅크(80a)는 나머지 뱅크(80b-80h)가 액세스되고 있는 중에 프리차지될 수 있다. 메모리 뱅크(80a-h) 각각은 각각의 행 래치/디코더/드라이버(82a-82h)로부터 행 어드레스를 수신한다. 행 래치/디코더/드라이버(82a-82h) 모두는 프리디코더(84)로부터 동일한 행 어드레스를 수신하며, 프리디코더(84)는 멀티플렉서(90)에 의해 결정된 행 어드레스 레지스터(86)나 리프레쉬 카운터(88)로부터 행 어드레스를 수신한다. 뱅크 제어 로직(94)는 뱅크 어드레스 레지스터(96)로부터 뱅크 어드레스의 함수로서, 행 래치/디코더/드라이버(82a-h) 중 단지 하나만을 활성화한다.
버스(70) 상의 열 어드레스는 열 래치/디코더(100)에 인가되며, 이어서 열 래치/디코더(100)는 I/O 게이팅 신호를 I/O 게이팅 회로(102)에 공급한다. I/O 게이팅 회로(102)는 센스 증폭기(104)를 통해서 메모리 뱅크(80a-80h)의 열과 인터페이스한다. 데이터는 센스 증폭기(104) 및 I/O 게이팅 회로(102)를 통해 메모리 뱅크(80a-80h)에, 또는 이 메모리 뱅크로부터, 판독 데이터 경로(110) 및 기록 데이터 경로(112)를 포함하는 데이터 경로 서브시스템(108)에 연결된다. 판독 데이터 경로(110)는 I/O 게이팅 회로(102)로부터 데이터를 수신하여 저장하는 판독 래치(120)를 포함한다. 도 2에 도시한 메모리 장치(16a)에서, 데이터의 64비트는 판독 래치(120)에 인가되어 저장된다. 이어서 판독 래치는 멀티플렉서(122)에 4개의 16비트 데이터 워드를 제공한다. 멀티플렉서(122)는 16비트 데이터 워드 각각을 순차적으로 판독 FIFO 버퍼(124)에 인가한다. 연속된 16비트 데이터 워드는 프로그래머블 지연회로(126)에 의해 내부클럭(CKINT)으로부터 발생된 클럭신호(LATCHR)에 의해 FIFO 버퍼(124)를 통해 클럭킹된다. FIFO 버퍼(124)는 16비트 워드를 순차적으로 드라이버 회로(128)에 인가하며, 드라이버 회로(128)는 프로세서 버스(14)의 일부를 형성하는 데이터 버스(130)에 16비트 데이터 워드를 인가한다.
기록 데이터 경로(112)는 데이터 버스(130)에 연결된 수신기 버퍼(140)를 포함한다. 수신기 버퍼(140)는 데이터 버스(130)로부터의 16비트 워드를 순차적으로 4개의 입력 레지스터(142)에 인가하며, 각각의 입력 레지스터는 클럭 발생기 회로(144)로부터의 기록 클럭신호(LATCHW)에 의해 선택적으로 인에이블된다. 이에 따라, 입력 레지스터(142)는 4개의 16비트 데이터 워드를 순차적으로 저장하고 이들을 기록 FIFO 버퍼(148)에 인가되는 하나의 64비트 데이터 워드로 조합한다. 기록 FIFO 버퍼(148)는 클럭 발생기(144)로부터의 기록 클럭신호(LATCHW) 및 내부 기록 클럭(WCLK)에 의해 클럭킹되어 64비트 기록 데이터를 순차적으로 기록 래치 및 드라이버(150)에 인가한다. 기록 래치 및 드라이버(150)는 64비트 기록 데이터를 메모리 뱅크(80a-80h) 중 하나에 I/O 게이팅 회로(102) 및 센스 증폭기(104)를 통해 인가한다.
전술한 바와 같이, 싱크링크 구조의 중요 목적은 프로세서와 메모리 장치간 데이터 전송이 현저하게 빠른 속도로 일어나게 하는 것이다. 그러나, 도 2에 도시한 패킷화된 DRAM을 포함하여 패킷화된 DRAM의 동작속도는 메모리 장치(16a)에 인가되는 명령 패킷을 처리하는데 필요한 시간, 제어신호를 발생하는데 필요한 신호와 데이터를 뱅크(80a-h)에 기록 판독하는데 필요한 시간에 의해 제한된다. 구체적으로, 명령 패킷을 수신하여 저장해야 할뿐만이 아니라, 이들을 디코딩하여 광범하게 다양한 제어 신호를 발생하는데 사용해야 한다. 제어 신호는 뱅크(80a-h)를 액세스하기 위한 각종 회로들에 전달되어야 한다. 그러나, 메모리 장치(16a)가 매우 고속으로 동작하기 위해서는, 명령 패킷이 그에 대응하여 고속으로 메모리 장치(16a)에 인가되어야 한다.
메모리 장치는 명령 패킷을 수신하여 고속으로 처리하기 때문에, 메모리 뱅크(80a-80h)에 대한 판독 및 기록을 위해 I/O 게이팅 회로(102), 감지 증폭기(104), 및 다른 회로는 내부 명령 신호들을 고속으로 발생한다. 이들 고속 명령 신호들은 8개의 뱅크(80a-80h) 각각에 관련된 회로로 전달되어야 한다. 예를 들면, 프리차지 및 등화와 같은 명령 신호들은 디코더 및 시퀀서(60)로부터 행 래치/디코더/드라이버(82a-82h)로 전송된다. 8개의 뱅크(80a-80h)로의 모든 명령 신호들의 전달은 여러 세트들의 신호 라인들을 필요로 할 수 있으며, 각각의 신호 라인은 명령 디코더 및 시퀀서(60)로부터 8개의 메모리 뱅크들(80a-80h) 각각에 관련된 각각의 래치/디코더/드라이버(82a-82h)까지 뻗어 있다. 라인들의 각각은 기판 상의 유효 면적을 소비하고, 신호 라인들의 경로를 복잡하게 한다.
더욱이, 내부 제어 신호들은 명령 시퀀서 및 디코더(60)로부터 뱅크(80a-h)를 액세스하기 위한 여러 가지 회로까지 전파해가는데 시간을 필요로 한다. 그러므로 뱅크 제어로직(94)과 래치/디코더/드라이버(82a-82h)간 경로 차들은 명령 신호들이 래치/디코더/드라이버(82a-82h)에 도달하는 시간들의 차를 야기할 수 있다. 이들 도달 시간들의 차는 고속동 작에서 클 수 있고, 결과적으로 패킷화된 DRAM의 동작 속도를 제한할 수 있다.
<발명의 요약>
고속 메모리 장치는 개별적으로 액세스되는 복수의 뱅크들을 포함한다. 메모리 장치 내의 동작들의 타이밍은 일반적으로 명령 시퀀서 및 디코더로부터 개개의 뱅크들의 각각의 근처에 위치한 국부 타이밍 회로로 보내지는 제한된 수의 전역(global) 제어 신호에 의해 제어된다. 국부 타이밍 회로는 전역 신호를 수신하고, 이 전역 신호들에 응답하여 각각의 뱅크들에 대해 판독 또는 기록을 위한 국부 제어 신호들을 발생한다.
각각의 뱅크용의 제어 신호들이 국부적으로 발생되기 때문에, 시퀀서 및 디코더로부터 뱅크까지 뻗어 있는 신호 라인들의 수가 감소된다. 또한, 제어 신호들의 상대적인 타이밍이 국부적으로 설정되기 때문에, 시퀀서와 디코더와 뱅크간의 전파 지연들로 인한 편차들이 감소된다.
국부 타이밍 회로의 일 실시예에서, 래치 회로는 대응하는 제1 전역 명령 신호를 수신 및 래치한다. 래치회로의 출력은 등화신호를 발생하는 인버터 및 지연 회로를 구동한다.
제2 전역신호가 제1 전역신호의 지연된 버젼(delayed version)으로부터 도출된다. 제1 전역신호와 제2 전역신호간의 지연은 행의 응답 시간을 모델링하는 행 모델링 회로에 의해 설정된다. 이어서, 제2 전역신호는 센스 증폭기의 제1 부분을 구동하기 위해 버퍼링된다. 제2 전역신호는 I/O신호를 직접 생성하고, 또한 행 드라이버의 한 입력을 구동한다. 제2 전역신호의 지연된 버젼은 센스 증폭기의 제2 부분을 구동한다.
전역 신호들은 뱅크 어드레스에 응답하는 비교 회로에 의해 이들의 각각의 국부 타이밍 회로들에 제공된다. 뱅크 어드레스와 국부 타이밍 회로가 대응되는 뱅크의 어드레스가 일치하지 않으면, 비교 회로는 전역 신호들을 차단한다.
본 발명은 메모리 장치에 관한 것으로, 특히 메모리 장치의 명령 발생에 관한 것이다.
도 1은 싱크링크 구조를 사용하는 컴퓨터 시스템의 블록도.
도 2는 도 1의 컴퓨터 시스템에 사용되며 멀티 뱅크 메모리 어레이를 포함하는 패킷화 DRAM의 블록도.
도 3은 국부 타이밍 제어회로들을 포함하는 도 2의 패킷화 DRAM에 사용할 수 있는 멀티 뱅크 메모리 어레이 및 관계된 회로의 개략도.
도 4는 도 3의 멀티 뱅크 어레이 내의 국부 타이밍 제어회로들의 일실시예의 개략도.
도 5는 도 3의 멀티 뱅크 어레이에서 선택된 신호들의 신호 타이밍도.
도 3은 도 2의 메모리 장치(16) 및 도 1의 컴퓨터 시스템(10)에 사용할 수 있는 뱅크(80c-80h)에 대한 판독 및 기록을 제어하기 위한 명령 신호 경로 및 회로의 일 실시예를 일반적으로 나타낸다. 이 실시예에서, 멀티 뱅크 어레이의 각각의 뱅크(80a-80h)에 대한 I/O 게이팅 회로(102), 센스 증폭기(104) 및 행 래치/디코더/드라이버(82c-82h)는 국부 제어버스(202a-202h)를 통해 각각의 국부 타이밍 회로(200a-200h)에 의해 구동된다. 이어서, 국부 타이밍 회로(200a-200h)의 각각은 시퀀서 및 디코더(60) 내의 전역 명령 발생기(206)로부터 2개의 각각의 전역 제어 신호(FIREROW(N), SENSE(N))에 의해 구동된다. 전역 명령 발생기(206)로부터 뱅크(80a-80h)로 제공되는 신호들을 뱅크 특정의 프리차지 신호와 같은 국부 타이밍 회로들(200a-200h)에서 발생되는 신호와 구별하기 위해, 전역 신호 발생기(206)로부터 제공되는 신호들은 여기서는 전역 제어 신호라고 하며, 반면에 하나 또는 몇 개의 뱅크에서 제공되는 신호들은 국부 제어 신호라고 한다. 예를 들면, 여기서 설명하는 실시예에서 제어신호들(FIREROW(N), SENSE(N))은 전역 제어 신호이며, 하나의 뱅크(80a-80h)용의 프리차지 신호는 국부 신호이다.
전역 명령 발생기(206)는 명령 버퍼(46)(도 2)로부터의 OPENROW 및 CLOSEROW 명령들, 버스(66)로부터의 3비트 뱅크 및 프로그래머블 지연 회로(126)로부터의 내부 클럭 신호(CKINT)에 응답하여 전역 제어 신호들(FIREROW(N), SENSE(N))를 발생한다. 신호들(FIREROW(N))의 각각은 명령 버퍼(46)로부터의 OPENROW 신호 및 CLOSEROW의 하이로 가는 천이들에 응답하여 각각의 래치(199)에 의해 생성된다. 래치들(199)의 각각이 개별적으로 활성화되게 하기 위해, OPENROW 신호는 버스(66)로부터의 3비트 뱅크 어드레스에 의해 제어되는 뱅크 선택기(197)에 의해 래치들(199) 중 한 래치만의 세트 입력으로 제공된다. 뱅크 선택기(197)는 또한 CLOSEROW 신호를 각각의 NOR 게이트(195)를 통해 래치(199)들 중 한 래치의 리세트 입력에 제공된다.
버퍼(46)는 또한 ALLROWCLOSE 신호를 모든 NOR 게이트(195)로 공급하여 모든 래치들(199)을 동시에 리세트할 수 있다. 후술되는 바와 같이, FIREROW(N)의 결과적인 로우로 가는 천이는 국부 타이밍 회로들(200a-200h)이 그들의 각각의 뱅크들(80a-80h)을 비활성화시키게 한다. 따라서, 명령 버퍼(46)는 단일 명령으로 모든 뱅크들(80a-80h)을 닫을 수 있다.
각각의 센스 신호(SENSE(N))는 행 모델링 회로(230)에 의해 각각의 FIREROW(N)에 응답하는 센스 신호 발생기(213)에서 발생된다. 행 모델링 회로(230)는 선택된 행이 활성 레벨로 충전되도록 하기에 충분한 FIREROW(N)에 대한 모델 지연(τ1)을 갖는 센스 신호(SENSE(N))를 생성한다. 행 모델링 회로(230)는 행 라인의 응답과 래치(218), 지연회로(219, 222) 및 인버터(220)의 지연들을 근사화시키는 전도성 라인 및 입력 게이트들로부터 형성된다. 따라서 행 모델링 회로(230)는 FIREROW(N)에 응답하여 어레이(80)의 행을 충전하기 위한 응답시간에 근사화시킨다. 행 응답을 정확하게 모델링하기 위해, 전도성 라인은 대응하는 뱅크(80a-80h)와 동일한 기판 상에 형성되며, 뱅크(80a-80h) 내에 행 라인들과 동시에 형성된다. 그러므로, 행 모델링 회로(230)는 감지(sensing)의 준비를 위해 대응하는 행을 충전하기 위하여 행 드라이버에 필요한 시간의 양의 비교적 정확한 지시를 제공한다.
각각의 전역신호 라인(208, 210)은 전역 명령 발생기로부터 각각의 국부 타이밍 회로(200a-200h)로 전역 내부 제어 신호들(FIREROW(N), SENSE(N))을 전달한다. 후술하는 바와 같이, 뱅크(80a-80h)를 활성화시키는 제어 신호 대부분은 전역 명령 발생기(206)에서보다는 국부적으로 발생되며, 그럼으로써 단지 2개의 라인만이 전역 명령 발생기(206)에서 각각의 여러 뱅크(80a-h)로 제어신호를 전달한다. 그럼으로써 제어신호라인의 경로문제 및 공간소비가 감소된다. 또한, 국부 타이밍 제어회로(200a-200h)는 이들 각각의 뱅크(80a-80h)에 가까운 신호의 타이밍을 설정하기 때문에, 국부 타이밍 회로(200a-200h)는 시퀀서 및 디코더(60)와 각각의 뱅크(80c-80h)간 신호 전파지연에 의해 야기된 신호의 상대 타이밍의 편차를 감소시킨다.
도 4는 국부 타이밍 제어회로(200a) 중 하나를 상세히 도시한 것이다. 국부 타이밍 회로(200a)는 각각의 입력 단자(212, 214)에서 전역 명령 발생기(206)로부터 각각의 전역 명령 신호(FIREROW(N), SENSE(N))를 수신한다.
도 5의 타이밍도를 다시 참조하면, FIREWOR(N)이 t1에서 하이로 천이할 때, 래치(218)의 출력이 하이로 천이하게 된다. 래치출력은 I/O 게이팅 회로(102) 내의 분리 게이트에 분리신호(ISO)로서 직접 인가된다. 더욱이, 지연회로(219) 및 인버터(220)로부터 래치출력의 지연되고 반전된 것은 시간 t2에서 로우로 천이하는 등화신호(EQ)를 형성한다. FIREROW(N)은 또한 I/O NAND 게이트(225)를 직접적으로 인에이블한다. 그러나, NAND 게이트(225)의 출력은 이하 기술되는 바와 같이, 센스신호(SENSE(N)) 천이 후까지 바뀌지 않는다.
시간 t3에서, 지연 게이트에 의해 지연된 등화 신호(EQ)의 버젼은 행 래치/디코더/드라이버(82a-82h) 내의 행 드라이버(224)를 인에이블한다. 행이 선택되면, 행 드라이버(224)는 뱅크(80a)의 행을 활성화하는 행 구동신호(ROWN)를 제공한다.
센스신호(SENSE)는 시간 t4에서 행 모델링 회로(230)에 응답하여 하이로 천이하여, 대응하는 행을 적절히 충전하기에 충분한 시간이 경과하였음을 지시한다. 센스신호(SENSE)는 인버터 쌍(226)에 의해 버퍼링되고, 시간 t5에서 센스 증폭기(104)의 N-센스부를 직접 활성화하여 비트라인들로부터 데이터를 판독하기 시작한다. 지연 게이트(228)으로부터의 약간의 지연후, 센스 신호(SENSE)는 시간 t6에서 센스 증폭기(104)의 P-센스부들을 활성화하여 디지트 라인들로부터 데이터의 판독을 완료한다. 다음에, 지연된 센스 신호(SENSE)는 지연 게이트(229)에서 더 지연되어 I/O NAND 게이트(225)의 출력을 로우로 되게 한다. 이어서, I/O NAND 게이트(225)의 로우로 가는 출력은 반전되며, 이에 따라 하이로 가는 I/O 신호(I/O)가 시간 t7에서 발생된다.
시간 t6후에, FIREROW(N)은 이전의 명령 패킷으로부터의 명령 워드에 응답하여 명령 시퀀서 및 디코더(60)에 의해 정해지는 기간 τFR동안 하이로 유지된다. 기간 τFR은, 센스 증폭기(104)가 디지트 라인을 판독하고 센스 증폭기로부터의 신호가 래치(120)(도 2)에 의해 래치되도록 하기에 충분하다. 통상, τFR은 메모리 장치(16)의 초기화시에 설정된다.
기간 τFR의 끝에서, FIREROW(N)은 로우로 천이하며, 이에 의해 행 드라이버(224) 및 I/O 게이팅이 디스에이블된다. 나머지 국부 제어신호들은 하이 상태로 남아 있는데, 이는 래치(218)의 출력이 하이 상태이기 때문이다. FIREROW(N)의 하이-로우 천이는 활성화된 행을 적절히 방전하는데 필요한 시간 τ2을 모델링하는 센스 신호 발생기(213) 내의 행 방전 모델(233)을 활성화한다. 방전 시간 τ2후, 행 방전 모델(233)은 센스신호(SENSE)가 시간 t6에서 로우로 천이되게 한다. 로우로 가는 센스신호(SENSE(N))는 버퍼(226) 및 지연 게이트(228)을 통해 센스 증폭기(104)의 N-센스부 및 P-센스부를 비활성화한다. 또한, 하이-로우 천이 검출기(232)는 센스 신호(SENSE)가 로우로 가는 것을 검출하고 이에 응답하여 래치(218)를 리세트시킨다. 래치(218)의 출력은 로우로 천이되며, 이에 의해 분리신호(ISO) 및 등화 신호(EQ)가 로우로 천이되게 된다. 로우 신호는 이미 로우인데, 이는 위에서 설명한 바와 같이, FIREROW(N)의 이전의 천이에 의해 행 드라이버(224)가 디스에이블되었기 때문이다.
이상으로부터, 본 발명의 특정한 실시예들은 여기서 예시를 위해 기술되었지만, 본 발명의 기술적 사상 및 범위에서 벗어나지 않고 여러 가지 변형들이 행해질 수 있다. 이 분야에 숙련된 자는 국부 제어신호의 특정 타이밍은 메모리 장치(16)의 특정한 요건에 따라 달라질 수도 있음을 알 것이다. 예를 들면, N-센스 증폭기에 앞서 P-센스 증폭기를 활성화하는 것이 바람직할 수도 있다. 따라서, 본 발명은 첨부된 청구범위에 의한 것을 제외하고는 한정되지 않는다.

Claims (29)

  1. 복수의 물리적으로 이격된 메모리 블록들을 가진 메모리 장치를 제어하는 방법에 있어서,
    상기 메모리 장치 내의 제1 타이밍 회로에서, 데이터 전송 동작의 시작에 대응하는 전압 천이를 가진 제1 전역(global) 제어 신호를 발생하고, 상기 제1 전역 제어 신호의 지연된 버젼(delayed version)으로부터 제2 전역 제어신호를 발생하는 단계;
    상기 데이터 전송 동작에 대응하는 제 1 어드레스를 발생하는 단계로서, 상기 제 1 어드레스는 선택된 메모리 블록에 대한 어드레스 데이터를 포함하는, 상기 제 1 어드레스 발생 단계;
    상기 제1 타이밍 회로부터의 상기 제1 전역 제어신호 및 제2 전역 제어신호를 상기 선택된 메모리에 대응하는 국부(local) 타이밍 회로에 전송하는 단계;
    상기 선택된 메모리 블록에 대응하는 국부 타이밍 회로에서, 상기 제1 전역 제어신호 및 제2 전역 제어신호를 수신하고, 상기 제1 국부 제어신호에 응답하여 제1 복수의 국부 제어신호들을 생성하며, 상기 제2 전역 제어신호에 응답하여 제2 복수의 국부 제어신호들을 생성하는 단계로서, 상기 국부 제어신호들의 각각은 상기 천이에 응답하여 상기 국부 타이밍 회로에 의해 정의되는 타이밍을 갖는, 상기 국부 제어 신호 생성 단계; 및
    상기 국부 제어신호들에 응답하여 상기 선택된 메모리 블록으로 또는 상기 선택된 메모리 블록으로부터 데이터를 전송하는 단계를 포함하는, 메모리 장치 제어 방법.
  2. 제1항에 있어서, 상기 제2 복수의 국부 제어 신호들은 센스 증폭기의 제 1 부분을 구동하기 위한 상기 제2 전역 제어 신호의 버퍼링된 버젼과, 상기 센스 증폭기의 제 2 부분을 구동하기 위한 상기 제2 전역 제어 신호의 지연된 버젼을 포함하는, 메모리 장치 제어 방법.
  3. 제1항에 있어서, 상기 제1 복수의 국부 제어 신호들은 제1 시간에서 제1 전압 천이를 갖는 프리차지(precharge) 신호와, 상기 제1 시간과는 다른 제2 시간에서 제2 전압 천이를 갖는 등화(equilibrate) 신호를 포함하며, 상기 제1 시간과 상기 제2 시간간의 차는 상기 제1 신호에 응답하여 상기 선택된 메모리 블록에 대응하는 상기 국부 타이밍 회로에 의해 정의되는, 메모리 장치 제어 방법.
  4. 제1항에 있어서, 상기 제2 전역 제어 신호는 상기 제1 전역 제어 신호의 전압 천이를 추종하는 전압 천이를 갖는, 메모리 장치 제어 방법.
  5. 제4항에 있어서, 상기 제1 타이밍 회로에서 상기 제2 전역 제어 신호를 발생하는 상기 단계는,
    행(row) 모델링 회로에서 상기 제1 전역 제어 신호를 수신하는 단계; 및
    감시되는 전압이 원하는 레벨에 도달한 것에 응답하여, 상기 제2 전역 제어 신호를 생성하는 단계를 포함하는, 메모리 장치 제어 방법.
  6. 제4항에 있어서, 상기 제2 복수의 국부 제어 신호들에 응답하여 상기 선택된 메모리 블록에 연결된 센스 증폭기들을 활성화하는 단계를 더 포함하는, 메모리 장치 제어 방법.
  7. 제1항에 있어서, 상기 국부 타이밍 회로들 모두에 디스에이블 신호를 동시에 전송하는 단계; 및
    상기 디스에이블 신호에 응답하여 제2 복수의 국부 제어 신호들을 발생하는 단계를 더 포함하는, 메모리 장치 제어 방법.
  8. 제7항에 있어서, 제2 복수의 국부 제어신호들을 발생하는 상기 단계는 상기 센스 증폭기들 모두를 디스에이블시키는 신호를 발생하는 단계를 포함하는, 메모리 장치 제어 방법.
  9. 복수의 메모리 뱅크들을 포함하는 메모리 어레이를 액세스하는 방법에 있어서,
    제1 및 제2 명령 신호들을 수신하는 단계;
    상기 제1 및 제2 명령 신호들에 응답하여 제1 천이를 포함하는 제1 전역 제어 신호를 생성하고, 상기 제1 전역 제어 신호의 지연된 버젼으로부터 제2 전역 제어 신호를 생성하는 단계;
    상기 제1 및 제2 전역 제어 신호들을 상기 메모리 뱅크들 중 제1 뱅크에 연결된 제1 국부 제어 회로에 지향시키는 단계;
    상기 제1 국부 제어 회로에서 상기 제1 및 제2 전역 제어 신호들을 수신하는 단계; 및
    상기 제1 및 제2 전역 제어 신호들의 수신에 응답하여 상기 제1 국부 제어 회로에서 제1 세트 및 제2 세트의 국부 제어 신호들을 발생하는 단계로서, 상기 제 1 및 제 2 국부 제어 신호들은 상기 제1 국부 제어 회로가 연결된 상기 메모리 뱅크에 대한 액세스를 야기하는, 상기 국부 제어 신호 발생 단계를 포함하는, 메모리 어레이 액세스 방법.
  10. 제9항에 있어서, 상기 제1 및 제2 전역 제어 신호들을 상기 제1 국부 제어 회로에 지향시키는 상기 단계는,
    전역 타이밍 회로에서 뱅크 어드레스를 수신하는 단계;
    수신된 뱅크 어드레스를 상기 제1 국부 제어 회로가 연결된 뱅크의 어드레스와 비교하는 단계; 및
    상기 수신된 뱅크 어드레스가 상기 제1 국부 제어회로가 연결된 뱅크의 어드레스와 일치하면, 상기 전역 타이밍 회로부터의 상기 제1 및 제2 전역 제어 신호들을 상기 제1 국부 제어회로에 지향시키는 단계를 포함하는, 메모리 어레이 액세스 방법.
  11. 제10항에 있어서, 상기 국부 제어회로들의 각각은 래치 회로를 포함하며, 상기 제1 국부 제어 회로에서 상기 제1 및 제2 전역 제어 신호들을 수신하는 단계는 상기 제1 전역 제어 신호를 래치하는 단계를 포함하는, 메모리 어레이 액세스 방법.
  12. 제9항에 있어서, 상기 국부 제어 신호들에 응답하여 상기 뱅크에 데이터를 기록하거나 상기 뱅크로부터 데이터를 판독하는 단계를 더 포함하는, 메모리 어레이 액세스 방법.
  13. 제9항에 있어서, 제1 및 제2 세트의 국부 제어 신호들을 발생하는 상기 단계는 행 활성화 신호를 발생하는 단계를 포함하는, 메모리 어레이 액세스 방법.
  14. 제11항에 있어서, 제1 및 제2 세트의 국부 제어 신호들을 발생하는 상기 단계는 상기 제1 전역 제어 신호의 래치 후, 선택된 지연에서 프리차지 신호를 발생하는 단계를 포함하는, 메모리 어레이 액세스 방법.
  15. 삭제
  16. 제9항에 있어서, 상기 제2 세트의 국부 제어신호들에 응답하여 센스 증폭기들을 활성화하는 단계를 더 포함하는, 메모리 어레이 액세스 방법.
  17. 제9항에 있어서, 상기 제2 전역 제어신호를 발생하는 단계는,
    지연 회로에서 상기 제1 전역 제어신호를 수신하는 단계; 및
    상기 제1 전역 제어신호에 응답하여 상기 지연 회로로부터 상기 제2 전역 제어신호를 출력하는 단계를 포함하는, 메모리 어레이 액세스 방법.
  18. 제17항에 있어서, 상기 지연회로는 행 모델링 회로를 포함하는, 메모리 어레이 액세스 방법.
  19. 뱅크 어드레스를 포함하는 어드레스에 응답하여 메모리 장치 내의 복수의 메모리 뱅크들 중 선택된 뱅크를 액세스하는 방법에 있어서,
    상기 메모리 뱅크들의 각각에 각각의 국부 타이밍 회로들을 연결하는 단계;
    상기 국부 타이밍 회로들 중 하나의 국부 타이밍 회로를 지시하는 뱅크 어드레스를 제공하는 단계;
    상기 국부 타이밍 회로들 중 상기 지시된 국부 타이밍 회로를 전역 타이밍 회로에 연결하는 단계;
    상기 제1 전역 타이밍 회로에서 제1 전역 신호를 발생하는 단계;
    상기 제1 전역 신호의 지연된 버젼으로부터 제2 전역 신호를 발생하는 단계;
    상기 지시된 국부 타이밍 회로에서, 상기 제1 및 제2 전역 신호들에 응답하여 복수의 국부 제어신호들을 발생하는 단계; 및
    상기 국부 제어신호들에 응답하여, 상기 지시된 국부 타이밍 회로가 연결된 뱅크로부터 데이터를 판독하거나 그 뱅크에 데이터를 기록하는 단계를 포함하는, 메모리 뱅크 액세스 방법.
  20. 제19항에 있어서, 상기 지시된 국부 타이밍 회로에서 상기 제1 전역신호를 래치하는 단계를 더 포함하는 메모리 뱅크 액세스 방법.
  21. 제19항에 있어서, 상기 국부 제어 신호들 중 하나는 프리차지 신호를 포함하는, 메모리 뱅크 액세스 방법.
  22. 제19항에 있어서, 상기 지시된 국부 타이밍 회로에서, 상기 제2 전역 신호에 응답하여 감지 신호를 발생하는 단계; 및
    상기 감지 신호에 응답하여 한 세트의 센스 증폭기들을 활성화하는 단계를 더 포함하는 메모리 뱅크 액세스 방법.
  23. 메모리 장치에 있어서,
    복수의 물리적으로 분리된 메모리 뱅크들을 가진 메모리 어레이;
    제1 및 제2 전역 타이밍 신호들을 생성하도록 구성된 전역 타이밍 회로로서, 상기 제2 전역 타이밍 신호는 상기 제1 전역 타이밍 신호의 지연된 버젼으로부터 발생되는, 상기 전역 타이밍 회로;
    복수의 국부 타이밍 회로들로서, 각각의 국부 타이밍 회로는 상기 메모리 뱅크들 중 각각의 메모리 뱅크에 연결되고, 각각의 국부 타이밍 회로는 제1 및 제2 입력들, 및 각각의 메모리 뱅크에 연결된 신호 출력을 포함하며, 상기 국부 타이밍 회로들의 각각은 각각의 제1 입력에서 상기 제1 및 제2 전역 타이밍 신호들 중 선택된 전역 타이밍 신호에 응답하여 각각의 메모리 뱅크의 선택된 행을 활성화하도록 되어 있는, 상기 복수의 국부 타이밍 회로들;
    상기 전역 타이밍 회로와 각각의 국부 타이밍 회로의 상기 제1 및 제2 입력들 사이에 뻗어 있는 전역 신호 라인들; 및
    상기 전역 타이밍 회로와 상기 국부 타이밍 회로들의 제1 및 제2 입력들간의 상기 전역 신호 라인들에 직렬로 연결되어, 뱅크 어드레스에 응답하여 선택된 국부 타이밍 회로에 상기 제1 및 제2 전역 타이밍 신호들을 전송하도록 구성된, 상기 전역 타이밍 회로 내의 전역 래치 회로들을 포함하는, 메모리 장치.
  24. 제23항에 있어서, 상기 국부 타이밍 회로들의 각각은 래치된 출력 신호를 생성하기 위해 상기 제1 및 제2 전역 타이밍 신호들 중 선택된 전역 타이밍 신호에 응답하는 래치를 포함하며, 상기 선택된 행의 활성화는 상기 래치된 출력 신호에 응답하는, 메모리 장치.
  25. 제24항에 있어서, 상기 뱅크 어드레스는 복수의 뱅크 어드레스 비트들을 포함하고, 상기 전역 타이밍 회로는 상기 뱅크 어드레스 비트들과 각각의 뱅크에 대응하는 비트 패턴을 비교하여 상기 뱅크 어드레스 비트들이 상기 비트 패턴과 일치할 때 상기 전역 타이밍 회로 내의 상기 전역 래치 회로를 활성화하는 뱅크 선택기 회로를 포함하는, 메모리 장치.
  26. 삭제
  27. 컴퓨터 시스템에 있어서,
    프로세서;
    상기 프로세서에 연결된 입력 장치;
    상기 프로세서에 연결된 출력 장치;
    상기 프로세서에 연결된 데이터 저장 장치; 및
    상기 프로세서에 연결된 메모리 장치로서,
    복수의 물리적으로 분리된 메모리 뱅크들을 가진 메모리 어레이;
    제1 및 제2 전역 타이밍 신호들을 생성하도록 구성된 전역 타이밍 회로로서, 상기 제 2 전역 타이밍 신호는 상기 제1 전역 타이밍신호의 지연된 버젼들로부터 생성되는, 상기 전역 타이밍 회로;
    복수의 국부 타이밍 회로들로서, 각각의 국부 타이밍 회로는 상기 메모리 뱅크들 중 각각의 메모리 뱅크에 연결되고, 각각의 국부 타이밍 회로는 제1 및 제2 입력들, 및 각각의 메모리 뱅크에 연결된 신호 출력을 포함하며, 상기 국부 타이밍 회로들의 각각은 각각의 제 1 및 제 2 입력에서 상기 제1 및 제2 전역 타이밍 신호들 중 선택된 전역 타이밍 신호에 응답하여 각각의 메모리 뱅크의 선택된 행을 활성화하도록 되어 있는, 상기 복수의 국부 타이밍 회로들;
    뱅크 어드레스에 대응하는 제1 및 제2 입력들중 선택된 입력에 상기 전역 타이밍 신호들을 전송하기 위해, 상기 전역 타이밍 회로와 각각의 국부 타이밍 회로의 제1 및 제2 입력들 사이에 뻗어 있는 전역 신호 라인들을 포함하는 상기 메모리 장치를 구비하는 컴퓨터 시스템.
  28. 제27항에 있어서, 상기 국부 타이밍 회로들의 각각은 래치된 출력 신호를 생성하기 위해 상기 제 1 및 제 2 전역 타이밍 신호들 중 선택된 전역 타이밍 신호에 응답하는 래치를 포함하고, 상기 선택된 행의 활성화는 상기 래치된 출력 신호에 응답하는, 컴퓨터 시스템.
  29. 제27항에 있어서, 상기 뱅크 어드레스는 복수의 뱅크 어드레스 비트들을 포함하고, 상기 전역 타이밍 회로는 상기 뱅크 어드레스 비트들과 각각의 뱅크에 대응하는 비트 패턴을 비교하여 상기 뱅크 어드레스 비트들이 상기 비트 패턴과 일치할 때 상기 전역 타이밍 회로 내의 전역 래치 회로를 활성화하는 뱅크 선택기 회로를 포함하는, 컴퓨터 시스템.
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