KR100631925B1 - 반도체 메모리 장치의 테스트 회로 - Google Patents

반도체 메모리 장치의 테스트 회로 Download PDF

Info

Publication number
KR100631925B1
KR100631925B1 KR1020050007962A KR20050007962A KR100631925B1 KR 100631925 B1 KR100631925 B1 KR 100631925B1 KR 1020050007962 A KR1020050007962 A KR 1020050007962A KR 20050007962 A KR20050007962 A KR 20050007962A KR 100631925 B1 KR100631925 B1 KR 100631925B1
Authority
KR
South Korea
Prior art keywords
bank
test
memory device
semiconductor memory
memory
Prior art date
Application number
KR1020050007962A
Other languages
English (en)
Other versions
KR20060087116A (ko
Inventor
김두열
서성민
정병훈
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050007962A priority Critical patent/KR100631925B1/ko
Priority to CNA2006100049653A priority patent/CN1822218A/zh
Priority to US11/342,955 priority patent/US20060198214A1/en
Publication of KR20060087116A publication Critical patent/KR20060087116A/ko
Application granted granted Critical
Publication of KR100631925B1 publication Critical patent/KR100631925B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50012—Marginal testing, e.g. race, voltage or current testing of timing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2254—Calibration

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

반도체 메모리 장치의 테스트 회로가 게시된다. 본 발명은 반도체 메모리 장치에 있어서 복수개의 메모리 뱅크, 메모리 뱅크 제어신호들 및 테스트용 프로그래머블 수단의 테스트신호에 응답해서 상기 복수개의 메모리 뱅크 중 일부의 메모리 뱅크의 제어신호를 테스트하는 것을 특징으로 하는 테스트 회로이다. 상기 테스트용 프로그래머블 수단은 다이내믹 랜덤 억세스 메모리에서의 테스트 모드 레지스터 셋 명령일수 있다. 상기 복수개의 메모리 뱅크 중 한 개의 메모리 뱅크의 제어신호만을 테스트한다. 따라서 테스트 회로는 복수개의 메모리 뱅크를 구비한 반도체 메모리 장치에 있어서, 뱅크별 신호간의 스큐를 최소화하여 고주파 동작이 가능하도록 하는 효과가 있다.
테스트, 모드 레지스터 셋(mode register set), 뱅크, 로우 어드레스, 컬럼 어드레스

Description

반도체 메모리 장치의 테스트 회로{Test Circuit in Semiconductor Memory Device}
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 테스트 회로를 포함하는 반도체 메모리 장치의 블럭도이다.
도 2는 본 발명의 실시예에 따른 테스트 회로를 포함하는 반도체 메모리 장치의 블럭도이다.
본 발명은 반도체 메모리 장치의 테스트 회로에 관한 것으로서, 특히 반도체 메모리 장치가 복수개의 메모리 뱅크를 구비한 경우 메모리 뱅크별 별도의 테스트 신호로써 내부신호의 스큐(skew)를 조절하기 위한 테스트 회로에 관한 것이다.
반도체 메모리 장치는 일반적으로 복수개의 메모리 뱅크로 구성된다. 반도체 메모리 장치가 고주파 동작을 만족하기 위해서는 메모리 뱅크별 신호들 간의 스큐 (skew)가 더욱 미세하게 조절되어야 할 필요가 있다. 특히 메모리 뱅크의 개수가 많아질수록 메모리 뱅크별 신호들간의 스큐는 더욱 커진다. 일반적인 테스트 신호는 반도체 메모리 장치 내의 모든 메모리 뱅크의 신호들을 동일한 방향 또는 값으로 조절하므로 원하는 메모리 뱅크의 내부신호만 조절할 수 있는 방법은 없다. 따라서 각 메모리 뱅크별 별도로 내부신호의 지연시간 등을 조절하여 뱅크별 내부신호들 간의 스큐를 최소화할 필요가 있다.
도 1은 종래의 테스트 회로를 포함하는 반도체 메모리 장치의 블럭도이다. 도 1의 반도체 메모리 장치는 복수의 메모리 뱅크들 즉, 제1 메모리 뱅크(뱅크_A,10), 제2 메모리 뱅크(뱅크_B,20), 제3 메모리 뱅크(뱅크_C,30), 제4 메모리 뱅크(뱅크_D,40), 제5 메모리 뱅크(뱅크_E,50), 제6 메모리 뱅크(뱅크_F,60), 제7 메모리 뱅크(뱅크_G,70), 제8 메모리 뱅크(뱅크_H,80), 테스트 모드 레지스터 셋 신호 발생부(100) 및 퓨즈 모드 레지스터 셋 신호 발생부(200)를 포함한다.
상기 모드 레지스터 셋 신호의 생성방법 및 기능은 디램(DRAM)에 있어서 통상의 당업자에게 자명한 기술이므로 자세한 설명은 생략한다. 특히 모드 레지스터 셋 신호가 테스트용으로 사용될 경우 테스트 모드 레지스터 셋이라고 불린다. 상기 퓨즈 모드 레지스터 셋 신호는 또다른 모드 레지스터 셋 신호의 입력에 따른 해당 퓨즈의 절단 유무가 결정되어 상기 퓨즈와 관련된 양 만큼의 지연시간 등을 더하거나 빼줄 수 있다. 반도체 메모리 장치가 패키지가 된 후에는 일반적으로 일렉트릭 퓨즈 (electric fuse) 가 주로 사용된다.
상기의 테스트 모드 레지스터 셋 신호 발생부(TEST_MRS,100) 및 상기의 퓨즈 모드 레지스터 셋 신호 발생부(FUSE_MRS,200)로부터 제어신호들(CON_TMRS, CON_FUSE)이 출력되고 제어신호들에 따라서 모든 뱅크들(10, 20, 30, 40, 50, 60, 70, 80)은 동일한 지연시간 또는 값으로 설정되어 내부신호는 조절된다. 뱅크별 내부신호들이 스큐가 있어도 동일한 지연시간 또는 방향으로 조절되므로 결과적으로 스큐는 감소될 수가 없다.
앞서 언급한 바와 같이, 반도체 메모리 장치 내의 메모리 뱅크의 수가 많아질수록 뱅크별 내부신호들의 스큐를 감소할 수 있는 방안이 필요하다.
따라서 본 발명이 이루고자 하는 기술적 과제는 복수개의 메모리 뱅크를 구비하는 반도체 메모리 장치의 메모리 뱅크별 스큐를 최소화할 수 있도록 뱅크별 테스트 신호 발생회로를 제공하는 데 있다.
상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따르면 복수개의 메모리 뱅크를 구비한 반도체 메모리 장치에 있어서 테스트용 프로그래머블 수단에 응답해서 상기 복수개의 메모리 뱅크 중 일부의 메모리 뱅크를 제어하는 제어신호를 발생하는 테스트 회로를 구비한다.
바람직하기로는 상기 테스트용 프로그래머블 수단은 테스트 모드 레지스터 셋 명령이다.
더욱 바람직하기로는 상기 복수개의 메모리 뱅크 중 한개의 메모리 뱅크만을 제어하는 제어신호를 발생하는 테스트 회로를 구비한다. 상기 복수개의 메모리 뱅크 중 두개의 메모리 뱅크만을 제어하는 제어신호를 발생하는 테스트 회로를 구비한다.
더욱 바람직하기로는 상기 반도체 메모리 장치는 로우 어드레스 관련 회로를 더 구비하며 상기 제어신호는 로우 어드레스 관련 신호이다. 상기 반도체 메모리 장치는 컬럼 어드레스 관련 회로를 더 구비하며 상기 제어신호는 컬럼 어드레스 관련 신호이다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명의 테스트 회로를 상세히 설명한다.
도 2는 본 발명의 실시예에 따른 테스트 회로를 포함하는 반도체 메모리 장치의 블럭도이다. 도 2에 도시되는 실시예를 참조하면, 본 발명의 반도체 메모리 장치는 제1 메모리 뱅크(뱅크_A,10), 제2 메모리 뱅크(뱅크_B,20), 제3 메모리 뱅크(뱅크_C,30), 제4 메모리 뱅크(뱅크_D,40), 제5 메모리 뱅크(뱅크_E,50), 제6 메모리 뱅크(뱅크_F,60), 제7 메모리 뱅크(뱅크_G,70), 제8 메모리 뱅크(뱅크_H,80), 뱅크별 테스트 모드 레지스터 셋 신호 발생부(BANK_TEST_MRS,300) 및 뱅크별 퓨즈 모드 레지스터 셋 신호 발생부(BANK_FUSE_MRS,400)를 포함한다.
상기 뱅크별 테스트 모드 레지스터 셋 신호 발생부(300)는 각 뱅크별 제어신호들(CON_TMRS_A, CON_TMRS_B, CON_TMRS_C, CON_TMRS_D, CON_TMRS_E, CON_TMRS_F, CON_TMRS_G, CON_TMRS_H)을 발생한다. 또한 상기 뱅크별 퓨즈 모드 레지스터 셋 신호 발생부(400)는 각 뱅크별 제어신호들(CON_FUSE_A, CON_FUSE_B, CON_FUSE_C, CON_FUSE_D, CON_FUSE_E, CON_FUSE_F, CON_FUSE_G, CON_FUSE_H)을 발생한다.
상기 각 뱅크는 로우 어드레스(미도시) 또는 컬럼 어드레스(미도시)의 일부 비트로서 구분되는 복수개의 매트로 나누어질 수 있다. 상기 매트는 뱅크를 다시 세분화한 블록이며 다른 의미에서는 블록으로 불릴 수 있다. 상기 제어신호들 또한 복수개의 매트들의 제어신호로 세분화되어서 사용될 수 있다. 예를 들면 매트별 제어신호들(CON_TMRS_A_MAT_A, CON_TMRS_A_MAT_B)로 세분화해서 매트별로 제어가 가능하도록 할 수 있다.
상기 제어신호들은 앞서 언급한 바와 같이 한 뱅크별로 제어할 수도 있고, 두 뱅크별로 제어할 수도 있다. 즉, 제어신호들은 반도체 메모리 장치내의 일부 메모리 뱅크에 대해서 조절할 수 있도록 구성할 수도 있다.
상기 테스트 모드 레지스터 셋 신호 발생부(300)에서 발생되는 제어신호에 의해서 각 뱅크별 신호들의 스큐를 측정한 결과를 바탕으로 퓨즈 모드 레지스터 셋 신호 발생부(400)에서 발생되는 제어신호로 퓨즈(미도시)를 절단하므로써 뱅크별 내부신호들의 스큐를 최소화할 수 있다. 상기 퓨즈는 패키지 후에도 사용될 수 있는 일렉트릭 퓨즈로써 이루어지는 것이 바람직하다. 상기 일렉트릭 퓨즈의 사용 방법 또는 기능은 통상적인 기술이며 당업자에게는 자명하므로 본 명세서에서는 설명을 생략한다. 또한 상기 모드 레지스터 셋 명령 또는 신호는 디램(DRAM)에 있어서 카스 레이턴시(CAS latency) 또는 버스트 길이(burst length) 모드 등을 설정하는 명령의 일종으로 어드레스 값에 따라 별도의 모드 설정이 가능한 당업자에게는 자명한 기술이므로 상세한 설명을 생략한다.
상기한 설명에서는 본 발명의 실시예를 위주로 도면을 따라 예를 들어 설명하였지만, 본 발명의 기술적 사상의 범위 내에서 본 발명을 다양하게 변형 또는 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이다. 예를 들어 모든 뱅크에 대한 테스트 신호와 뱅크별 테스트 신호를 선택적으로 사용해서 필요에 따라서 내부신호를 제어할 수 있을 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상기와 같은 본 발명의 실시예에 따른 테스트 회로는 복수개의 메모리 뱅크를 구비한 반도체 메모리 장치에 있어서, 뱅크별 신호간의 스큐를 최소화하여 고주파 동작이 가능하도록 하는 효과가 있다.

Claims (9)

  1. (삭제)
  2. (삭제)
  3. (삭제)
  4. (삭제)
  5. (삭제)
  6. (삭제)
  7. (삭제)
  8. (삭제)
  9. 복수개의 메모리 뱅크를 구비한 반도체 메모리 장치의 테스트 회로에 있어서:
    내부신호 스큐 테스트 모드에서 생성되는 테스트 신호를 상기 복수개의 메모리 뱅크중 하나 또는 하나 이상의 뱅크단위로 독립적으로 인가하는 테스트 모드 레지스터 셋 신호 발생부와;
    상기 테스트 모드 레지스터 셋 신호 발생부와 함께 상기 메모리 뱅크들에 연결되며, 스큐 보정을 위한 퓨즈 프로그램 모드에서, 상기 테스트 신호에 의해 각기 측정된 뱅크 내부신호의 스큐 결과에 따라 상기 복수개의 메모리 뱅크중 하나 또는 하나이상의 뱅크단위로 퓨즈 프로그램을 위한 제어신호를 독립적으로 인가하는 퓨즈 모드 레지스터 셋 신호 발생부를 구비함에 의해,
    상기 메모리 뱅크 별 내부 신호들에 대한 스큐가 감소되도록 하는 것을 특징으로 하는
    반도체 메모리 장치의 테스트 회로.
KR1020050007962A 2005-01-28 2005-01-28 반도체 메모리 장치의 테스트 회로 KR100631925B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020050007962A KR100631925B1 (ko) 2005-01-28 2005-01-28 반도체 메모리 장치의 테스트 회로
CNA2006100049653A CN1822218A (zh) 2005-01-28 2006-01-12 用于控制半导体存储器件中的时序偏移的电路和方法
US11/342,955 US20060198214A1 (en) 2005-01-28 2006-01-30 Circuits and methods for controlling timing skew in semiconductor memory devices

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050007962A KR100631925B1 (ko) 2005-01-28 2005-01-28 반도체 메모리 장치의 테스트 회로

Publications (2)

Publication Number Publication Date
KR20060087116A KR20060087116A (ko) 2006-08-02
KR100631925B1 true KR100631925B1 (ko) 2006-10-04

Family

ID=36923464

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050007962A KR100631925B1 (ko) 2005-01-28 2005-01-28 반도체 메모리 장치의 테스트 회로

Country Status (3)

Country Link
US (1) US20060198214A1 (ko)
KR (1) KR100631925B1 (ko)
CN (1) CN1822218A (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8627134B2 (en) * 2007-07-13 2014-01-07 SK Hynix Inc. Semiconductor apparatus and local skew detecting circuit therefor
KR100892646B1 (ko) * 2007-07-13 2009-04-09 주식회사 하이닉스반도체 반도체 메모리 장치의 로컬 스큐 감지회로
KR100924346B1 (ko) 2007-12-28 2009-11-02 주식회사 하이닉스반도체 스큐신호 생성회로 및 이를 이용한 반도체 메모리 장치

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2628154B2 (ja) * 1986-12-17 1997-07-09 富士通株式会社 半導体集積回路
JP2895488B2 (ja) * 1988-04-18 1999-05-24 株式会社東芝 半導体記憶装置及び半導体記憶システム
JP3080829B2 (ja) * 1994-02-17 2000-08-28 株式会社東芝 カスケード型メモリセル構造を有した多バンクシンクロナスメモリシステム
US6009501A (en) * 1997-06-18 1999-12-28 Micron Technology, Inc. Method and apparatus for local control signal generation in a memory device
JP3304899B2 (ja) * 1998-11-20 2002-07-22 日本電気株式会社 半導体記憶装置
US7079446B2 (en) * 2004-05-21 2006-07-18 Integrated Device Technology, Inc. DRAM interface circuits having enhanced skew, slew rate and impedance control
US7555668B2 (en) * 2006-07-18 2009-06-30 Integrated Device Technology, Inc. DRAM interface circuits that support fast deskew calibration and methods of operating same

Also Published As

Publication number Publication date
US20060198214A1 (en) 2006-09-07
KR20060087116A (ko) 2006-08-02
CN1822218A (zh) 2006-08-23

Similar Documents

Publication Publication Date Title
KR100735024B1 (ko) 반도체 장치의 어드레스 변환기 및 반도체 메모리 장치
KR100287184B1 (ko) 동기식 디램 반도체 장치의 내부 클럭 지연 회로 및 그 지연 방법
KR100631925B1 (ko) 반도체 메모리 장치의 테스트 회로
US6448602B1 (en) Semiconductor memory device with improved arrangement of memory blocks and peripheral circuits
KR100618870B1 (ko) 데이터 트레이닝 방법
KR100265758B1 (ko) 반도체장치의 병합된 데이터 입출력 회로 및 방법
KR100558552B1 (ko) 반도체 메모리장치의 데이터 억세스회로
EP0851235A2 (en) Circuit and method to externally adjust internal circuit timing
US6385104B2 (en) Semiconductor memory device having a test mode decision circuit
KR100673147B1 (ko) 반도체메모리소자의 입출력라인 공유장치
KR20080078232A (ko) 반도체 메모리 장치 및 그 테스트 방법
US6144596A (en) Semiconductor memory test apparatus
KR100378189B1 (ko) 리프레시 잡음을 감소시키는 메모리 장치
KR100444703B1 (ko) 네트워크 상 높은 버스 효율을 갖는 메모리 장치 및 그동작 방법, 그리고 이를 포함하는 메모리 시스템
KR100677555B1 (ko) 메모리의 위상 제어 방법 및 장치
KR20030002503A (ko) 지연 동기 루프 테스트 모드를 갖는 반도체 메모리 장치
KR100338825B1 (ko) 복합메모리소자의 테스트 장치
KR20070091451A (ko) 반도체 메모리의 센스앰프 스트로브 신호 생성장치 및 방법
KR100892335B1 (ko) 센스 앰프 인에이블 신호 제어 장치
KR100945934B1 (ko) 컬럼 선택 신호 제어 장치
KR100734089B1 (ko) 반도체 메모리 장치 및 그 레이아웃 방법
KR20070065564A (ko) 반도체 메모리 소자의 리프레쉬 회로
KR100361320B1 (ko) 낸드형 플래시 메모리의 테스트 장치
KR100446280B1 (ko) 동기식 디램 웨이퍼 테스트시의 ac 파라미터의 타이밍 제어방법 및 타이밍 제어회로
KR20150098372A (ko) 반도체 메모리 장치를 포함하는 메모리 시스템 및 그의 리프레쉬 동작 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee