KR100945934B1 - 컬럼 선택 신호 제어 장치 - Google Patents

컬럼 선택 신호 제어 장치 Download PDF

Info

Publication number
KR100945934B1
KR100945934B1 KR1020080031109A KR20080031109A KR100945934B1 KR 100945934 B1 KR100945934 B1 KR 100945934B1 KR 1020080031109 A KR1020080031109 A KR 1020080031109A KR 20080031109 A KR20080031109 A KR 20080031109A KR 100945934 B1 KR100945934 B1 KR 100945934B1
Authority
KR
South Korea
Prior art keywords
signal
power supply
supply voltage
unit
delay unit
Prior art date
Application number
KR1020080031109A
Other languages
English (en)
Other versions
KR20090105575A (ko
Inventor
임희준
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080031109A priority Critical patent/KR100945934B1/ko
Publication of KR20090105575A publication Critical patent/KR20090105575A/ko
Application granted granted Critical
Publication of KR100945934B1 publication Critical patent/KR100945934B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Pulse Circuits (AREA)

Abstract

컬럼 선택 신호 제어 장치는 전원전압의 레벨을 검출하여 정보신호를 생성하는 정보신호 생성부, 라이트/리드 커맨드를 일정구간 지연하여 출력하는 메인 지연부 및 상기 정보신호에 따라 상기 메인 지연부의 출력신호의 펄스 폭을 가변지연시켜 컬럼 선택 펄스 신호로 출력하는 복수의 커패시터를 포함하는 지연 보상부를 포함한다.
컬럼 어드레스, 컬럼 선택 신호, 디코더

Description

컬럼 선택 신호 제어 장치{COLUMN SELECTTION SIGNAL CONTROLLING DEVICE}
본 발명은 반도체 메모리에 관한 것으로, 더 상세하게는 컬럼 선택 신호 제어 장치에 관한 것이다.
일반적으로 반도체 메모리는 메모리 셀 어레이와 셀 어레이에 속한 메모리 셀을 선택하여 필요한 정보를 쓰거나(Write : Data 입력) 읽어내기(Read : Data 출력) 위한 컬럼 선택 신호 제어 장치를 포함한다.
도 1 은 반도체 메모리의 데이터 경로 블럭도이다.
도 1 에 도시한 바와 같이, 반도체 메모리는 데이터의 연속적인 라이트와 리드 동작을 수행하기 위해 컬럼 선택 신호 제어 장치로 컬럼 선택 펄스 신호 발생기(40)와 컬럼 디코더(50)를 포함한다.
이러한 반도체 메모리의 데이터 입출력 동작은 다음과 같다.
먼저, 데이터를 셀에 쓰기 위한 라이트 동작시에는 데이터 입력단(DIN)에 실린 데이터가 라이트 드라이버(20)에 의해 로컬 데이터 라인(IOT/IOB)에 실리고, 상 기 데이터는 컬럼 선택 트랜지스터를 통해 비트라인(BLT/BLB)에 실리며 비트라인 감지 증폭기(10)에 의해 증폭되어 선택되어진 셀에 쓰이게 된다.
그리고, 셀에 쓰여진 데이터를 읽기 위한 리드 동작 시에는 선택되어진 셀에 저장된 데이터는 워드라인 트랜지스터를 통해 비트라인(BLT/BLB)에 실리고, 상기 데이터는 비트라인 감지증폭기(10)에 의해 증폭되어 컬럼 선택 트랜지스터를 통해 로컬 데이터 라인(IOT/IOB)에 실리게 된다.
로컬 데이터 라인에 실린 데이터는 로컬 데이터 감지 증폭기(Local IO Amp,30)에 의해 증폭되어 글로벌 데이터 라인(GIO)으로 전송하여 리드 동작을 수행하게 된다.
도 2 는 종래 기술에 의한 데이터 라인과 컬럼 선택 신호의 타이밍도이다.
도 2 에 도시한, 컬럼 선택 신호의 펄스 폭은 로컬 데이터 라인으로의 데이터 전송 시간을 의미하는데, 이러한 컬럼 선택 신호의 펄스 폭은 칩의 사용 가능, 불가능 또는 전원전압의 높고 낮음에 따른 동작가능, 불가능 또는 칩의 최대 동작속도 등에 연관되어 칩 전체의 라이트와 리드 동작 특성에 영항을 미치는 상당히 중요한 의미를 갖는다.
도 3 은 종래 기술에 의한 컬럼 선택 펄스 신호 발생 장치의 회로도이고, 도 4 는 도 3 의 타이밍도이다.
컬럼 선택 펄스 신호(CSP)는 컬럼 어드레스 신호와 함께 데이터를 리드하거나 라이트 하기 위한 컬럼 선택 신호를 생성하는데 이용된다. 이러한 컬럼 선택 펄스 신호의 펄스 폭은 목표(target)로 정해진 최고 특성 지표에 따라 일정한 값을 갖는다.
그런데, 칩이 동작할 때 외부의 특정한 요인에 의하여 공급 전원전압의 변동이 발생한다면 실제로 전원전압의 변동에 따라 컬럼 선택 펄스 신호의 펄스 폭 또한 변동이 발생한다.
특히 전원전압이 낮아졌을 때 제어 회로 장치의 내부 지연 발생으로 인해 컬럼 선택 펄스 신호의 펄스 폭이 증가되어 연속된 라이트와 리드 동작 시 셀 데이터로부터 데이터 라인까지의 데이터 전달 제어 장치부의 tCK(동작 주파수) 마진이 감소할 수 있다. 또한 컬럼 선택 펄스 신호의 펄스 폭이 감소하면 그에 따라 데이터 전송량이 감소하여 보다 안정적인 라이트와 리드 동작을 할 수 없다.
결론적으로 보다 안정적인 라이트와 리드 동작을 확보하기 위해서는 안정적인 전원전압 공급이 우선되어야 하고, 전원전압의 변동이 발생하는 조건에서도 그에 따른 컬럼 선택 펄스 신호의 펄스 폭 변동이 발생하지 않는 특성을 지녀야 한다.
따라서, 본 발명은 전원전압의 변동에도 불구하고 일정한 펄스 폭을 갖는 컬럼 선택 펄스 신호를 발생시켜 컬럼 선택 신호를 제어하는 컬럼 선택 신호 제어 장치를 제시한다.
이러한 본 발명은 전원전압의 레벨을 검출하여 정보신호를 생성하는 정보신호 생성부, 라이트/리드 커맨드를 일정구간 지연하여 출력하는 메인 지연부 및 상기 정보신호에 따라 상기 메인 지연부의 출력신호의 펄스 폭을 가변지연시켜 컬럼 선택 펄스 신호로 출력하는 복수의 커패시터를 포함하는 지연 보상부를 포함하는 컬럼 선택 신호 제어 장치를 포함한다.
그리고, 본 발명은 전원전압의 레벨을 검출하여 정보신호를 생성하는 정보신호 생성부, 라이트/리드 커맨드를 일정구간 지연하여 출력하는 메인 지연부, 상기 정보신호에 따라 상기 메인 지연부의 출력신호를 일정 지연구간만큼 지연시켜 출력하는 로우 전원전압 보상 지연부 및 상기 정보신호에 따라 상기 로우 전원전압 보상 지연부의 출력신호를 일정 지연구간만큼 지연시켜 컬럼 선택 제어 신호로 출력하는 하이 전원전압 보상 지연를 포함하는 컬럼 선택 신호 제어 장치를 포함한다.
또한, 본 발명은 전원전압의 전압레벨을 검출하는 전원전압 레벨 검출부, 상기 전원전압 레벨 검출부의 출력신호를 디코딩 신호를 출력하는 디코딩부, 테스트 모드 신호 또는 퓨즈 커팅에 의해 활성화되는 퓨즈 신호를 출력하는 퓨즈 신호 제어부, 상기 퓨즈신호에 응답하여 상기 디코딩부의 출력신호를 전원전압의 전압레벨 정보를 갖는 정보신호로 출력하는 정보신호 출력부, 라이트/리드 커맨드 입력 시 컬럼 선택 펄스 신호를 출력하되, 상기 정보신호에 따라 상기 컬럼 선택 펄스 신호의 펄스 폭을 제어하여 출력하는 펄스 신호 발생부를 포함하는 컬럼 선택 신호 제어 장치를 포함한다.
삭제
이러한 본 발명은 전원전압의 변동에도 불구하고 일정한 펄스 폭을 갖도록 컬럼 선택 펄스 신호를 발생시킴으로써 디램이 안정적으로 연속된 라이트와 리드 동작을 수행할 수 있도록 한다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 5 는 본 발명의 실시예에 따른 컬럼 선택 신호 제어 장치의 블럭도이다.
도 5 에 도시한 바와 같이, 본 발명은 전원전압의 전압 레벨을 검출하여 전원전압의 전압레벨 정보 갖는 정보신호(LVDD,HVDD)를 출력하는 정보신호 생성부(30)와, 반도체 메모리의 라이트/리드 커맨드 입력 시 컬럼 선택 펄스 신호(CSP)를 출력하되, 전원전압의 전압레벨 정보 갖는 정보신호(LVDD,HVDD)에 따라 상기 컬럼 선택 펄스 신호의 펄스 폭을 제어하여 출력하는 펄스 신호 발생부(10)와, 상기 컬럼 선택 펄스 신호(CSP)에 동기하여 해당 어드레스(Col Add)의 컬럼 선택 신호(CS)를 출력하는 컬럼 디코더(20)를 포함한다.
도 6 은 도 5의 펄스 신호 발생부의 회로도이다.
도 6에 도시한 바와 같이, 펄스 신호 발생부(10)는 반도체 메모리의 라이트/리드 커맨드 입력시 소정의 펄스 신호를 출력하는 펄스 발생기(12)와, 상기 펄스 발생기(12)의 출력신호를 상기 정보신호(LVDD,HVDD)에 따라 지연구간을 가변하여 상기 펄스 신호의 펄스 폭을 제어하는 펄스 폭 제어부(11)를 포함한다. 이렇게 전원전압의 전압레벨 정보 갖는 정보신호(LVDD,HVDD)에 따라 펄스 폭이 가변된 컬럼 선택 펄스 신호는 버퍼부(13)와 지연부(14)와 구동부(15)를 통해 상기 컬럼 디코더(20)로 출력된다.
상기 펄스 폭 제어부(11)는 상기 펄스 신호를 일정구간만큼 지연시켜 출력하는 메인 지연부(111)와, 상기 메인 지연부의 출력신호를, 상기 정보신호(LVDD,HVDD)에 따라 가변 지연구간만큼 지연시켜 출력하는 복수의 커패시터를 포함하는 지연 보상부(112)를 포함한다.
여기서, 상기 지연 보상부(112)는 상기 정보신호로 로우(low) 전원전압 레벨 정보가 입력되면 커패시터의 정전용량 감소시켜 상기 가변 지연구간을 감소시키고, 상기 정보신호로 하이(high) 전원전압 레벨 정보가 입력되면 커패시터의 정전용량을 증가시켜 상기 가변 지연구간을 증가시켜 지연구간을 가변한다.
도 7 은 도 5 의 정보신호 생성부의 회로도이다.
도 7 에 도시한 바와 같이, 정보신호 생성부(30)는 전원전압의 전압레벨을 검출하여 전원전압 레벨 검출 신호(DVD<0:2>)를 출력하는 전원전압 레벨 검출부(31)와, 상기 전원전압 레벨 검출신호를 디코딩한 디코딩 신호(LVD,HVD)를 출력하는 디코딩부(32)와, 상기 디코딩부의 출력신호를 전원전압의 전압레벨 정보를 갖는 정보신호(LVDD,HVDD)로 출력하는 정보신호 출력부(33)를 포함한다.
여기서, 상기 정보신호 생성부(30)는 테스트 모드 신호(TVDPW) 또는 퓨즈(FUSE0) 커팅에 의해 활성화되는 퓨즈 신호(VDPWFU)를 출력하는 퓨즈 신호 제어부(34)를 더 포함한다.
상기 정보신호 출력부(33)는 상기 퓨즈 신호(VDPWFU) 활성화 시, 상기 전원전압의 전압레벨 정보를 갖는 정보신호(LVDD,HVDD)를 상기 펄스 신호 발생부(10)로 출력한다.
도 8a 는 다른 실시예에 따른 도 5의 펄스 신호 발생부의 회로도이다.
도 8a에 도시한 바와 같이, 펄스 신호 발생부(10)는 반도체 메모리의 라이트/리드 커맨드 입력시 소정의 펄스 신호를 출력하는 펄스 발생기(12)와, 상기 펄스 발생기(12)의 출력신호를 상기 정보신호(LVDD,HVDD)에 따라 지연구간을 가변하여 상기 펄스 신호의 펄스 폭을 제어하는 펄스 폭 제어부(11)를 포함한다.
상기 펄스 폭 제어부(11)는 상기 펄스 신호를 일정 지연구간만큼 지연시켜 출력하는 메인 지연부(111)와, 상기 메인 지연부의 출력신호를 상기 정보신호(LVDD,HVDD)에 따라 가변 지연구간만큼 지연시켜 출력하는 로우 전원전압 보상 지연부(112)와, 상기 로우 전원전압 보상 지연부의 출력신호를 상기 정보신호(LVDD,HVDD)에 따라 가변 지연구간만큼 지연시켜 출력하는 하이 전원전압 보상 지연부(113)를 포함한다.
도 8b 는 도 8a의 로우 전원전압 보상 지연부의 회로도이다.
도 8b에 도시한 바와 같이, 상기 로우 전원전압 보상 지연부(112)는 상기 메인 지연부(111)의 출력신호를 일정 지연구간만큼 지연시켜 출력하는 복수의 인버터로 구성된 제1지연부(112a)와, 상기 제1지연부의 출력신호(112a)와 상기 정보신호(LVDD)의 반전신호에 응답하여 부정 논리곱 연산하는 제1연산부(ND1)와, 상기 메인 지연부(111)의 출력신호와 상기 정보신호(LVDD)의 출력신호에 응답하여 부정 논리곱 연산하는 제2연산부와(ND2), 상기 제1연산부와 제2연산부의 출력신호에 응답하여 부정 논리곱 연산하는 제3연산부(ND3)를 포함한다.
이러한 로우 전원전압 보상 지연부(112)는 상기 정보신호(LVDD)로 로우(low) 전원전압 레벨 정보가 입력되면 상기 메인 지연부(111)의 출력신호가 상기 제1지연부(112a)를 통과하지 않도록 하여 상기 가변 지연구간을 감소시킨다.
도 8c 는 도 8a의 하이 전원전압 보상 지연부의 회로도이다.
도 8c에 도시한 바와 같이, 상기 하이 전원전압 보상 지연부(113)는 상기 로우 전원전압 보상 지연부(112)의 출력신호를 일정 지연구간만큼 지연시켜 출력하는 복수의 인버터로 구성된 제2지연부(113a)와, 상기 로우 전원전압 보상 지연부의 출력신호와 상기 정보신호(HVDD)의 반전신호에 응답하여 부정 논리곱 연산하는 제4연산부(ND4)와, 상기 제2지연부의 출력신호와 상기 정보신호(HVDD)의 출력신호에 응답하여 부정 논리곱 연산하는 제5연산부(HVDD)와, 상기 제4연산부와 제5연산부의 출력신호에 응답하여 부정 논리곱 연산하는 제6연산부(ND6)를 포함한다.
이러한 하이 전원전압 보상 지연부(113)는 상기 정보신호로 하이(high) 전원전압 레벨 정보가 입력되면 상기 로우 전원전압 보상 지연부(112)의 출력신호가 상기 제2지연부(113a)를 통과하도록 하여 상기 가변 지연구간을 증가시킨다.
도 9 는 도 5 의 펄스 신호 발생부의 타이밍도이다. 특히 정보신호(LVDD,HVDD)로 로우(Low) 전압레벨 정보가 입력될 때 타이밍도이다.
도 9 에 도시한 바와 같이, 정보신호로 로우(low) 전원전압 레벨 정보가 입력되면 일 실시예에 따른 도 6의 지연 보상부(112)는 커패시터의 정전용량을 감소시켜 지연구간을 감소시킨다. 그리고, 다른 실시예에 따른 도 8a의 로우 전원전압 보상 지연부(112)는 상기 메인 지연부(111)의 출력신호가 상기 제1지연부(112a)를 통과하지 않도록 하여 지연구간을 감소시킨다.
이와 같이, 본 발명의 펄스 신호 발생부(10)는 상기 정보신호로 로우(low) 전원전압 레벨 정보가 입력되면 지연구간을 감소시켜 상기 컬럼 선택 펄스 신호의 펄스 폭을 감소시켜 출력하고, 상기 정보신호로 하이(high) 전원전압 레벨 정보가 입력되면 지연구간을 증가시켜 상기 컬럼 선택 펄스 신호의 펄스 폭을 증가시켜 출력한다.
결국, 본 발명은 전원전압의 변동에도 불구하고 컬럼 선택 펄스 신호가 일정한 펄스 폭을 갖도록 제어함으로써 디램이 안정적으로 연속된 라이트와 리드 동작을 수행할 수 있도록 한다.
도 1 은 반도체 메모리의 데이터 경로 블럭도이다.
도 2 는 종래 기술에 의한 데이터 라인과 컬럼 선택 신호의 타이밍도이다.
도 3 은 종래 기술에 의한 컬럼 선택 펄스 신호 발생 장치의 회로도이다.
도 4 는 도 3 의 타이밍도이다.
도 5 는 본 발명의 실시예에 따른 컬럼 선택 신호 제어 장치의 블럭도이다.
도 6 은 도 5의 펄스 신호 발생부의 회로도이다.
도 7 은 도 5 의 정보신호 생성부의 회로도이다.
도 8a 는 다른 실시예에 따른 도 5의 펄스 신호 발생부의 회로도이다.
도 8b 는 도 8a의 로우 전원전압 보상 지연부의 회로도이다.
도 8c 는 도 8a의 하이 전원전압 보상 지연부의 회로도이다.
도 9 는 도 5 의 펄스 신호 발생부의 타이밍도이다.

Claims (20)

  1. 전원전압의 레벨을 검출하여 정보신호를 생성하는 정보신호 생성부;
    라이트/리드 커맨드를 일정구간 지연하여 출력하는 메인 지연부; 및
    상기 정보신호에 따라 상기 메인 지연부의 출력신호의 펄스 폭을 가변지연시켜 컬럼 선택 펄스 신호로 출력하는 복수의 커패시터를 포함하는 지연 보상부를 포함하는 컬럼 선택 신호 제어 장치.
  2. 제 1 항에 있어서,
    상기 펄스 신호 발생부는 상기 전원전압의 레벨이 낮아 로우레벨의 상기 정보신호가 입력되면 상기 컬럼 선택 펄스 신호의 펄스 폭을 감소시켜 출력하고, 상기 전원전압의 레벨이 높아 하이레벨의 상기 정보신호가 입력되면 상기 컬럼 선택 펄스 신호의 펄스 폭을 증가시켜 출력하는 컬럼 선택 신호 제어 장치.
  3. 삭제
  4. 삭제
  5. 제 1 항에 있어서,
    상기 지연 보상부는 상기 전원전압의 레벨이 낮아 로우레벨의 상기 정보신호가 입력되면 상기 커패시터의 정전용량을 감소시켜 상기 컬럼 선택 펄스 신호의 펄스 폭을 감소시켜 출력하고, 상기 전원전압의 레벨이 높아 하이레벨의 상기 정보신호가 입력되면 상기 커패시터의 정전용량을 증가시켜 상기 컬럼 선택 펄스 신호의 펄스 폭을 증가시켜 출력하는 컬럼 선택 신호 제어 장치.
  6. 전원전압의 레벨을 검출하여 정보신호를 생성하는 정보신호 생성부;
    라이트/리드 커맨드를 일정구간 지연하여 출력하는 메인 지연부;
    상기 정보신호에 따라 상기 메인 지연부의 출력신호를 일정 지연구간만큼 지연시켜 출력하는 로우 전원전압 보상 지연부; 및
    상기 정보신호에 따라 상기 로우 전원전압 보상 지연부의 출력신호를 일정 지연구간만큼 지연시켜 컬럼 선택 제어 신호로 출력하는 하이 전원전압 보상 지연부를 포함하는 컬럼 선택 신호 제어 장치.
  7. 제 6 항에 있어서,
    상기 로우 전원전압 보상 지연부는
    상기 메인 지연부의 출력신호를 일정 지연구간만큼 지연시켜 출력하는 복수의 인버터로 구성된 제1지연부와;
    상기 제1지연부의 출력신호와 상기 정보신호의 반전신호에 응답하여 부정 논리곱 연산하는 제1연산부와;
    상기 메인 지연부의 출력신호와 상기 정보신호의 출력신호에 응답하여 부정 논리곱 연산하는 제2연산부와;
    상기 제1연산부와 제2연산부의 출력신호에 응답하여 부정 논리곱 연산하는 제3연산부를 포함하여,
    상기 정보신호로 로우(low) 전원전압 레벨 정보가 입력되면 상기 메인 지연부의 출력신호가 상기 제1지연부를 통과하지 않도록 제어하는 컬럼 선택 신호 제어 장치.
  8. 제 6 항에 있어서,
    상기 하이 전원전압 보상 지연부는
    상기 로우 전원전압 보상 지연부의 출력신호를 일정 지연구간만큼 지연시켜 출력하는 복수의 인버터로 구성된 제2지연부와;
    상기 로우 전원전압 보상 지연부의 출력신호와 상기 정보신호의 반전신호에 응답하여 부정 논리곱 연산하는 제4연산부와;
    상기 제2지연부의 출력신호와 상기 정보신호의 출력신호에 응답하여 부정 논리곱 연산하는 제5연산부와;
    상기 제4연산부와 제5연산부의 출력신호에 응답하여 부정 논리곱 연산하는 제6연산부를 포함하여,
    상기 정보신호로 하이(high) 전원전압 레벨 정보가 입력되면 상기 로우 전원전압 보상 지연부의 출력신호가 상기 제2지연부를 통과하도록 제어하는 컬럼 선택 신호 제어 장치.
  9. 제 6 항에 있어서,
    상기 컬럼 선택 펄스 신호에 동기하여 해당 어드레스의 컬럼 선택 신호를 출력하는 컬럼 디코더;
    를 더 포함하는 컬럼 선택 신호 제어 장치.
  10. 전원전압의 전압레벨을 검출하는 전원전압 레벨 검출부;
    상기 전원전압 레벨 검출부의 출력신호를 디코딩 신호를 출력하는 디코딩부;
    테스트 모드 신호 또는 퓨즈 커팅에 의해 활성화되는 퓨즈 신호를 출력하는 퓨즈 신호 제어부;
    상기 퓨즈신호에 응답하여 상기 디코딩부의 출력신호를 전원전압의 전압레벨 정보를 갖는 정보신호로 출력하는 정보신호 출력부; 및
    라이트/리드 커맨드 입력 시 컬럼 선택 펄스 신호를 출력하되, 상기 정보신호에 따라 상기 컬럼 선택 펄스 신호의 펄스 폭을 제어하여 출력하는 펄스 신호 발생부;
    를 포함하는 컬럼 선택 신호 제어 장치.
  11. 삭제
  12. 삭제
  13. 제 10 항에 있어서,
    상기 정보신호 출력부는
    상기 퓨즈 신호 활성화 시, 상기 전원전압의 전압레벨 정보를 갖는 정보신호를 출력하는 컬럼 선택 신호 제어 장치.
  14. 제 10 항에 있어서,
    상기 펄스 신호 발생부는 상기 전원전압의 레벨이 낮아 로우레벨의 상기 정보신호가 입력되면 상기 컬럼 선택 펄스 신호의 펄스 폭을 감소시켜 출력하고, 상기 전원전압의 레벨이 높아 하이레벨의 상기 정보신호가 입력되면 상기 컬럼 선택 펄스 신호의 펄스 폭을 증가시켜 출력하는 컬럼 선택 신호 제어 장치.
  15. 제 10 항에 있어서,
    상기 펄스 신호 발생부는 상기 펄스 신호를 일정구간만큼 지연시켜 출력하는 메인 지연부와;
    상기 메인 지연부의 출력신호를, 상기 정보신호에 따라 가변 지연구간만큼 지연시켜 출력하는 복수의 커패시터를 포함하는 지연 보상부;
    를 포함하는 컬럼 선택 신호 제어 장치.
  16. 제 15 항에 있어서,
    상기 지연 보상부는 상기 전원전압의 레벨이 낮아 로우레벨의 상기 정보신호가 입력되면 상기 커패시터의 정전용량을 감소시켜 상기 컬럼 선택 펄스 신호의 펄스 폭을 감소시켜 출력하고, 상기 전원전압의 레벨이 높아 하이레벨의 상기 정보신호가 입력되면 상기 커패시터의 정전용량을 증가시켜 상기 컬럼 선택 펄스 신호의 펄스 폭을 증가시켜 출력하는 컬럼 선택 신호 제어 장치.
  17. 제 10 항에 있어서,
    상기 펄스 신호 발생부는 상기 펄스 신호를 일정 지연구간만큼 지연시켜 출력하는 메인 지연부와;
    상기 메인 지연부의 출력신호를 상기 정보신호에 따라 가변 지연구간만큼 지연시켜 출력하는 로우 전원전압 보상 지연부와;
    상기 로우 전원전압 보상 지연부의 출력신호를 상기 정보신호에 따라 가변 지연구간만큼 지연시켜 출력하는 하이 전원전압 보상 지연부;
    를 포함하는 컬럼 선택 신호 제어 장치.
  18. 제 17 항에 있어서,
    상기 로우 전원전압 보상 지연부는
    상기 메인 지연부의 출력신호를 일정 지연구간만큼 지연시켜 출력하는 복수의 인버터로 구성된 제1지연부와;
    상기 제1지연부의 출력신호와 상기 정보신호의 반전신호에 응답하여 부정 논리곱 연산하는 제1연산부와;
    상기 메인 지연부의 출력신호와 상기 정보신호의 출력신호에 응답하여 부정 논리곱 연산하는 제2연산부와;
    상기 제1연산부와 제2연산부의 출력신호에 응답하여 부정 논리곱 연산하는 제3연산부;
    를 포함하여,
    상기 전원전압의 레벨이 낮아 로우레벨의 상기 정보신호가 입력되면 상기 메인 지연부의 출력신호가 상기 제1지연부를 통과하지 않도록 하여 상기 가변 지연구간을 감소시켜 지연구간을 보상하는 컬럼 선택 신호 제어 장치.
  19. 제 17 항에 있어서,
    상기 하이 전원전압 보상 지연부는
    상기 로우 전원전압 보상 지연부의 출력신호를 일정 지연구간만큼 지연시켜 출력하는 복수의 인버터로 구성된 제2지연부와;
    상기 로우 전원전압 보상 지연부의 출력신호와 상기 정보신호의 반전신호에 응답하여 부정 논리곱 연산하는 제4연산부와;
    상기 제2지연부의 출력신호와 상기 정보신호의 출력신호에 응답하여 부정 논리곱 연산하는 제5연산부와;
    상기 제4연산부와 제5연산부의 출력신호에 응답하여 부정 논리곱 연산하는 제6연산부;
    를 포함하여,
    상기 전원전압의 레벨이 높아 하이레벨의 상기 정보신호가 입력되면 상기 로우 전원전압 보상 지연부의 출력신호가 상기 제2지연부를 통과하지 않도록 하여 상기 가변 지연구간을 증가시켜 지연구간을 보상하는 컬럼 선택 신호 제어 장치.
  20. 제 10 항에 있어서,
    상기 컬럼 선택 펄스 신호에 동기하여 해당 어드레스의 컬럼 선택 신호를 출력하는 컬럼 디코더;
    를 더 포함하는 컬럼 선택 신호 제어 장치.
KR1020080031109A 2008-04-03 2008-04-03 컬럼 선택 신호 제어 장치 KR100945934B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080031109A KR100945934B1 (ko) 2008-04-03 2008-04-03 컬럼 선택 신호 제어 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080031109A KR100945934B1 (ko) 2008-04-03 2008-04-03 컬럼 선택 신호 제어 장치

Publications (2)

Publication Number Publication Date
KR20090105575A KR20090105575A (ko) 2009-10-07
KR100945934B1 true KR100945934B1 (ko) 2010-03-05

Family

ID=41535262

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080031109A KR100945934B1 (ko) 2008-04-03 2008-04-03 컬럼 선택 신호 제어 장치

Country Status (1)

Country Link
KR (1) KR100945934B1 (ko)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100197560B1 (ko) * 1995-12-21 1999-06-15 윤종용 반도체 메모리 장치의 펄스발생 회로
KR20070099765A (ko) * 2006-04-05 2007-10-10 주식회사 하이닉스반도체 반도체 메모리의 컬럼 선택신호 생성장치

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100197560B1 (ko) * 1995-12-21 1999-06-15 윤종용 반도체 메모리 장치의 펄스발생 회로
KR20070099765A (ko) * 2006-04-05 2007-10-10 주식회사 하이닉스반도체 반도체 메모리의 컬럼 선택신호 생성장치

Also Published As

Publication number Publication date
KR20090105575A (ko) 2009-10-07

Similar Documents

Publication Publication Date Title
US8885427B2 (en) Precharge circuit and non-volatile memory device
KR100757926B1 (ko) 반도체 메모리 장치의 센스 앰프 제어 회로 및 방법
JP5649777B2 (ja) 半導体装置
US8559254B2 (en) Precharging circuit and semiconductor memory device including the same
KR100401506B1 (ko) 비동기 프리차지 기능을 갖는 싱크로노스 메모리 디바이스
KR101138835B1 (ko) 반도체 메모리 장치
US8902682B2 (en) Semiconductor memory device
US6980476B2 (en) Memory device with test mode for controlling of bitline sensing margin time
KR20020084956A (ko) 클럭 신호의 주파수 정보를 이용하여 셀 동작을 제어하는동기식 반도체 메모리 장치
US7706196B2 (en) Semiconductor memory device
US8436657B2 (en) Semiconductor device having output driver
KR100911186B1 (ko) 반도체 장치 및 그 장치의 데이터 출력 방법
KR100909800B1 (ko) 반도체 메모리장치의 리드 제어장치 및 방법
KR100945934B1 (ko) 컬럼 선택 신호 제어 장치
US8369181B2 (en) Semiconductor integrated circuit device for controlling a sense amplifier
US7652933B2 (en) Voltage generating circuit of semiconductor memory apparatus capable of reducing power consumption
KR100802075B1 (ko) 반도체 메모리 장치
KR100695512B1 (ko) 반도체 메모리 장치
KR20140060684A (ko) 반도체 메모리 장치의 오버 드라이브 펄스 및 컬럼 선택 펄스 생성 회로
KR101013459B1 (ko) 어드레스를 비교하는 반도체 집적 회로
KR20150093076A (ko) 반도체 장치
KR100668874B1 (ko) 내부 전압 레벨 제어 회로
KR100892342B1 (ko) 안정적 데이터 액세스를 위한 반도체 메모리 장치
KR100813525B1 (ko) 반도체 메모리 장치의 센스 앰프 제어 회로 및 방법
KR20080061007A (ko) 컬럼 선택 신호 발생 장치 및 이를 포함하는 반도체 메모리장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee