KR20150093076A - 반도체 장치 - Google Patents

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KR20150093076A
KR20150093076A KR1020140016010A KR20140016010A KR20150093076A KR 20150093076 A KR20150093076 A KR 20150093076A KR 1020140016010 A KR1020140016010 A KR 1020140016010A KR 20140016010 A KR20140016010 A KR 20140016010A KR 20150093076 A KR20150093076 A KR 20150093076A
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강태진
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에스케이하이닉스 주식회사
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Abstract

반도체 장치는 제1 및 제2 테스트모드신호의 레벨조합에 따라 설정되는 지연량으로 리드 동작 또는 라이트 동작 시 발생하는 펄스를 포함하는 전치구간신호를 지연하여 구간신호를 생성하는 구간신호생성부 및 상기 구간신호의 펄스가 발생되는 시점에 어드레스를 디코딩하여 내부회로에 포함된 메모리셀에 데이터를 저장하거나 출력하기 위해 선택적으로 인에이블되는 컬럼선택신호를 생성하는 디코더를 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다.
어드레스 경로에는 로우어드레스에 의해 워드라인을 선택한 후 메모리 셀에 저장된 데이터를 센스앰프에 의해 증폭시키는 경로인 로우어드레스 경로와, 컬럼어드레스에 의해 다수의 컬럼선택신호 중 하나를 선택하는 경로인 컬럼어드레스 경로 및 입출력라인 센스앰프 및 데이터 출력 버퍼를 통해 외부로 데이터를 전송하는 경로인 데이터 경로가 있다. 이 중 컬럼어드레스 경로에 관한 동작(이하, ‘컬럼동작’이라 지칭함)은 컬럼디코더로 구성된 컬럼 경로 회로에 의해 제어되는데, 컬럼 경로 회로는 컬럼어드레스를 디코딩하여 다수의 컬럼선택신호 중 하나를 선택적으로 인에이블시키고, 인에이블된 컬럼선택신호에 의해 선택된 비트라인에 실린 데이터를 입출력라인으로 전송하는 동작을 수행한다.
일반적으로, 디램 등의 반도체 장치는 동일 어드레스가 할당 된 메모리 셀들로 구성된 다수의 뱅크를 포함한다. 이와 같은 구성의 반도체 장치는 각각의 뱅크에 포함된 동일 어드레스의 메모리 셀들의 데이터를 동시에 출력한다. 이를 위해 컬럼 경로 회로는 컬럼어드레스를 디코딩하여 다수의 컬럼선택신호 중 하나를 선택적으로 인에이블시키고, 선택된 컬럼선택신호에 의해 각각의 뱅크에서 선택된 비트라인에 실린 데이터를 동시에 입출력라인으로 전송하는 컬럼동작을 수행한다.
본 발명은 컬럼선택신호를 생성하기 위한 구간신호의 지연량을 조절하는 지연부를 선택적으로 활성화하여 불필요한 전류소모량를 방지할 수 있는 반도체 장치를 제공한다.
이를 위해 본 발명은 제1 및 제2 테스트모드신호의 레벨조합에 따라 설정되는 지연량으로 리드 동작 또는 라이트 동작 시 발생하는 펄스를 포함하는 전치구간신호를 지연하여 구간신호를 생성하는 구간신호생성부 및 상기 구간신호의 펄스가 발생되는 시점에 어드레스를 디코딩하여 내부회로에 포함된 메모리셀에 데이터를 저장하거나 출력하기 위해 선택적으로 인에이블되는 컬럼선택신호를 생성하는 디코더를 포함하는 반도체 장치를 제공한다.
또한, 본 발명은 테스트커맨드의 로직레벨에 따라 순차적으로 인에이블되는 제1 및 제2 테스트모드신호를 생성하는 테스트모드신호생성부, 상기 제1 및 제2 테스트모드신호의 레벨조합에 따라 설정되는 지연량으로 전치구간신호를 지연하여 구간신호를 생성하는 구간신호생성부 및 상기 구간신호의 펄스가 발생되는 시점에 어드레스를 디코딩하여 내부회로에 포함된 메모리셀에 데이터를 저장하거나 출력하기 위해 선택적으로 인에이블되는 컬럼선택신호를 생성하는 디코더를 포함하는 반도체 장치를 제공한다.
또한, 본 발명은 외부에서 입력되는 리드커맨드 또는 라이트커맨드에 응답하여 발생하는 펄스를 포함하는 전치구간신호를 생성하는 전치구간신호생성부, 제1 및 제2 테스트모드신호의 레벨조합에 따라 설정되는 지연량으로 상기 전치구간신호를 지연하여 구간신호를 생성하는 구간신호생성부 및 상기 구간신호의 펄스가 발생되는 시점에 어드레스를 디코딩하여 내부회로에 포함된 메모리셀에 데이터를 저장하거나 출력하기 위해 선택적으로 인에이블되는 컬럼선택신호를 생성하는 디코더를 포함하는 반도체 장치를 제공한다.
또한, 본 발명은 테스트커맨드의 로직레벨에 따라 인에이블되는 제1 및 제2 테스트모드신호를 생성하는 테스트모드신호생성부, 상기 제1 및 제2 테스트모드신호의 레벨조합에 따라 설정되는 지연량으로 전치구간신호를 지연하여 구간신호를 생성하는 구간신호생성부 및 외부에서 입력되는 리드커맨드 또는 라이트커맨드에 응답하여 발생하는 펄스를 포함하는 상기 전치구간신호를 생성하는 전치구간신호생성부를 포함하는 반도체 장치를 제공한다.
본 발명에 의하면 컬럼선택신호를 생성하기 위한 구간신호의 지연량을 조절하는 지연부를 선택적으로 활성화하여 불필요한 전류소모를 방지할 수 있는 효과가 있다.
도 1 은 본 발명의 일 실시예에 따른 반도체 장치의 구성을 도시한 블럭도이다.
도 2 는 도 1에 도시된 반도체 장치에 포함된 테스트모드신호생성부의 동작을 설명하기 위한 표이다.
도 3 은 도 1에 도시된 반도체 장치에 포함된 구간신호생성부의 구성을 도시한 블럭도이다.
도 4 은 도 3에 도시된 구간신호생성부에 포함된 지연신호생성부의 구성을 도시한 블럭도이다.
도 5 는 도 3에 도시된 구간신호생성부에 포함된 선택신호생성부의 동작을 설명하기 위한 표이다.
도 6 은 도 3에 도시된 구간신호생성부에 포함된 멀티플렉서의 구성을 도시한 블럭도이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1 은 본 발명의 일 실시예에 따른 반도체 장치의 구성을 도시한 블럭도이다.
도 1에 도시된 바와 같이 본 발명의 일 실시예에 따른 반도체 장치는 전치구간신호생성부(10), 테스트모드신호생성부(20), 구간신호생성부(30), 디코더(40) 및 내부회로(50)를 포함한다.
전치구간신호생성부(10)는 리드커맨드(RD) 또는 라이트커맨드(WT)가 입력되는 경우 발생하는 펄스를 포함하는 전치구간신호(AYP_PRE)를 생성한다. 여기서, 리드커맨드(RD)는 반도체 장치가 리드 동작에 진입하기 위해 컨트롤러와 같은 외부장치로부터 입력되고, 라이트커맨드(WT)는 반도체 장치가 라이트 동작에 진입하기 위해 컨트롤러와 같은 외부장치로부터 입력되는 신호이다.
테스트모드신호생성부(20)는 제1 및 제2 테스트커맨드(TMCMD<1:2>)의 로직레벨에 따라 순차적으로 인에이블되는 제1 내지 제4 테스트모드신호(TM<1:4>)를 생성한다. 여기서, 제1 및 제2 테스트커맨드(TMCMD<1:2>)는 컬럼선택신호(Yi<1:2N>)를 생성하기 위한 구간신호(AYP)의 지연량을 조절하기 위해 컨트롤러와 같은 외부장치로부터 입력되는 신호이다.
구간신호생성부(30)는 제1 내지 제4 테스트모드신호(TM<1:4>)의 로직레벨에 따라 설정되는 지연량으로 전치구간신호(AYP_PRE)를 지연하여 구간신호(AYP)를 생성한다.
디코더(40)는 구간신호(AYP)의 펄스가 입력되는 시점에 어드레스(ADD<1:N>)를 디코딩하여 선택적으로 인에이블되는 컬럼선택신호(Yi<1:2N>)를 생성한다.
내부회로(50)는 리드 동작에 진입하는 경우 선택적으로 인에이블되는 컬럼선택신호(Yi<1:2N>)에 따라 선택되는 메모리셀의 데이터를 출력하고, 라이트 동작에 진입하는 경우 선택적으로 인에이블되는 컬럼선택신호(Yi<1:2N>)에 따라 선택되는 메모리셀에 데이터를 저장한다.
좀더 구체적으로 도 2를 참고하여 제1 및 제2 테스트커맨드(TMCMD<1:2>)의 로직레벨에 따라 순차적으로 인에이블되는 제1 내지 제4 테스트모드신호(TM<1:4>)를 생성하는 테스트모드신호생성부(20)의 동작을 구체적으로 살펴보면 다음과 같다.
테스트모드신호생성부(20)는 제1 테스트커맨드(TMCMD<1>)가 로직로우레벨 'L'로 입력되고, 제2 테스트커맨드(TMCMD<2>)가 로직로우레벨 'L'로 입력되는 경우 제1 테스트모드신호(TM<1>)를 로직하이레벨 'H'로 생성하고, 제2 테스트모드신호(TM<2>)를 로직로우레벨 'L'로 생성하며, 제3 테스트모드신호(TM<3>)를 로직로우레벨 'L'로 생성하고, 제4 테스트모드신호(TM<4>)를 로직로우레벨 'L'로 생성한다.
테스트모드신호생성부(20)는 제1 테스트커맨드(TMCMD<1>)가 로직하이레벨 'H'로 입력되고, 제2 테스트커맨드(TMCMD<2>)가 로직로우레벨 'L'로 입력되는 경우 제1 테스트모드신호(TM<1>)를 로직하이레벨 'H'로 생성하고, 제2 테스트모드신호(TM<2>)를 로직하이레벨 'H'로 생성하며, 제3 테스트모드신호(TM<3>)를 로직로우레벨 'L'로 생성하고, 제4 테스트모드신호(TM<4>)를 로직로우레벨 'L'로 생성한다.
테스트모드신호생성부(20)는 제1 테스트커맨드(TMCMD<1>)가 로직로우레벨 'L'로 입력되고, 제2 테스트커맨드(TMCMD<2>)가 로직하이레벨 'H'로 입력되는 경우 제1 테스트모드신호(TM<1>)를 로직하이레벨 'H'로 생성하고, 제2 테스트모드신호(TM<2>)를 로직하이레벨 'H'로 생성하며, 제3 테스트모드신호(TM<3>)를 로직하이레벨 'H'로 생성하고, 제4 테스트모드신호(TM<4>)를 로직로우레벨 'L'로 생성한다.
테스트모드신호생성부(20)는 제1 테스트커맨드(TMCMD<1>)가 로직하이레벨 'H'로 입력되고, 제2 테스트커맨드(TMCMD<2>)가 로직하이레벨 'H'로 입력되는 경우 제1 테스트모드신호(TM<1>)를 로직하이레벨 'H'로 생성하고, 제2 테스트모드신호(TM<2>)를 로직하이레벨 'H'로 생성하며, 제3 테스트모드신호(TM<3>)를 로직하이레벨 'H'로 생성하고, 제4 테스트모드신호(TM<4>)를 로직하이레벨 'H'로 생성한다.
좀더 구체적으로 도 3을 참고하여 구간신호생성부(30)의 구성을 구체적으로 살펴보면 다음과 같다.
구간신호생성부(30)는 지연신호생성부(31), 선택신호생성부(32) 및 멀티플렉서(33)를 포함한다.
지연신호생성부(31)는 제1 내지 제4 테스트모드신호(TM<1:4>)의 로직레벨에 따라 설정되는 지연량으로 전치구간신호(AYP_PRE)를 지연하여 제1 내지 제4 지연신호(APD<1:4>)를 생성한다.
선택신호생성부(32)는 제1 및 제2 테스트커맨드(TMCMD<1:2>)의 로직레벨에 따라 선택적으로 인에이블되는 제1 내지 제4 선택신호(SEL<1:4>)를 생성한다.
멀티플렉서(33)는 제1 내지 제4 선택신호(SEL<1:4>)의 로직레벨에 따라 제1 내지 제4 지연신호(APD<1:4>) 중 어느 하나를 구간신호(AYP)로 전달한다.
좀더 구체적으로 도 4를 참고하여 지연신호생성부(31)의 구성을 구체적으로 살펴보면 다음과 같다.
지연신호생성부(31)는 제1 내지 제4 지연부(311 ~ 314)를 포함한다.
제1 지연부(311)는 제1 테스트모드신호(TM<1>)가 로직하이레벨로 인에이블되는 경우 활성화되어 전치구간신호(AYP_PRE)를 래치하고, 래치된 전치구간신호(AYP_PRE)를 지연하여 제1 지연신호(APD<1>)를 생성한다. 즉, 제1 지연신호(APD<1>)의 지연량은 제1 지연부(311)의 지연량인 제1 지연량으로 설정된다.
제2 지연부(312)는 제2 테스트모드신호(TM<2>)가 로직하이레벨로 인에이블되는 경우 활성화되어 제1 지연신호(APD<1>)를 래치하고, 래치된 제1 지연신호(APD<1>)를 지연하여 제2 지연신호(APD<2>)를 생성한다. 즉, 제2 지연신호(APD<2>)의 지연량은 제1 지연부(311) 및 제2 지연부(312)의 지연량의 합인 제2 지연량으로 설정된다.
제3 지연부(313)는 제3 테스트모드신호(TM<3>)가 로직하이레벨로 인에이블되는 경우 활성화되어 제2 지연신호(APD<2>)를 래치하고, 래치된 제2 지연신호(APD<2>)를 지연하여 제3 지연신호(APD<3>)를 생성한다. 즉, 제3 지연신호(APD<3>)의 지연량은 제1 지연부(311), 제2 지연부(312) 및 제3 지연부(313)의 지연량의 합인 제3 지연량으로 설정된다.
제4 지연부(314)는 제4 테스트모드신호(TM<4>)가 로직하이레벨로 인에이블되는 경우 활성화되어 제3 지연신호(APD<3>)를 래치하고, 래치된 제3 지연신호(APD<3>)를 지연하여 제4 지연신호(APD<4>)를 생성한다. 즉, 제4 지연신호(APD<4>)의 지연량은 제1 지연부(311), 제2 지연부(312), 제3 지연부(313) 및 제4 지연부(314)의 지연량의 합인 제4 지연량으로 설정된다.
여기서, 제1 내지 제4 지연부(311 ~ 314)는 실시예에 따라 플립플롭 또는 래치회로를 포함하는 지연회로로 구현될 수 있다.
좀더 구체적으로 도 5를 참고하여 제1 및 제2 테스트커맨드(TMCMD<1:2>)의 로직레벨에 따라 선택적으로 인에이블되는 제1 내지 제4 선택신호(SEL<1:4>)를 생성하는 선택신호생성부(32)의 동작을 구체적으로 살펴보면 다음과 같다.
선택신호생성부(32)는 제1 테스트커맨드(TMCMD<1>)가 로직로우레벨 'L'로 입력되고, 제2 테스트커맨드(TMCMD<2>)가 로직로우레벨 'L'로 입력되는 경우 제1 선택신호(SEL<1>)를 로직하이레벨 'H'로 생성하고, 제2 선택신호(SEL<2>)를 로직로우레벨 'L'로 생성하며, 제3 선택신호(SEL<3>)를 로직로우레벨 'L'로 생성하고, 제4 선택신호(SEL<4>)를 로직로우레벨 'L'로 생성한다.
선택신호생성부(32)는 제1 테스트커맨드(TMCMD<1>)가 로직하이레벨 'H'로 입력되고, 제2 테스트커맨드(TMCMD<2>)가 로직로우레벨 'L'로 입력되는 경우 제1 선택신호(SEL<1>)를 로직로우레벨 'L'로 생성하고, 제2 선택신호(SEL<2>)를 로직하이레벨 'H'로 생성하며, 제3 선택신호(SEL<3>)를 로직로우레벨 'L'로 생성하고, 제4 선택신호(SEL<4>)를 로직로우레벨 'L'로 생성한다.
선택신호생성부(32)는 제1 테스트커맨드(TMCMD<1>)가 로직로우레벨 'L'로 입력되고, 제2 테스트커맨드(TMCMD<2>)가 로직하이레벨 'H'로 입력되는 경우 제1 선택신호(SEL<1>)를 로직로우레벨 'L'로 생성하고, 제2 선택신호(SEL<2>)를 로직로우레벨 'L'로 생성하며, 제3 선택신호(SEL<3>)를 로직하이레벨 'H'로 생성하고, 제4 선택신호(SEL<4>)를 로직로우레벨 'L'로 생성한다.
선택신호생성부(32)는 제1 테스트커맨드(TMCMD<1>)가 로직하이레벨 'H'로 입력되고, 제2 테스트커맨드(TMCMD<2>)가 로직하이레벨 'H'로 입력되는 경우 제1 선택신호(SEL<1>)를 로직로우레벨 'L'로 생성하고, 제2 선택신호(SEL<2>)를 로직로우레벨 'L'로 생성하며, 제3 선택신호(SEL<3>)를 로직로우레벨 'L'로 생성하고, 제4 선택신호(SEL<4>)를 로직하이레벨 'H'로 생성한다.
좀더 구체적으로 도 6을 참고하여 멀티플렉서(33)의 구성을 구체적으로 살펴보면 다음과 같다.
멀티플렉서(33)는 제1 내지 제4 전달부(331 ~ 334)를 포함한다.
제1 전달부(331)는 제1 선택신호(SEL<1>)가 로직하이레벨로 입력되는 경우 제1 전달게이트(TS1)가 턴온되어 제1 지연신호(APD<1>)를 구간신호(AYP)로 전달한다.
제2 전달부(332)는 제2 선택신호(SEL<2>)가 로직하이레벨로 입력되는 경우 제2 전달게이트(TS2)가 턴온되어 제2 지연신호(APD<2>)를 구간신호(AYP)로 전달한다.
제3 전달부(333)는 제3 선택신호(SEL<3>)가 로직하이레벨로 입력되는 경우 제3 전달게이트(TS3)가 턴온되어 제3 지연신호(APD<3>)를 구간신호(AYP)로 전달한다.
제4 전달부(334)는 제4 선택신호(SEL<4>)가 로직하이레벨로 입력되는 경우 제4 전달게이트(TS4)가 턴온되어 제4 지연신호(APD<4>)를 구간신호(AYP)로 전달한다.
이와 같이 구성된 본 실시예의 반도체 장치의 동작을 살펴보되 반도체 장치가 라이트 동작에 진입하고, 컬럼선택신호(Yi<1:2N)를 생성하기 위한 구간신호(AYP)의 지연량이 제2 지연량에서 제1 지연량으로 감소하는 동작과 구간신호(AYP)의 지연량이 제2 지연량에서 제3 지연량으로 증가하는 동작을 나누어 설명하면 다음과 같다.
우선, 컬럼선택신호(Yi<1:2N>)를 생성하기 위한 구간신호(AYP)의 지연량이 제2 지연량인 경우 제1 테스트커맨드(TMCMD<1>)는 로직하이레벨로 입력되고, 제2 테스트커맨드(TMCMD<2>)는 로직로우레벨로 입력된다.
전치구간신호생성부(10)는 라이트커맨드(WT)를 입력 받아 발생하는 펄스를 포함하는 전치구간신호(AYP_PRE)를 생성한다.
테스트모드신호생성부(20)는 로직하이레벨의 제1 테스트커맨드(TMCMD<1>) 및 로직로우레벨의 제2 테스트커맨드(TMCMD<2>)를 입력 받아 제1 테스트모드신호(TM<1>)를 로직하이레벨로 생성하고, 제2 테스트모드신호(TM<2>)를 로직하이레벨로 생성하며, 제3 테스트모드신호(TM<3>)를 로직로우레벨로 생성하고, 제4 테스트모드신호(TM<4>)를 로직로우레벨로 생성한다.
지연신호생성부(31)의 제1 지연부(311)는 로직하이레벨의 제1 테스트모드신호(TM<1>)를 입력 받아 활성화되고, 전치구간신호(AYP_PRE)를 래치하며, 래치된 전치구간신호(AYP_PRE)를 지연하여 제1 지연신호(APD<1>)를 생성한다. 제2 지연부(312)는 로직하이레벨의 제2 테스트모드신호(TM<2>)를 입력 받아 활성화되고, 제1 지연신호(APD<1>)를 래치하며, 래치된 제1 지연신호(APD<1>)를 지연하여 제2 지연신호(APD<2>)를 생성한다. 제3 지연부(313)는 로직로우레벨의 제3 테스트모드신호(TM<3>)를 입력 받아 활성화되지 않는다. 제4 지연부(314)는 로직로우레벨의 제4 테스트모드신호(TM<4>)를 입력 받아 활성화되지 않는다.
선택신호생성부(32)는 로직하이레벨의 제1 테스트커맨드(TMCMD<1>)와 로직로우레벨의 제2 테스트커맨드(TMCMD<2>)를 입력 받아 제1 선택신호(SEL<1>)를 로직로우레벨로 생성하고, 제2 선택신호(SEL<2>)를 로직하이레벨로 생성하며, 제3 선택신호(SEL<3>)를 로직로우레벨로 생성하고, 제4 선택신호(SEL<4>)를 로직로우레벨로 생성한다.
멀티플렉서(33)의 제1 전달부(331)는 로직로우레벨의 제1 선택신호(SEL<1>)를 입력 받아 제1 전달게이트(TS1)가 턴오프되어 제1 지연신호(APD<1>)를 구간신호(AYP)로 전달하지 않는다. 제2 전달부(332)는 로직하이레벨의 제2 선택신호(SEL<2>)를 입력 받아 제2 전달게이트(TS2)가 턴온되어 제2 지연신호(APD<2>)를 구간신호(AYP)로 전달한다. 제3 전달부(333)는 로직로우레벨의 제3 선택신호(SEL<3>)를 입력 받아 제3 전달게이트(TS3)가 턴오프되어 제3 지연신호(APD<3>)를 구간신호(AYP)로 전달하지 않는다. 제4 전달부(334)는 로직로우레벨의 제4 선택신호(SEL<4>)를 입력 받아 제4 전달게이트(TS4)가 턴오프되어 제4 지연신호(APD<4>)를 구간신호(AYP)로 전달하지 않는다. 즉, 구간신호(AYP)의 지연량은 제2 지연신호(APD<2>)의 지연량인 제2 지연량으로 설정된다.
디코더(40)는 구간신호(AYP)의 펄스가 입력되는 시점에 어드레스(ADD<1:N>)를 디코딩하여 선택적으로 인에이블되는 컬럼선택신호(Yi<1:2N>)를 생성한다.
내부회로(50)는 선택적으로 인에이블되는 컬럼선택신호(Yi<1:2N>)에 따라 선택되는 메모리셀에 데이터를 저장한다.
즉, 컬럼선택신호(Yi<1:2N>)를 생성하기 위한 구간신호(AYP)의 지연량은 제1 지연부(311)의 지연량 및 제2 지연부(312)의 지연량의 합인 제2 지연량으로 설정된다. 이때, 제3 지연부(313) 및 제4 지연부(314)는 활성화 되지 않아 불필요한 전류소모를 하지 않는다.
다음으로, 컬럼선택신호(Yi<1:2N>)를 생성하기 위한 구간신호(AYP)의 지연량이 제2 지연량에서 제1 지연량으로 감소하는 경우 제1 테스트커맨드(TMCMD<1>)는 로직로우레벨로 입력되고, 제2 테스트커맨드(TMCMD<2>)는 로직로우레벨로 입력된다.
전치구간신호생성부(10)는 라이트커맨드(WT)를 입력 받아 발생하는 펄스를 포함하는 전치구간신호(AYP_PRE)를 생성한다.
테스트모드신호생성부(20)는 구간신호(AYP)의 지연량을 감소하기 위한 로직로우레벨의 제1 테스트커맨드(TMCMD<1>) 및 로직로우레벨의 제2 테스트커맨드(TMCMD<2>)를 입력 받아 제1 테스트모드신호(TM<1>)를 로직하이레벨로 생성하고, 제2 테스트모드신호(TM<2>)를 로직로우레벨로 생성하며, 제3 테스트모드신호(TM<3>)를 로직로우레벨로 생성하고, 제4 테스트모드신호(TM<4>)를 로직로우레벨로 생성한다.
지연신호생성부(31)의 제1 지연부(311)는 로직하이레벨의 제1 테스트모드신호(TM<1>)를 입력 받아 활성화되고, 전치구간신호(AYP_PRE)를 래치하며, 래치된 전치구간신호(AYP_PRE)를 지연하여 제1 지연신호(APD<1>)를 생성한다. 제2 지연부(312)는 로직로우레벨의 제2 테스트모드신호(TM<2>)를 입력 받아 활성화되지 않는다. 제3 지연부(313)는 로직로우레벨의 제3 테스트모드신호(TM<3>)를 입력 받아 활성화되지 않는다. 제4 지연부(314)는 로직로우레벨의 제4 테스트모드신호(TM<4>)를 입력 받아 활성화되지 않는다.
선택신호생성부(32)는 로직로우레벨의 제1 테스트커맨드(TMCMD<1>)와 로직로우레벨의 제2 테스트커맨드(TMCMD<2>)를 입력 받아 제1 선택신호(SEL<1>)를 로직하이레벨로 생성하고, 제2 선택신호(SEL<2>)를 로직로우레벨로 생성하며, 제3 선택신호(SEL<3>)를 로직로우레벨로 생성하고, 제4 선택신호(SEL<4>)를 로직로우레벨로 생성한다.
멀티플렉서(33)의 제1 전달부(331)는 로직하이레벨의 제1 선택신호(SEL<1>)를 입력 받아 제1 전달게이트(TS1)가 턴온되어 제1 지연신호(APD<1>)를 구간신호(AYP)로 전달한다. 제2 전달부(332)는 로직로우레벨의 제2 선택신호(SEL<2>)를 입력 받아 제2 전달게이트(TS2)가 턴오프되어 제2 지연신호(APD<2>)를 구간신호(AYP)로 전달하지 않는다. 제3 전달부(333)는 로직로우레벨의 제3 선택신호(SEL<3>)를 입력 받아 제3 전달게이트(TS3)가 턴오프되어 제3 지연신호(APD<3>)를 구간신호(AYP)로 전달하지 않는다. 제4 전달부(334)는 로직로우레벨의 제4 선택신호(SEL<4>)를 입력 받아 제4 전달게이트(TS4)가 턴오프되어 제4 지연신호(APD<4>)를 구간신호(AYP)로 전달하지 않는다.
디코더(40)는 구간신호(AYP)의 펄스가 입력되는 시점에 어드레스(ADD<1:N>)를 디코딩하여 선택적으로 인에이블되는 컬럼선택신호(Yi<1:2N>)를 생성한다.
내부회로(50)는 선택적으로 인에이블되는 컬럼선택신호(Yi<1:2N>)에 따라 선택되는 메모리셀에 데이터를 저장한다.
즉, 컬럼선택신호(Yi<1:2N>)를 생성하기 위한 구간신호(AYP)의 지연량은 제1 지연부(311)의 지연량인 제1 지연량으로 설정된다. 따라서, 앞서 설명한 제2 지연량보다 지연량이 감소한다. 이때, 제2 내지 제4 지연부(312 ~ 314)는 활성화 되지 않아 불필요한 전류소모를 하지 않는다.
다음으로, 컬럼선택신호(Yi<1:2N>)를 생성하기 위한 구간신호(AYP)의 지연량이 제2 지연량에서 제3 지연량으로 증가하는 경우 제1 테스트커맨드(TMCMD<1>)는 로직로우레벨이고 제2 테스트커맨드(TMCMD<2>)는 로직하이레벨로 입력된다.
전치구간신호생성부(10)는 라이트커맨드(WT)를 입력 받아 발생하는 펄스를 포함하는 전치구간신호(AYP_PRE)를 생성한다.
테스트모드신호생성부(20)는 구간신호(AYP)의 지연량을 증가하기 위한 로직로우레벨의 제1 테스트커맨드(TM<1>) 및 로직하이레벨의 제2 테스트커맨드(TMCMD<2>)를 입력 받아 제1 테스트모드신호(TM<1>)를 로직하이레벨로 생성하고, 제2 테스트모드신호(TM<2>)를 로직하이레벨로 생성하며, 제3 테스트모드신호(TM<3>)를 로직하이레벨로 생성하고, 제4 테스트모드신호(TM<4>)를 로직로우레벨로 생성한다.
지연신호생성부(31)의 제1 지연부(311)는 로직하이레벨의 제1 테스트모드신호(TM<1>)를 입력 받아 활성화되고, 전치구간신호(AYP_PRE)를 래치하며, 래치된 전치구간신호(AYP_PRE)를 지연하여 제1 지연신호(APD<1>)를 생성한다. 제2 지연부(312)는 로직하이레벨의 제2 테스트모드신호(TM<2>)를 입력 받아 활성화되고, 제1 지연신호(APD<1>)를 래치하며, 래치된 제1 지연신호(APD<1>)를 지연하여 제2 지연신호(APD<2>)를 생성한다. 제3 지연부(313)는 로직하이레벨의 제3 테스트모드신호(TM<3>)를 입력 받아 활성화되고, 제2 지연신호(APD<2>)를 래치하며, 래치된 제2 지연신호(APD<2>)를 지연하여 제3 지연신호(APD<3>)를 생성한다. 제4 지연부(314)는 로직로우레벨의 제4 테스트모드신호(TM<4>)를 입력 받아 활성화되지 않는다.
선택신호생성부(32)는 로직로우레벨의 제1 테스트커맨드(TMCMD<1>)와 로직하이레벨의 제2 테스트커맨드(TMCMD<2>)를 입력 받아 제1 선택신호(SEL<1>)를 로직로우레벨로 생성하고, 제2 선택신호(SEL<2>)를 로직로우레벨로 생성하며, 제3 선택신호(SEL<3>)를 로직하이레벨로 생성하고, 제4 선택신호(SEL<4>)를 로직로우레벨로 생성한다.
멀티플렉서(33)의 제1 전달부(331)는 로직로우레벨의 제1 선택신호(SEL<1>)를 입력 받아 제1 전달게이트(TS1)가 턴오프되어 제1 지연신호(APD<1>)를 구간신호(AYP)로 전달하지 않는다. 제2 전달부(332)는 로직로우레벨의 제2 선택신호(SEL<2>)를 입력 받아 제2 전달게이트(TS2)가 턴오프되어 제2 지연신호(APD<2>)를 구간신호(AYP)로 전달하지 않는다. 제3 전달부(333)는 로직하이레벨의 제3 선택신호(SEL<3>)를 입력 받아 제3 전달게이트(TS3)가 턴온되어 제3 지연신호(APD<3>)를 구간신호(AYP)로 전달한다. 제4 전달부(334)는 로직로우레벨의 제4 선택신호(SEL<4>)를 입력 받아 제4 전달게이트(TS4)가 턴오프되어 제4 지연신호(APD<4>)를 구간신호(AYP)로 전달하지 않는다.
디코더(40)는 구간신호(AYP)의 펄스가 입력되는 시점에 어드레스(ADD<1:N>)를 디코딩하여 선택적으로 인에이블되는 컬럼선택신호(Yi<1:2N>)를 생성한다.
내부회로(50)는 선택적으로 인에이블되는 컬럼선택신호(Yi<1:2N>)에 따라 선택되는 메모리셀에 데이터를 저장한다.
즉, 컬럼선택신호(Yi<1:2N>)를 생성하기 위한 구간신호(AYP)의 지연량은 제1 지연부(311)의 지연량과 제2 지연부(312)의 지연량 및 제3 지연부(314)의 지연량의 합인 제3 지연량으로 설정된다. 따라서, 앞서 설명한 제2 지연량보다 지연량이 증가한다. 이때, 제4 지연부(314)는 활성화 되지 않아 불필요한 전류소모를 하지 않는다.
이와 같이 구성된 본 발명의 일 실시예에 따른 반도체 장치는 컬럼선택신호(Yi<1:2N>)를 생성하기 위한 구간신호(AYP)의 지연량을 조절하는 지연부를 선택적으로 활성화함으로써 불필요한 전류소모를 방지할 수 있다.
10. 전치구간신호생성부 20. 테스트모드신호생성부
30. 구간신호생성부 31. 지연신호생성부
32. 선택신호생성부 33. 멀티플렉서
40. 디코더 50. 내부회로
311. 제1 지연부 312. 제2 지연부
313. 제3 지연부 314. 제4 지연부
331. 제1 전달부 332. 제2 전달부
333. 제3 전달부 334. 제4 전달부

Claims (20)

  1. 제1 및 제2 테스트모드신호의 레벨조합에 따라 설정되는 지연량으로 리드 동작 또는 라이트 동작 시 발생하는 펄스를 포함하는 전치구간신호를 지연하여 구간신호를 생성하는 구간신호생성부; 및
    상기 구간신호의 펄스가 발생되는 시점에 어드레스를 디코딩하여 내부회로에 포함된 메모리셀에 데이터를 저장하거나 출력하기 위해 선택적으로 인에이블되는 컬럼선택신호를 생성하는 디코더를 포함하는 반도체 장치.
  2. 제 1 항에 있어서, 상기 구간신호는 상기 제1 테스트모드신호가 인에이블되는 경우 상기 전치구간신호가 제1 지연량으로 지연되어 생성되는 신호인 반도체 장치.
  3. 제 1 항에 있어서, 상기 구간신호는 상기 제2 테스트모드신호가 인에이블되는 경우 상기 전치구간신호가 제2 지연량으로 지연되어 생성되는 신호인 반도체 장치.
  4. 제 1 항에 있어서, 상기 구간신호생성부는
    상기 제1 및 제2 테스트모드신호의 레벨조합에 따라 설정되는 지연량으로 상기 전치구간신호를 지연하여 제1 및 제2 지연신호를 생성하는 지연신호생성부;
    상기 테스트커맨드의 로직레벨에 따라 선택적으로 인에이블되는 제1 및 제 선택신호를 생성하는 선택신호생성부; 및
    상기 제1 및 제2 선택신호의 레벨조합에 따라 상기 제1 지연신호 및 제2 지연신호 중 어느 하나를 상기 구간신호로 전달하는 멀티플렉서를 포함하는 반도체 장치.
  5. 제 4 항에 있어서, 상기 지연신호생성부는
    상기 제1 테스트모드신호가 인에이블되는 경우 활성화되어 상기 전치구간신호를 래치하고, 래치된 상기 전치구간신호를 지연하여 상기 제1 지연신호를 생성하는 제1 지연부; 및
    상기 제2 테스트모드신호가 인에이블되는 경우 활성화되어 상기 제1 지연신호를 래치하고, 래치된 상기 제1 지연신호를 지연하여 상기 제2 지연신호를 생성하는 제2 지연부를 포함하는 반도체 장치.
  6. 제 4 항에 있어서, 상기 멀티플렉서는
    상기 제1 선택신호가 인에이블되는 경우 상기 제1 지연신호를 상기 구간신호로 전달하는 제1 전달부; 및
    상기 제2 선택신호가 인에이블되는 경우 상기 제2 지연신호를 상기 구간신호로 전달하는 제2 전달부를 포함하는 반도체 장치.
  7. 테스트커맨드의 로직레벨에 따라 순차적으로 인에이블되는 제1 및 제2 테스트모드신호를 생성하는 테스트모드신호생성부;
    상기 제1 및 제2 테스트모드신호의 레벨조합에 따라 설정되는 지연량으로 전치구간신호를 지연하여 구간신호를 생성하는 구간신호생성부; 및
    상기 구간신호의 펄스가 발생되는 시점에 어드레스를 디코딩하여 내부회로에 포함된 메모리셀에 데이터를 저장하거나 출력하기 위해 선택적으로 인에이블되는 컬럼선택신호를 생성하는 디코더를 포함하는 반도체 장치.
  8. 제 7 항에 있어서, 상기 구간신호는 상기 제1 테스트모드신호가 인에이블되는 경우 상기 전치구간신호가 제1 지연량으로 지연되어 생성되는 신호인 반도체 장치.
  9. 제 7 항에 있어서, 상기 구간신호는 상기 제2 테스트모드신호가 인에이블되는 경우 상기 전치구간신호가 제2 지연량으로 지연되어 생성되는 신호인 반도체 장치.
  10. 제 7 항에 있어서, 상기 구간신호생성부는
    상기 제1 및 제2 테스트모드신호의 레벨조합에 따라 설정되는 지연량으로 상기 전치구간신호를 지연하여 제1 및 제2 지연신호를 생성하는 지연신호생성부;
    상기 테스트커맨드의 로직레벨에 따라 선택적으로 인에이블되는 제1 및 제 선택신호를 생성하는 선택신호생성부; 및
    상기 제1 및 제2 선택신호의 레벨조합에 따라 상기 제1 지연신호 및 제2 지연신호 중 어느 하나를 상기 구간신호로 전달하는 멀티플렉서를 포함하는 반도체 장치.
  11. 제 10 항에 있어서, 상기 지연신호생성부는
    상기 제1 테스트모드신호가 인에이블되는 경우 활성화되어 상기 전치구간신호를 래치하고, 래치된 상기 전치구간신호를 지연하여 상기 제1 지연신호를 생성하는 제1 지연부; 및
    상기 제2 테스트모드신호가 인에이블되는 경우 활성화되어 상기 제1 지연신호를 래치하고, 래치된 상기 제1 지연신호를 지연하여 상기 제2 지연신호를 생성하는 제2 지연부를 포함하는 반도체 장치.
  12. 제 10 항에 있어서, 상기 멀티플렉서는
    상기 제1 선택신호가 인에이블되는 경우 상기 제1 지연신호를 상기 구간신호로 전달하는 제1 전달부; 및
    상기 제2 선택신호가 인에이블되는 경우 상기 제2 지연신호를 상기 구간신호로 전달하는 제2 전달부를 포함하는 반도체 장치.
  13. 제 7 항에 있어서,
    외부에서 입력되는 리드커맨드 또는 라이트커맨드에 응답하여 발생하는 펄스를 포함하는 상기 전치구간신호를 생성하는 전치구간신호생성부를 더 포함하는 반도체 장치.
  14. 외부에서 입력되는 리드커맨드 또는 라이트커맨드에 응답하여 발생하는 펄스를 포함하는 전치구간신호를 생성하는 전치구간신호생성부;
    제1 및 제2 테스트모드신호의 레벨조합에 따라 설정되는 지연량으로 상기 전치구간신호를 지연하여 구간신호를 생성하는 구간신호생성부; 및
    상기 구간신호의 펄스가 발생되는 시점에 어드레스를 디코딩하여 내부회로에 포함된 메모리셀에 데이터를 저장하거나 출력하기 위해 선택적으로 인에이블되는 컬럼선택신호를 생성하는 디코더를 포함하는 반도체 장치.
  15. 제 14 항에 있어서, 상기 구간신호는 상기 제1 테스트모드신호가 인에이블되는 경우 상기 전치구간신호가 제1 지연량으로 지연되어 생성되는 신호인 반도체 장치.
  16. 제 14 항에 있어서, 상기 구간신호는 상기 제2 테스트모드신호가 인에이블되는 경우 상기 전치구간신호가 제2 지연량으로 지연되어 생성되는 신호인 반도체 장치.
  17. 제 14 항에 있어서, 상기 구간신호생성부는
    상기 제1 및 제2 테스트모드신호의 레벨조합에 따라 설정되는 지연량으로 상기 전치구간신호를 지연하여 제1 및 제2 지연신호를 생성하는 지연신호생성부;
    상기 테스트커맨드의 로직레벨에 따라 선택적으로 인에이블되는 제1 및 제 선택신호를 생성하는 선택신호생성부; 및
    상기 제1 및 제2 선택신호의 레벨조합에 따라 상기 제1 지연신호 및 제2 지연신호 중 어느 하나를 상기 구간신호로 전달하는 멀티플렉서를 포함하는 반도체 장치.
  18. 제 17 항에 있어서, 상기 지연신호생성부는
    상기 제1 테스트모드신호가 인에이블되는 경우 활성화되어 상기 전치구간신호를 래치하고, 래치된 상기 전치구간신호를 지연하여 상기 제1 지연신호를 생성하는 제1 지연부; 및
    상기 제2 테스트모드신호가 인에이블되는 경우 활성화되어 상기 제1 지연신호를 래치하고, 래치된 상기 제1 지연신호를 지연하여 상기 제2 지연신호를 생성하는 제2 지연부를 포함하는 반도체 장치.
  19. 제 17 항에 있어서, 상기 멀티플렉서는
    상기 제1 선택신호가 인에이블되는 경우 상기 제1 지연신호를 상기 구간신호로 전달하는 제1 전달부; 및
    상기 제2 선택신호가 인에이블되는 경우 상기 제2 지연신호를 상기 구간신호로 전달하는 제2 전달부를 포함하는 반도체 장치.
  20. 테스트커맨드의 로직레벨에 따라 인에이블되는 제1 및 제2 테스트모드신호를 생성하는 테스트모드신호생성부;
    상기 제1 및 제2 테스트모드신호의 레벨조합에 따라 설정되는 지연량으로 전치구간신호를 지연하여 구간신호를 생성하는 구간신호생성부; 및
    외부에서 입력되는 리드커맨드 또는 라이트커맨드에 응답하여 발생하는 펄스를 포함하는 상기 전치구간신호를 생성하는 전치구간신호생성부를 포함하는 반도체 장치.
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