KR20150064452A - 내장형 셀프 테스트 회로 및 이를 포함한 반도체 장치 - Google Patents

내장형 셀프 테스트 회로 및 이를 포함한 반도체 장치 Download PDF

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Abstract

본 기술은 내장형 셀프 테스트 회로에 관한 것으로서, 외부로부터 입력된 커맨드를 저장하기 위한 커맨드 저장부, 상기 커맨드를 순차적으로 상기 커맨드 저장부에 저장하고, 테스트 동작시 상기 커맨드를 순차적으로 출력하도록 제어하기 위한 입출력 제어부, 및 상기 커맨드 저장부로부터 출력된 상기 커맨드를 디코딩하여 테스트 커맨드를 출력하기 위한 커맨드 디코더부가 제공된다.

Description

내장형 셀프 테스트 회로 및 이를 포함한 반도체 장치{BUILT-IN SELF TEST CIRCUIT AND SEMICONDUCTOR DEVICE THE SAME}
본 특허 문헌은 반도체 설계 기술에 관한 것으로, 더욱 구체적으로는 내장형 셀프 테스트 회로 및 이를 포함한 반도체 장치에 관한 것이다.
집적회로 기술이 발전함에 따라 하나의 반도체 장치 내부에 더 많은 소자가 집적되고 다양한 기능의 내부회로들이 추가되고 있다. 반도체 장치 내부의 복잡도가 증가함에 따라서 반도체 장치를 효과적으로 테스트하는 다양한 방법들이 제안되고 있다.
예를 들어 메모리 장치를 외부의 독립형 머신(STAND-ALONE MACHINE) 형태의 테스트 장치가 사용되고 있다. 그러나, 마이크로 프로세서에 관련되어 있는 메모리 장치나 임베디드 메모리(EMBEDDED MEMORY) 장치 등과 같이 메모리에 직접 접근할 수 있는 패드(PAD) 또는 유사 수단이 구비되지 않을 경우에는 독립형 머신(STAND-ALONE MACHINE) 형태의 테스트 장치를 사용하여 테스트할 수가 없다.
이와 같은 문제의 대안으로 내장형 셀프 테스트 회로(Built-In Self Test circuit, BIST)를 반도체 장치에 포함시키는 방식이 등장하였다.
그러나 종래의 내장형 셀프 테스트 회로(BIST)는 모든 커맨드에 대한 테스트가 불가능했다. 즉, 테스트 커버리지(Coverage)가 낮은 문제점이 있었다.
한편, 다양한 어플리케이션 각각은 메모리 장치의 정상동작을 다양하게 검증하고 있는데, 이러한 어플리케이션의 검증 아이템과 메모리 장치를 테스트하기 위한 내장형 셀프 테스트 회로(BIST)의 아이템은 서로 아이템간의 차이가 발생할 수 있다. 따라서 어플리케이션의 불량이 지속적으로 발생할 수 있다.
본 발명의 실시예들이 해결하고자 하는 과제는, 모든 커맨드에 대해 테스트가 가능한 반도체 장치를 제공하고자 한다.
또한, 외부 컨트롤러 없이 모든 커맨드의 시퀀스를 파악하여 다양한 어플리케이션과 동일한 테스트 로직을 구비하는 반도체 장치를 제공하고자 한다.
본 발명의 실시예에 따른 내장형 셀프 테스트 회로는, 외부로부터 입력된 커맨드를 저장하기 위한 커맨드 저장부; 상기 커맨드를 순차적으로 상기 저장부에 저장하고, 테스트 동작시 상기 커맨드를 순차적으로 출력하도록 제어하기 위한 입출력 제어부; 및 상기 커맨드 저장부로부터 출력된 상기 커맨드를 디코딩하여 테스트 커맨드를 출력하기 위한 커맨드 디코더부를 포함하는 내장형 셀프 테스트 회로를 포함할 수 있다.
또한, 본 발명의 실시예에 따른 반도체 장치는, 반도체 메모리를 포함하는 반도체 장치로서,상기 반도체 메모리는 외부로부터 커맨드를 입력받아 내부에 순차적으로 저장하며, 테스트 동작시 상기 커맨드를 순차적으로 출력하기 위한 테스트 회로부; 및 상기 테스트 동작시 상기 테스트 회로부로부터 상기 커맨드를 제공받는 메모리 코어부를 포함할 수 있다.
여기서 상기 테스트 회로부는, 상기 커맨드를 저장하기 위한 커맨드 저장부;
상기 커맨드를 순차적으로 상기 커맨드 저장부에 저장하고, 테스트 동작시 상기 커맨드를 순차적으로 출력하도록 제어하기 위한 입출력 제어부; 및 상기 저장부로부터 출력된 상기 커맨드를 디코딩하여 테스트 커맨드를 출력하기 위한 커맨드 디코더부를 포함할 수 있다.
상기 메모리 코어부는 복수의 슬레이브 칩에 구비되고, 상기 테스트 회로부는 마스터 칩에 구비될 수 있다.
또한, 상기 메모리 코어부는 복수의 슬레이브 칩에 구비되고, 상기 커맨드 저장부 및 커맨드 디코더부는 상기 복수의 슬레이브 칩 중 어느 하나에 구비되며, 상기 입출력 제어부는 마스터 칩에 구비될 수 있다.
상술한 실시예들에 의한 반도체 장치에 의하면, 커맨드를 반도체 장치 내부에 저장하여 테스트 동작시 저장된 커맨드의 제어를 받으므로, 외부 컨트롤러의 제어를 받지 않아도 되므로 소모되는 전류 및 시간을 줄여줄 수 있는 효과를 갖는다.
또한, 컨트롤러로부터 제공된 커맨드를 통해 메모리 셀을 구동할 수 있는 테스트 커맨드를 생성하여 테스트 동작이 이루어지므로 테스트 커버리지가 높은 효과를 갖는다.
도 1은 본 발명의 실시예에 따른 내장형 셀프 테스트 회로를 포함하는 반도체 장치를 도시한 블록 다이어그램이다.
도 2는 도 1에 도시된 본 발명의 실시예에 따른 내장형 셀프 테스트 회로를 상세히 도시한 블록 다이어그램이다.
도 3은 도 2에 도시된 본 발명의 실시예에 따른 입력 제어부 및 커맨드 저장부를 상세히 도시한 블록 다이어그램이다.
도 4는 도 2에 도시된 본 발명의 실시예에 따른 출력 제어부 및 커맨드 저장부를 상세히 도시한 블록 다이어그램이다.
도 5는 본 발명의 실시예에 따른 반도체 장치를 도시한 블록 다이어그램이다.
도 6은 본 발명의 다른 실시예에 따른 반도체 장치를 도시한 블록 다이어그램이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 실시예에 따른 내장형 셀프 테스트 회로를 포함하는 반도체 장치 도시한 블록 다이어그램이다.
도 1을 참조하면, 반도체 장치는 메모리 컨트롤러(1000)와 반도체 메모리(2000)를 포함할 수 있다.
메모리 컨트롤러(1000)는 외부 커맨드(EX_CMD) 및 클럭 신호(CLK)를 반도체 메모리(2000)에 제공한다.
이때 외부 커맨드(EX_CMD)는 CS, RAS, CAS, WE, CKE 등의 커맨드 신호일 수 있다.
반도체 메모리(2000)는 내장형 셀프 테스트 회로(2100)와 메모리 코어부(2200)를 포함하며, 여기서 내장형 셀프 테스트 회로(2100)는 입출력 제어부(2110), 커맨드 저장부(2120), 및 커맨드 디코더부(2130)를 포함할 수 있다.
입출력 제어부(2110)는 메모리 컨트롤러(1000)로부터 클럭 신호(CLK)를 입력받아 외부 커맨드(EX_CMD)를 순차적으로 커맨드 저장부(2120)에 저장하고, 테스트 동작시 내부 커맨드(INT_CMD)를 순차적으로 출력하도록 제어한다.
이때 외부 커맨드(EX_CMD)는 입출력 제어부(2110)로부터 출력된 입력 제어신호(IN_CTRL)에 의해 래치되어 내부 커맨드(INT_CMD)로 변환되어 순차적으로 커맨드 저장부(2120)에 저장된다. 이후, 테스트 동작시 내부 커맨드(INT_CMD)는 출력 제어신호(OUT_CTRL)에 의해 순차적으로 출력된다.
커맨드 디코더부(2130)는 출력 제어신호(OUT_CTRL)에 응답하여 내부 커맨드(INT_CMD)를 디코딩하여 테스트 커맨드(OP_CMD)를 출력한다.
여기서 테스트 커맨드(OP_CMD)는 메모리 코어부(2200)의 실제 구동을 위한 오퍼레이션 커맨드로 액티브(Active), 리드(Read), 라이트(Write), 리프레쉬(refresh), 프리차지(Precharge) 등일 수 있다.
한편, 반도체 메모리(2000)는 초기에 한 번만 메모리 컨트롤러(1000)로부터 외부 커맨드(EX_CMD)를 입력받으며, 커맨드 저장부(2120)에 내부 커맨드(INT_CMD)를 저장하여 테스트 동작 구동시 사용하므로, 저장된 내부 커맨드(INT_CMD)는 지워지지 않아야 한다. 따라서 커맨드 저장부(2120)는 비휘발성 메모리인 플래쉬 메모리(Flash memory)를 사용할 수 있다.
내장형 셀프 테스트 회로(2100)에 대한 구성 및 동작은 도 2에서 상세히 설명될 것이다.
도 2는 도 1에 도시된 본 발명의 실시예에 따른 내장형 셀프 테스트 회로를 상세히 도시한 블록 다이어그램이다.
도 2를 참조하면, 내장형 셀프 테스트 회로(2100)는 입력 제어부(2111) 및 출력 제어부(2112)를 포함하는 입출력 제어부(2110), 커맨드 저장부(2120), 및 커맨드 디코더부(2130)를 포함할 수 있다.
입력 제어부(2111)는 클록 신호(CLK)를 입력받아 외부 커맨드(EX_CMD)를 순차적으로 커맨드 저장부(2120)에 저장하도록 제어하기 위한 복수의 입력 제어신호(IN_CTRL)를 생성한다.
입력 제어부(2111)에 대한 구성 및 동작은 도 3에서 상세히 설명될 것이다.
출력 제어부(2112)는 테스트 동작시 클럭 신호(CLK) 및 출력 인에이블 신호(OUT_EN)에 응답하여 커맨드 저장부(2120)에 저장된 내부 커맨드(INT_CMD)를 순차적으로 출력하도록 제어하기 위한 복수의 출력 제어신호(OUT_CTRL)를 생성한다.
출력 제어부(2112)에 대한 구성 및 동작은 도 4에서 상세히 설명될 것이다.
도 3은 도 2에 도시된 본 발명의 실시예에 따른 입력 제어부 및 커맨드 저장부를 상세히 도시한 블록 다이어그램이다.
도 3을 참조하면, 입력 제어부(2111)는 클럭 버퍼부(2111_1), 클럭 리피터(2111_2), 라이트 커맨드 생성부(2111_3), 라이트 어드레스 생성부(2111_4), 및 딜레이부(2111_5)를 포함할 수 있으며, 커맨드 저장부(2120)는 커맨드 래치부(2121), 먹스부(2122), 및 저장부(2123)를 포함할 수 있다.
여기서 커맨드 저장부(2120)의 구성요소는 입력 제어부(2111)에 의해 외부 커맨드(EX_CMD)를 저장하기 위해 필요한 구성만 도시하였으며, 출력을 위해 필요한 구성은 도 4에서 상세히 설명될 것이다.
클럭 버퍼부(2111_1)는 클럭 신호(CLK)를 버퍼링하여 출력(CLK_RPT)한다. 버퍼링 된 클럭 신호(CLK_RPT)는 커맨드 래치부(2121)의 제어신호로 입력된다.
커맨드 래치부(2121)는 외부 커맨드(EX_CMD)를 입력받아 버퍼링 된 클럭 신호(CLK_RPT)에 동기화하여 래치하여 내부 커맨드(INT_CMD)를 출력한다.
클럭 리피터(2111_2)는 버퍼링 된 클럭 신호(CLK_RPT)의 레벨을 보상하여 내부 클럭 신호(INT_CLK)를 생성한다.
라이트 커맨드 생성부(2111_3)는 내부 클럭 신호(INT_CLK)에 응답하여 래치된 내부 커맨드(INT_CMD)를 먹스부(2122)에 저장하도록 제어하기 위한 내부 라이트 커맨드(WT_CMD)를 생성한다. 내부 라이트 커맨드(WT_CMD)는 내부 클럭 신호(INT_CLK)의 매 라이징 에지에서 생성된다.
먹스부(2122)는 커맨드 래치부(2121)로부터 출력된 내부 커맨드(INT_CMD)를 내부 라이트 커맨드 신호(WT_CMD)에 동기화하여 출력한다. 이때 출력되는 내부 커맨드(INT_CMD)는 글로벌 라인(Global line)에 실려 출력된다.
라이트 어드레스 생성부(2111_4)는 내부 클럭 신호(INT_CLK)에 응답하여 내부 커맨드(INT_CMD)의 저장 위치를 지정하기 위한 복수의 라이트 어드레스 신호(WT_ROW_ADD, WT_COLUMN_ADD, WT_BANK_ADD)를 생성한다. 생성된 복수의 라이트 어드레스 신호(WT_ROW_ADD, WT_COLUMN_ADD, WT_BANK_ADD)는 저장부(2123)의 제어신호로 입력된다.
이때 내부 클럭 신호(INT_CLK)의 매 라이징 에지에서 어드레스 증가 신호를 생성하는데, 로우 어드레스(WT_ROW_ADD), 컬럼 어드레스(WT_COLUMN_ADD), 및 뱅크 어드레스(WT_BANK_ADD) 순으로 생성하여 내부 커맨드(INT_CMD)가 저장될 위치를 지정할 수 있다.
딜레이부(2111_5)는 내부 라이트 커맨드 신호(WT_CMD)를 일정 시간 딜레이 시켜 딜레이 된 내부 라이트 커맨드 신호(WT_CMD_DLY)를 출력한다. 딜레이 된 내부 라이트 커맨드 신호(WT_CMD_DLY)는 내부 커맨드(INT_CMD)를 저장부(2123)에 저장하도록 제어한다.
저장부(2123)는 먹스부(2122)로부터 출력된 내부 커맨드(INT_CMD)를 딜레이 된 내부 라이트 커맨드 신호(WT_CMD_DLY)에 동기화하여 로우 어드레스(WT_ROW_ADD), 컬럼 어드레스(WT_COLUMN_ADD), 및 뱅크 어드레스(WT_BANK_ADD)에 의해 지정된 위치에 순차적으로 저장한다.
여기서 저장부(2123)는 비휘발성 메모리인 플래쉬 메모리를 사용할 수 있다.
한편, 입력 제어부(2111)로부터 출력되는 버퍼링 된 클럭 신호(CLK_RPT), 내부 라이트 커맨드(WT_CMD), 딜레이 된 내부 라이트 커맨드(WT_CMD_DLY), 및 복수의 라이트 어드레스 신호(WT_ROW_ADD, WT_COLUMN_ADD, WT_BANK_ADD)는 도 1 및 도 2에 도시된 복수의 입력 제어 신호(IN_CTRL)일 수 있다.
도 4는 도 2에 도시된 본 발명의 실시예에 따른 출력 제어부 및 커맨드 저장부를 상세히 도시한 블록 다이어그램이다.
도 4를 참조하면, 출력 제어부(2112)는 리드 커맨드 생성부(2112_1), 및 리드 어드레스 생성부(2112_2)를 포함할 수 있으며, 커맨드 저장부(2120)는 저장부(2123), 및 커맨드 먹스부(2124)를 포함할 수 있다.
여기서 커맨드 저장부(2120)의 구성요소는 출력 제어부(2112)에 의해 내부 커맨드(INT_CMD)를 출력하기 위해 필요한 구성만 도시하였으며, 입력을 위해 필요한 구성은 상기 도 3에서 상세히 설명되었다.
리드 커맨드 생성부(2112_1)는 버퍼링 된 클럭 신호(CLK_RPT) 및 출력 인에이블 신호(OUT_EN)에 응답하여 저장부(2123)에 저장된 내부 커맨드(INT_CMD)를 출력하도록 제어하기 위한 내부 리드 커맨드 신호(RD_CMD)를 생성한다. 여기서 버퍼링 된 클럭 신호(CLK_RPT)는 입력 제어부(2111)의 구성 요소 중 클럭 버퍼부(2111_1)를 통해 출력된 신호이며, 출력 인에이블 신호(OUT_EN)는 테스트 동작시 활성화되어 내부 커맨드(INT_CMD)를 출력하도록 제어한다.
리드 어드레스 생성부(2112_2)는 버퍼링 된 클럭 신호(CLK_RPT) 및 출력 인에이블 신호(OUT_EN)에 응답하여 내부 커맨드(INT_CMD)가 저장된 위치를 지정하기 위한 복수의 리드 어드레스 신호(RD_ROW_ADD, RD_COLUMN_ADD, RD_BANK_ADD)를 생성한다. 생성된 복수의 리드 어드레스 신호(RD_ROW_ADD, RD_COLUMN_ADD, RD_BANK_ADD)는 저장부(2123)의 제어신호로 입력된다.
이때 버퍼링 된 클럭 신호(CLK_RPT)의 매 라이징 에지에서 어드레스 증가 신호를 생성하는데, 로우 어드레스(RD_ROW_ADD), 컬럼 어드레스(RD_COLUMN_ADD), 및 뱅크 어드레스(RD_BANK_ADD) 순으로 생성하여 내부 커맨드(INT_CMD)가 저장된 위치를 지정하여 순차적으로 출력될 수 있도록 제어한다.
따라서 저장부(2123)에 저장된 내부 커맨드(INT_CMD)는 내부 리드 커맨드 신호(RD_CMD)에 동기화되어 복수의 리드 어드레스 신호(RD_ROW_ADD, RD_COLUMN_ADD, RD_BANK_ADD)에 따라서 순차적으로 출력된다. 여기서 저장부(2123)로부터 출력되는 내부 커맨드(INT_CMD)는 글로벌 라인에 실려서 출력될 수 있다.
한편, 출력 제어부(2112)는 제1 딜레이부(2112_3), 및 제2 딜레이부(2112_4)를 더 포함할 수 있다.
제1 딜레이부(2112_3)는 리드 커맨드 생성부(2112_1)로부터 출력된 내부 리드 커맨드 신호(RD_CMD)를 일정 시간 딜레이 시켜 커맨드 먹스부(2124)를 제어하고, 제2 딜레이부(2112_4)는 제1 딜레이부(2112_3)을 통해 딜레이 된 리드 커맨드 신호(RD_CMD_DLY)를 일정 시간 더 딜레이 시켜 커맨드 디코더부(2130)를 제어할 수 있다.
커맨드 먹스부(2124)는 저장부(2123)로부터 출력된 내부 커맨드(INT_CMD)를 딜레이 된 내부 리드 커맨드 신호(RD_CMD_DLY)에 동기화하여 출력한다.
커맨드 디코더부(2130)는 제2 딜레이부(2112_4)를 통해 딜레이 된 리드 커맨드 신호(RD_CMD_DLY2)에 응답하여 커맨드 먹스부(2124)로부터 출력된 내부 커맨드(INT_CMD)를 디코딩하여 테스트 커맨드(OP_CMD)를 출력한다.
여기서 테스트 커맨드(OP_CMD)는 도 1에 도시된 메모리 코어부(2200)의 실제 구동을 위한 오퍼레이션 커맨드로 액티브(Active), 리드(Read), 라이트(Write), 리프레쉬(refresh), 프리차지(Precharge) 등일 수 있다.
한편, 출력 제어부(2112)로부터 출력되는 내부 리드 커맨드(RD_CMD), 복수의 리드 어드레스 신호(RD_ROW_ADD, RD_COLUMN_ADD, RD_BANK_ADD), 및 딜레이 된 제1 및 제2 내부 리드 커맨드 신호(RD_CMD_DLY, RD_CMD_DLY2)는 도 1 및 도 2에 도시된 출력 제어신호(OUT_CTRL)일 수 있다.
도 1 내지 도 4를 참조하면, 외부 커맨드(EX_CMD)를 반도체 메모리(2000) 내의 커맨드 저장부(2120)에 순차적으로 저장하고, 테스트 동작시 순차적으로 출력하여 사용한다.
따라서 외부 디바이스, 즉, 메모리 컨트롤러(1000)의 제어를 받지 않고 반도체 메모리(2000) 내 메모리 코어부(2200)의 메모리 셀 어레이들을 구동하는 것이 가능하다. 또한, 메모리 컨트롤러(1000)로부터 제공된 모든 커맨드에 대한 테스트가 가능하다. 즉, 테스트 커버리지를 높일 수 있다.
또한, 커맨드 저장부(2120)에 저장된 내부 커맨드(INT_CMD)를 출력하여 커맨드 시퀀스를 파악할 수 있으며, 이로 인해 다양한 어플리케이션과 동일한 테스트 로직을 구성할 수 있다.
도 5는 본 발명의 실시예에 따른 반도체 장치를 도시한 블록 다이어그램이다.
도 5를 참조하면, 반도체 장치는 마스터 칩(510) 및 복수의 슬레이브 칩(520)을 포함할 수 있다.
마스터 칩(510)은 외부 커맨드(EX_CMD)를 입력받아 내부에 순차적으로 저장하며, 테스트 동작시 복수의 슬레이브 칩(520)을 구동하기 위한 테스트 커맨드(OP_CMD)를 순차적으로 출력한다.
마스터 칩(510)은 입출력 제어부(511), 커맨드 저장부(512), 및 커맨드 디코더부(513)를 포함할 수 있다.
입출력 제어부(511)는 외부 커맨드(EX_CMD)를 순차적으로 커맨드 저장부(512)에 저장하고, 테스트 동작시 커맨드 저장부(512)에 저장된 내부 커맨드(INT_CMD)를 순차적으로 출력하도록 제어한다. 이때, 내부 커맨드(INT_CMD)의 입/출력을 제어하기 위한 입력 제어신호(IN_CTRL) 및 출력 제어신호(OUT_CTRL)를 출력한다.
커맨드 디코더부(513)는 출력 제어신호(OUT_CTRL)에 응답하여 내부 커맨드(INT_CMD)를 디코딩하여 테스트 커맨드(OP_CMD)를 출력한다.
여기서 테스트 커맨드(OP_CMD)는 메모리 코어부(2200)의 실제 구동을 위한 오퍼레이션 커맨드로 액티브(Active), 리드(Read), 라이트(Write), 리프레쉬(refresh), 프리차지(Precharge) 등일 수 있다.
또한, 도 5에 도시된 마스터 칩(510)에는 도 1 내지 도 4에 도시된 내장형 셀프 테스트 회로(2100)가 구비될 수 있고, 복수의 슬레이브 칩(520)에는 도 1에 도시된 메모리 코어부(2200)가 구비될 수 있으며, 그 구성 및 동작이 동일하다.
한편, 반도체 장치는 마스터 칩(510) 및 복수의 슬레이브 칩(520)을 관통하여 전기적으로 연결하는 관통 전극(530)을 더 포함할 수 있다.
이때 마스터 칩(520)으로부터 출력된 테스트 커맨드(OP_CMD)는 관통 전극(530)을 통해 복수의 슬레이브 칩(520)으로 전달될 수 있다.
도 6은 본 발명의 다른 실시예에 따른 반도체 장치를 도시한 블록 다이어그램이다.
도 6을 참조하면, 반도체 장치는 마스터 칩(610) 및 복수의 슬레이브 칩을 포함하는 슬레이브 블록(620)을 포함할 수 있다.
마스터 칩(610)은 입출력 제어부(611)를 포함할 수 있고, 복수의 슬레이브 칩 중 어느 한 칩(621)은 커맨드 저장부(621_1) 및 커맨드 디코더(621_2)를 포함할 수 있다.
입출력 제어부(611)를 포함한 마스터 칩(610)은 외부 커맨드(EX_CMD)를 순차적으로 저장하고, 출력하도록 제어하기 위한 입/출력 제어신호(CTRL)를 생성한다.
복수의 슬레이브 칩 중 어느 한 칩(621)은 입/출력 제어신호(CTRL)에 의해 외부 커맨드(EX_CMD)를 커맨드 저장부(621_1)에 저장하고, 테스트 동작시 커맨드 디코더부(621_2)를 통해 저장된 내부 커맨드(INT_CMD)를 디코딩하여 테스트 커맨드(OP_CMD)를 출력한다.
나머지 복수의 슬레이브 칩(622)은 도 1에 도시된 메모리 코어부(2200)를 구비하고 있으며, 테스트 동작시 테스트 커맨드(OP_CMD)를 입력 받아 구동할 수 있다.
한편, 반도체 장치는 마스터 칩(620)과 외부 커맨드(EX_CMD)가 저장된 슬레이브 칩(621)을 각각 관통하여 전기적으로 연결하는 관통 전극(630)을 더 포함할 수 있다.
이때 마스터 칩(520)으로부터 출력된 입/출력 제어신호(CTRL)는 관통 전극(630)을 통해 슬레이브 칩(621)으로 전달될 수 있다.
한편, 도 6에서는 동작 설명의 편의를 위해 관통 전극(630)이 마스터 칩(610)과 하나의 슬레이브 칩(621)을 연결하고 있지만, 나머지 복수의 슬레이브 칩(622) 각각은 관통 전극(630)으로 연결될 수 있다. 따라서, 테스트 커맨드(OP_CMD) 또한 관통 전극(630)을 통해 복수의 슬레이브 칩(622)으로 전달될 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
1000 : 메모리 컨트롤러 2000 : 반도체 메모리
2100 : 내장형 셀프 테스트 회로 2200 : 메모리 코어부
2110 : 입출력 제어부 2120 : 커맨드 저장부
2130 : 커맨드 디코더부

Claims (20)

  1. 외부로부터 입력된 커맨드를 저장하기 위한 커맨드 저장부;
    상기 커맨드를 순차적으로 상기 커맨드 저장부에 저장하고, 테스트 동작시 상기 커맨드를 순차적으로 출력하도록 제어하기 위한 입출력 제어부; 및
    상기 커맨드 저장부로부터 출력된 상기 커맨드를 디코딩하여 테스트 커맨드를 출력하기 위한 커맨드 디코더부
    를 포함하는 내장형 셀프 테스트 회로.
  2. 제1항에 있어서,
    상기 커맨드 저장부는 플래쉬 메모리인 내장형 셀프 테스트 회로.
  3. 제1항에 있어서,
    상기 입출력 제어부는,
    클록 신호에 응답하여 상기 커맨드를 순차적으로 상기 커맨드 저장부에 저장하도록 제어하기 위한 복수의 입력 제어신호를 출력하는 입력 제어부; 및
    상기 테스트 동작시 상기 클럭 신호 및 출력 인에이블 신호에 응답하여 상기 커맨드를 순차적으로 출력하도록 제어하기 위한 복수의 출력 제어신호를 출력하는 출력 제어부
    를 포함하는 내장형 셀프 테스트 회로.
  4. 제3항에 있어서,
    상기 입력 제어신호는,
    상기 커맨드를 상기 커맨드 저장부에 저장하도록 제어하는 내부 라이트 커맨드 신호; 및
    상기 커맨드가 순차적으로 저장될 위치를 지정하는 복수의 라이트 어드레스 신호
    를 포함하고,
    상기 출력 제어신호는,
    상기 커맨드 저장부로부터 상기 커맨드를 출력하도록 제어하는 내부 리드 커맨드 신호; 및
    상기 커맨드가 순차적으로 저장된 위치를 지정하는 복수의 리드 어드레스 신호
    를 포함하는 내장형 셀프 테스트 회로.
  5. 제4항에 있어서,
    상기 커맨드 저장부는,
    상기 커맨드를 상기 클럭 신호의 버퍼링 신호에 동기화하여 래치하기 위한 커맨드 래치부;
    상기 래치부로부터 출력된 상기 커맨드를 상기 내부 라이트 커맨드 신호에 동기화하여 출력하기 위한 먹스부;
    상기 먹스부로부터 출력된 상기 커맨드를 내부 라이트 커맨드 신호 및 상기 복수의 라이트 어드레스 신호에 의해 제어되어 순차적으로 저장하고, 상기 내부 리드 커맨드 신호 및 상기 복수의 리드 어드레스신호에 의해 제어되어 상기 커맨드를 순차적으로 출력하기 위한 저장부;및
    상기 저장부로부터 출력된 상기 커맨드를 상기 리드 커맨드 신호에 동기화하여 출력하기 위한 커맨드 먹스부
    를 포함하는 내장형 셀프 테스트 회로.
  6. 제5항에 있어서,
    상기 입력 제어부는,
    상기 클럭 신호를 버퍼링하기 위한 클럭 버퍼부;
    상기 클럭 버퍼부로부터 출력된 클럭 신호의 레벨을 보상하여 내부 클럭 신호를 생성하기 위한 클럭 리피터;
    상기 내부 클럭 신호에 응답하여 상기 커맨드를 상기 저장부에 저장하도록 제어하기 위한 상기 라이트 커맨드를 생성하는 라이트 커맨드 생성부; 및
    상기 내부 클럭 신호에 응답하여 상기 커맨드의 저장 위치를 지정하기 위한 상기 복수의 라이트 어드레스 신호를 생성하는 라이트 어드레스 생성부
    를 포함하는 내장형 셀프 테스트 회로.
  7. 제6항에 있어서,
    상기 입력 제어부는,
    상기 라이트 커맨드 신호를 일정 시간 딜레이 시켜 상기 저장부를 제어하기 위한 딜레이부를 더 포함하는 내장형 셀프 테스트 회로.
  8. 제6항에 있어서,
    상기 출력 제어부는,
    상기 클럭 버퍼부로부터 출력된 클럭 신호 및 출력 인에이블 신호에 응답하여 상기 커맨드 저장부에 저장된 상기 커맨드를 출력하기 위한 상기 리드 커맨드 신호를 생성하는 리드 커맨드 생성부; 및
    상기 클럭 버퍼부로부터 출력된 클럭 신호 및 상기 출력 인에이블 신호에 응답하여 상기 커맨드가 저장된 위치를 지정하기 위한 복수의 상기 복수의 리드 어드레스 신호를 생성하는 리드 어드레스 생성부
    를 포함하는 내장형 셀프 테스트 회로.
  9. 제8항에 있어서,
    상기 출력 제어부는,
    상기 리드 커맨드를 일정 시간 딜레이 시켜 상키 커맨드 먹스부를 제어하기 위한 제1 딜레이부; 및
    상기 제1 딜레이부로부터 출력된 상기 리드 커맨드를 일정 시간 딜레이 시켜 상기 커맨드 디코더부를 제어하기 위한 제2 딜레이부
    를 더 포함하는 내장형 셀프 테스트 회로.
  10. 제1항에 있어서,
    상기 외부 디바이스는 메모리 컨트롤러인 내장형 셀프 테스트 회로.
  11. 제10항에 있어서,
    상기 외부 디바이스는 메모리 컨트롤러인 내장형 셀프 테스트 회로.
  12. 반도체 메모리를 포함하는 반도체 장치로서,
    상기 반도체 메모리는
    외부로부터 커맨드를 입력받아 내부에 순차적으로 저장하며, 테스트 동작시 상기 커맨드를 순차적으로 출력하기 위한 테스트 회로부; 및
    상기 테스트 동작시 상기 테스트 회로부로부터 상기 커맨드를 제공받는 메모리 코어부
    를 포함하는 반도체 장치.
  13. 제12항에 있어서,
    상기 테스트 회로부는,
    상기 커맨드를 저장하기 위한 커맨드 저장부;
    상기 커맨드를 순차적으로 상기 커맨드 저장부에 저장하고, 테스트 동작시 상기 커맨드를 순차적으로 출력하도록 제어하기 위한 입출력 제어부; 및
    상기 저장부로부터 출력된 상기 커맨드를 디코딩하여 테스트 커맨드를 출력하기 위한 커맨드 디코더부
    를 포함하는 반도체 장치.
  14. 제13항에 있어서,
    상기 메모리 코어부는 복수의 슬레이브 칩에 구비되고,
    상기 테스트 회로부는 마스터 칩에 구비되는 반도체 장치.
  15. 제14항에 있어서,
    상기 반도체 메모리는,
    상기 마스터 칩 및 상기 복수의 슬레이브 칩을 각각 관통하여 전기적으로 연결하는 관통 전극을 더 포함하는 반도체 장치.
  16. 제15항에 있어서,
    상기 테스트 커맨드는 상기 관통 전극을 통해 상기 복수의 슬레이브 칩으로 전달되는 반도체 장치.
  17. 제13항에 있어서,
    상기 메모리 코어부는 복수의 슬레이브 칩에 구비되고,
    상기 커맨드 저장부 및 커맨드 디코더부는 상기 복수의 슬레이브 칩 중 어느 하나에 구비되며, 상기 입출력 제어부는 마스터 칩에 구비되는 반도체 장치.
  18. 제17항에 있어서,
    상기 반도체 메모리는,
    상기 마스터 칩 및 슬레이브 칩을 관통하여 전기적으로 연결하는 관통 전극을 더 포함하는 반도체 장치.
  19. 제18항에 있어서,
    상기 커맨드 저장부를 제어하기 위한 입출력 제어신호는 상기 관통 전극으로 전달되는 반도체 장치.
  20. 제12항에 있어서,
    상기 반도체 메모리를 제어하기 위한 메모리 컨트롤러를 더 포함하고,
    상기 메모리 컨트롤러는 상기 커맨드를 상기 반도체 메모리에 제공하는 반도체 장치.
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