TW201447330A - 半導體裝置 - Google Patents

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semiconductor device
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Yuki Hosoe
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Ps4 Luxco Sarl
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Abstract

〔課題〕在半導體裝置中，藉由測試模式用的電路，抑止一般模式的動作速度下降。〔解決手段〕半導體裝置，是藉由主字元驅動器、副字元驅動器及FX驅動器(FXD)來選擇副字元線。主字元驅動器選擇一個以上的主字元線，FX驅動器(FXD)藉由FX Select信號使副字元驅動器選擇性活性化。隨著該些驅動器的選擇，副字元驅動器會選擇副字元線。主字元驅動器及FX驅動器(FXD)，是藉由從控制電路被供給的列允許信號(RE)使其活性化。直接對FX驅動器(FXD)，供給時脈信號(TCLK)。在測試模式中，FX驅動器(FXD)，與該時脈信號(TCLK)同步，控制FX Select信號。

Description

半導體裝置
本發明是有關一種半導體裝置，特別是有關一種可切換測試模式與一般模式的半導體裝置。
在半導體裝置之代表例的DRAM(Dynamic Random Access Memory：動態隨機存取記憶體)中，字元線一般而言是在主字元線及副字元線被階層化。在一條主字元線對應複數條副字元線，藉由主字元線及副字元線各自的選擇組合決定存取目地。
DRAM除了一般模式之外，也有很多測試模式。測試模式，是為了在DRAM出貨前進行動作確認的模式。測試模式中，為了縮短測試時間，也會讓複數條副字元線同時活性化(參照專利文獻1、2)。
〔先行技術文獻〕 〔專利文獻〕
〔專利文獻1〕日本特開平第11-135748號公報
〔專利文獻2〕日本特開平第9-64295號公報
關於副字元線之選擇的主字元驅動器和FX驅動器，雖是藉由從既定的控制電路被傳送的控制信號使其活性化，但一般模式與測試模式中，該些驅動器的控制方法並不相同。因此，控制電路需要有搭載用來生成測試模式用的控制信號的邏輯(邏輯電路)。本發明思及到藉由搭載該測試用的邏輯，就有可能在一般模式的控制信號產生動作延遲。
有關本發明的半導體裝置，具備：分別連接複數個記憶胞的複數條副字元線；和藉由將位址信號進行解碼，選擇分別對應於複數個副字元線的複數個解碼信號之一個以上的解碼電路；和應答允許信號，讓複數個解碼信號之中，對應於既定的邏輯位準的解碼信號的副位元線活性化的驅動電路；解碼電路，在測試信號活性化的情形下，讓已選擇的解碼信號的邏輯位準周期性變化。
藉由本發明，會變得很容易抑制具備一般模式與測試模式的半導體裝置的動作延遲。
10‧‧‧半導體裝置
11‧‧‧記憶胞陣列
12‧‧‧列解碼器
13‧‧‧行解碼器
14‧‧‧模式暫存器
15‧‧‧FIFO電路
16‧‧‧輸出入電路
31‧‧‧位址輸入電路
32‧‧‧位址閂鎖電路
33‧‧‧指令輸入電路
34‧‧‧指令解碼電路
35‧‧‧更新控制電路
36‧‧‧時脈輸入電路
37‧‧‧時序產生器
38‧‧‧內部電源產生電路
100‧‧‧DLL電路
120‧‧‧測試模式電路
122‧‧‧控制電路
124‧‧‧測試模式電路
141‧‧‧解碼電路
142‧‧‧驅動電路
151‧‧‧解碼電路
152‧‧‧驅動電路
BL‧‧‧位元線
SWL‧‧‧副字元線
MC‧‧‧記憶胞
MAT‧‧‧記憶排
IACT‧‧‧啟動信號
RE‧‧‧列允許信號
SWD‧‧‧副字元驅動器
MWD‧‧‧主字元驅動器
FXD‧‧‧FX驅動器
FX‧‧‧副字元選擇信號
TCLK‧‧‧時脈信號
第1圖是表示半導體裝置的全體構成的方塊圖。
第2圖是為了說明記憶胞陣列之構造的模式圖。
第3圖是表示主字元驅動器、FX驅動器及副字元驅動器之關係的電路圖。
第4圖是表示主字元驅動器、FX驅動器及副字元驅動器之關係的模式圖。
第5圖是比較例的FX驅動器之功能方塊圖。
第6圖是比較例的FX驅動器之解碼電路的電路圖。
第7圖是比較例的主字元驅動器之解碼電路的電路圖。
第8圖是在比較例的測試模式中，當複數個副字元線同時活性化時的時序圖。
第9圖是比較例之控制電路的電路圖。
第10圖是比較例的測試模式的控制電路的動作時序圖。
第11圖是本實施形態的FX驅動器之功能方塊圖。
第12圖是本實施形態之控制電路的電路圖。
第13圖是本實施形態的FX驅動器之解碼電路的電路圖。
第14圖是本實施形態的測試模式的控制電路的動作時序圖。
以下，一面參照所附圖面、一面針對本發明之最佳實施形態做詳細說明。
第1圖是表示本發明之最佳實施形態的半導體裝置10之全體構成的方塊圖。
本實施形態的半導體裝置10是集積在單一的半導體晶片的DRAM，具有記憶胞陣列11。記憶胞陣列11具備：複數個副字元線SWL與複數個位元線BL，具有在該些交點配置著記憶胞MC的構成。副字元線SWL的選擇是藉由列解碼器12進行，位元線BL的選擇是藉由行解碼器13進行。
如第1圖所示，在半導體裝置10設有作為外部端子的位址端子21、指令端子22、時脈端子23、資料端子24及電源端子25。
位址端子21，是從外部輸入位址信號ADD的端子。輸入到位址端子21的位址信號ADD，是經由位址輸入電路31供給到位址閂鎖電路32，閂鎖在位址閂鎖電路32。閂鎖在位址閂鎖電路32的位址信號ADD，是供給到列解碼器12、行解碼器13或模式暫存器14。模式暫存器14，是設定表示半導體裝置10之動作模式的參數的電路。
指令端子22，是從外部輸入指令信號CMD的端子。指令信號CMD是由：列位址選通信號/RAS、行 位址選通信號/CAS、寫入允許信號/WE等的複數個信號所成。在此，在信號名稱的前頭附上斜線(/)，是為所對應的信號的反轉信號，或該信號為低啟動等的信號之意。輸入到指令端子22的指令信號CMD，是經由指令輸入電路33供給到指令解碼電路34。指令解碼電路34，是藉由將指令信號CMD進行解碼而生成各種內部指令的電路。作為內部指令，有：啟動信號IACT、行信號ICOL、更新信號IREF、模式暫存設定信號MRS等。
啟動信號IACT，是在表示指令信號CMD為列存取(啟動指令)的情形下被活性化的信號。一旦啟動信號IACT產生活性化，閂鎖在位址閂鎖電路32的位址信號ADD就會供給到列解碼器12。藉此，選擇藉由該位址信號ADD指定的副字元線SWL。
行信號ICOL，是在表示指令信號CMD為行存取(讀出指令或寫入指令)的情形下被活性化的信號。一旦內部行信號ICOL產生活性化，閂鎖在位址閂鎖電路32的位址信號ADD會供給到行解碼器13。藉此，選擇藉由該位址信號ADD指定的位元線BL。
因而，啟動指令及寫入指令按此順序輸入，並且與該些同步而輸入列位址及行位址的話，讀出資料會從藉由該些列位址及行位址而指定的記憶胞MC被讀出。讀出資料DQ，經由FIFO電路15及輸出入電路16，從資料端子24輸出到外部。一方面，啟動指令及寫入指令按此順序輸入，並且與該些同步而輸入列位址及行位址，然 後，若將寫入資料DQ輸入到資料端子24的話，寫入資料DQ會經由輸出入電路16及FIFO電路15供給到記憶胞陣列11，寫入到藉由列位址及行位址所指定的記憶胞MC。FIFO電路15及輸出入電路16的動作，與內部時脈信號LCLK同步進行。內部時脈信號LCLK，藉由DLL電路100生成。
更新信號IREF，是在表示指令信號CMD為更新指令的情形下被活性化的信號。一旦更新信號IREF活性化，即藉由更新控制電路35進行列存取，選擇既定的副字元線SWL。藉此，連接在已選擇的副字元線SWL的複數個記憶胞MC會被更新。副字元線SWL的選擇，是藉由包含在更新控制電路35之圖未表示的更新計時器進行。
模式暫存設定信號MRS，是在表示指令信號CMD為模式暫存指令的情形下被活性化的信號。因而，輸入模式暫存設定指令，並且與此同步從位址端子21輸入模式信號的話，就能重寫模式暫存器14的設定值。
時脈端子23，是輸入外部時脈信號CK、/CK的端子。外部時脈信號CK與外部時脈信號/CK是相補的信號，皆供給到時脈輸入電路36。時脈輸入電路36，是根據外部時脈信號CK、/CK，生成內部時脈信號ICLK。內部時脈信號ICLK，供給到時序產生器37，藉此生成各種內部時脈信號。藉由時序產生器37生成的各種內部時脈信號，會供給到位址閂鎖電路32和指令解碼電路34等 的電路塊，規定該些電路塊的動作時間。
內部時脈信號ICLK，也供給到DLL電路100。DLL電路100，是生成根據內部時脈信號ICLK被位相控制的內部時脈信號LCLK的時脈生成電路。如上述，內部時脈信號LCLK會供給到FIFO電路15及輸出入電路16。藉此，讀出資料DQ會變成與內部時脈信號LCLK同步而輸出。
電源端子25，是供給電源電位VDD、VSS的端子。供給到電源端子25的電源電位VDD、VSS會供給到內部電源產生電路38。內部電源產生電路38，根據電源電位VDD、VSS產生各種的內部電位VPP、VARY、VBLP、VPERI等等。內部電位VPP主要為在列解碼器12使用的電位，內部電位VARY、VBLP主要為在記憶胞陣列11使用的電位，內部電位VPERI是在其他許多的電路塊使用的電位。
第2圖是用來說明主字元線MWL及副字元選擇信號線FX與副字元線SWL之關係的模式圖。
在記憶胞陣列11矩陣狀佈置複數個記憶排MAT。在記憶排與記憶排之間的副字元驅動區域SW，配置著用來驅動副字元線SWL的副字元驅動器SWD。
副字元線SWL是藉由副字元選擇信號FX(副字元驅動選擇線的信號)被選擇性活性化。副字元選擇信號FX是由相補的信號FXT、FXB構成，在第2圖中表示朝Y方向延伸的8位元份的副字元選擇信號FXT0~ FXT7、FXB0~FXB7。當中，偶數的副字元選擇信號FXT0、2、4、6、FXB0、2、4、6，是供給到設置在記憶排MAT之左側的副字元驅動器SWD，奇數的副字元選擇信號FXT1、3、5、7、FXB1、3、5、7，是供給到設置在記憶排MAT之右側的副字元驅動器SWD。
而且，朝X方向並排的副字元驅動器SWD，是與同一條主字元線MWL連接。於第2圖，以圖式表示連接在主字元線MWL0的兩個副字元驅動器SWD；和連接在主字元線MWL1的兩個副字元驅動器SWD。
藉由相關的構成，配合活性化的主字元線MWL及活性化的副字元選擇信號FX，選擇任一個副字元線SWL。例如：在主字元線MWL0與副字元選擇信號FX0(=FXT0、FXB0)為活性化的情形下，選擇副字元線SWL0。
第3圖是表示主字元驅動器MWD、FX驅動器FXD及副字元驅動器SWD之關係的電路圖。詳細於後述，但FX驅動器FXD及主字元驅動器MWD，皆包含解碼電路與緩衝電路。首先，主字元驅動器MWD的解碼電路141，對該緩衝電路142供給MW Select<3：0>。四條主字元信號MWLB0~MWLB3，是藉由4位元的MW Select<3：0>選擇性活性化。
在本實施形態中，每一條主字元信號MWLB對應八條副字元線SWL。在第3圖中，三十二條副字元線SWL0~SWL31，藉由四條主字元線MWLB0~ MWLB3，成為控制對象。副字元驅動器SWD的解碼電路151，對該緩衝電路152供給FX Select<7：0>。緩衝電路152，根據8位元的FX Select<7：0>，使副字元選擇信號FXB0~7、FXT0~7選擇性活性化。副字元驅動器SWD，根據副字元選擇信號FXB、FXT及主字元信號MWLB的選擇結果，來選擇副字元信號SWLB(副字元線SWL)。
例如：一旦藉由MW Select<3：0>，使主字元信號MWLB0活性化(低啟動)，能選擇副字元信號SWLB0~7，不能選擇其他的副字元信號SWLB8~31。在此，一旦藉由FX Select<7：0>，使副字元選擇信號FX0(FXT0、FXB0)活性化，在列允許信號RE產生活性化的時間，選擇副字元信號SWLB0。更具體而言，雙輸入MW Select<0>與FX Select<0>的AND閘極(NAND閘極與轉換器)成為高啟動，使副字元信號SWLB0活性化。列允許信號RE，是由後述的控制電路122供給。
而且，一旦藉由MW Select<3：0>，使主字元信號MWLB1活性化，就能選擇副字元信號SWLB8~15，不能選擇其他的副字元信號SWLB0~7、16~31。在此，一旦藉由FX Select<7：0>，使副字元選擇信號FX0(FXT0、FXB0)活性化，由於選擇副字元驅動器SWD8，因此選擇副字元信號SWLB8。
第4圖是表示主字元驅動器MWD、FX驅動器FXD及副字元驅動器SWD之關係的模式圖。
主字元驅動器MWD，包含：解碼電路141與驅動電路142。對主字元驅動器MWD，輸入列位址之一部分的位址X3、X4與列允許信號RE。驅動電路142(緩衝電路)，是藉由來自解碼電路141的輸出信號(MW Select信號)被驅動。
FX驅動器FXD，包含：解碼電路151與驅動電路152。對FX驅動器FXD，輸入列位址之一部分的位址X0~X3與列允許信號RE。驅動電路152(緩衝電路)，是藉由來自解碼電路151的輸出信號(FX Select信號)被驅動。
副字元驅動器SWD，是隨著由FX驅動器FXD輸出的副字元選擇信號FX以及由主字元驅動器MWD輸出的主字元信號MWLB，使副字元線SWL選擇性活性化。
主字元驅動器MWD，是當藉由列允許信號RE活性化時，隨著位址X3、X4，使主字元信號MWLB選擇性活性化(低啟動)。此結果，副字元線SWL的電位，可藉由副字元選擇信號FXT控制。
當FX驅動器FXD，藉由列允許信號RE活性化時，隨著位址X0~X2，使副字元選擇信號FX活性化。具體而言，副字元選擇信號FXT為高位準，副字元選擇信號FXB為低位準。副字元驅動器SWD，會讓已指定的副字元線SWL活性化。
當FX驅動器FXD非活性時，副字元選擇信 號FXT為低位準，副字元選擇信號FXB為高位準。此時，N通道型MOS電晶體163(參照第3圖)為ON，因此副字元線SWL設定為低位準(非活性)。再者，N通道型MOS電晶體163的源極電位可以設定成負電位。
再者，當主字元驅動器MWD為非活性時，不管副字元選擇信號FXT、FXB，且不使副字元驅動器SWD活性化，就不能選擇副字元線SWL。
其次，配合測試模式與一般模式，以變更列允許信號RE之控制方法的型式的電路構成作為比較例做說明，指出其問題點。並且，針對本實施形態的半導體裝置10做說明。再者，測試模式及一般模式，藉由第1圖的模式暫存器14設定。
〔比較例〕
第5圖是比較例的FX驅動器FXD之功能方塊圖。
於比較例中，FX驅動器FXD的驅動電路152，是藉由從控制電路122供給的列允許信號RE被控制。對控制電路122，輸入時脈信號TCLK。於一般模式時，控制電路122並不使用時脈信號TCLK，仍然以啟動信號IACT作為列允許信號RE進行輸出。一方面，於測試模式時，控制電路122，利用讓啟動信號IACT與時脈信號TCLK同步的方式來輸出列允許信號RE。如此一來，控制電路122，會配合一般模式與測試模式的任一模式，讓供給到驅動電路152的列允許信號RE改變。
第6圖是比較例的FX驅動器FXD之解碼電路151的電路圖。
對FX驅動器FXD，供給列位址之中，位址X0~X2之3位元的位址。實際上許多雖是藉由3位元以上的位址被控制，但在此為了使說明簡潔，因此以藉由3位元的位址X0~X2來控制FX驅動器FXD情形做說明。
在一般模式中，4位元的測試位址信號TQWLB0~3皆設定為高位準(非活性)。此結果，NAND閘極102之輸出的第一測試信號TQWLENT為低位準，第二測試信號TQWLDIST亦為低準。此時，NAND閘極102和第一NAND群組104，不受測試位址信號TQWLB0~3影響，僅藉由位址X0~X2被控制。再者，包含於第二NAND群組106的八個NAND閘極的輸出為FX Select<7：0>(參照第3圖)。像這樣，藉由3位元的位址X0~X2，控制FX Select<7：0>(FXT0~8與FXB0~8)。
連測試模式，也會使測試位址信號TQWLB0~3非活性，雖然可以藉由位址X0~X2控制FX Select<7：0>，但為了縮短測試時間，也可將複數個副字元線SWL同時活性化。最好是，可將複數位元的FX Select<7：0>同時活性化。一旦將4位元的測試位址信號TQWLB0~3之中的一個以上活性化(低啟動)，第二測試信號TQWLDIST即為高位準，且第一NAND群組104無效化。而且，測試位址信號TQWLB為了直接控制第二 NAND群組106，也可藉由測試位址信號TQWLB0~3，將複數位元的FX Select<7：0>同時活性化。如此一來，即使僅FX驅動器FXD也可將複數個副字元線SWL同時活性化。
第7圖是比較例的主字元驅動器MWD之解碼電路141的電路圖。
對主字元驅動器MWD，供給列位址之中，位址X3、X4的2位元的位址。實際上許多雖是藉由2位元以上的位址被控制，但在此為了使說明簡潔，因此以藉由2位元的位址X3、X4來控制主字元驅動器MWD的情形做說明。
在一般模式中，2位元的測試位址信號TMWLB0、TMWLB1皆設定為高位準(非活性)。此結果，測試信號TMWLENT為高位準，第三NAND群組108之輸出的MW Select<3：0>(MWLB0~3)，是藉由位址X3、X4控制。
在測試模式中，也藉由位址X3、X4控制MW Select<3：0>，但為了縮短測試時間，也可將複數個主字元線MWL同時活性化。
第8圖是在比較例的測試模式中，當複數個副字元線SWL同時活性化時的時序圖。
在第8圖所示的實例中，藉由測試位址信號TMWLB的活性化(低啟動)，讓所有的主字元信號MWLB0~3活性化(低啟動)。而且，藉由位址X0~ X2，只讓副字元選擇信號FXT0活性化(高啟動)，除此之外的副字元選擇信號FXT1~FXT7為非活性。此結果，四個副字元驅動器SWD0、8、16、24同時活性化，四條副字元線SWL0、8、16、24同時活性化(同時選擇)(高啟動)。再者，在第8圖所示的時序圖中，不使用測試位址信號TQWLB。
第9圖是比較例之控制電路122的電路圖。
控制電路122，是作為第1圖的列解碼器12或指令解碼電路34的一部分形成。對控制電路122，輸入啟動信號IACT(高啟動)。啟動信號IACT若於高位準活性化的話，會使得用來將位元線BL進行預充電的BLEqualize信號非活性化，藉此解除位元線BL的補償狀態。其次，使列允許信號RE稍微延遲活性化，選擇既定的副字元線SWL。藉此，蓄積於對應位元線BL的記憶胞的電荷被釋放。最後，用來活性化感測放大器SA的SA Enable信號被活性化，於位元線被讀出的資料會放大。
在測試模式中，讓一個以上的副字元線SWL與時脈信號TCLK同步而重複使其活性化、非活性化。在一般模式中，副字元線SWL不必與時脈信號TCLK同步而重複使其活性化、非活性化。在比較例中，於測試模式時，為了使列允許信號RE與時脈信號TCLK同步，因此在控制電路122搭載測試模式電路120。時脈信號TCLK，是為由時序產生器37生成的內部時脈信號之一種。
在一般模式中，一旦啟動信號IACT活性化，BL Equalize信號就會非活性化，列允許信號RE及SA Enable信號會依序活性化。一方面，在測試模式中，為了使測試模式信號TACTUDB於低位準活性化，因此列允許信號RE與時脈信號TCLK同步。如第9圖所示，BL Equalize信號和SA Enable信號，是不經由測試模式電路120就被輸出。
第10圖是比較例的測試模式的控制電路122的動作時序圖。
在測試模式中，測試模式信號TACTUDB設定為低啟動。在此，一旦啟動信號IACT於高位準活性化的話，首先，BL Equalize信號為非活性(低位準)，列允許信號RE與時脈信號TCLK之雜訊的上升邊緣同步而重複活性化。FX驅動器FXD的活性狀態，是藉由列允許號信號RE被控制。藉由此種控制方法，也可進行使一個以上的副字元線SWL重複活性化的侵擾開啟測試(Disturb Enable Test)。
若藉由比較例的方式，在測試模式中，就能一面選擇複數個副字元線SWL、一面將該些選擇狀態、非選擇狀態與時脈信號TCLK同步。測試模式電路120，是配合測試模式與動作模式的任一模式，來變更列允許信號RE的控制方法。但是，將不僅在測試模式中具有實際功能的測試模式電路120設置在列允許信號RE的輸出路徑，原因是延遲一般模式之列允許信號RE的傳送。即使 在一般模式中，啟動信號IACT，通過AND閘極之後，成為列允許信號RE而輸出(參照第9圖)。
〔實施形態〕
以下，針對用來解決上述問題之本實施形態的電路構成做說明。在本實施形態中，於測試模式時，需要的時脈信號TCLK並非控制電路122，而是直接輸入到FX驅動器FXD，從控制電路122取消測試模式電路120。
第11圖是本實施形態的FX驅動器FXD之功能方塊圖。
在本實施形態中，時脈信號TCLK，並非控制電路122，而是直接供給到FX驅動器FXD的解碼電路151。控制電路122，不管是一般模式或測試模式，都是從啟動信號IACT生成相同的列允許信號RE，供給到驅動電路152。於一般模式時，解碼電路151並不使用時脈信號TCLK。一方面，於測試模式時，並非控制電路122，而是解碼電路151與時脈信號TCLK同步進行動作。
第12圖是本實施形態之控制電路122的電路圖。
如第12圖所示，在本實施形態中，啟動信號IACT，並不經由測試模式電路120，仍作為列允許信號RE而輸出。亦即，不管測試模式和一般模式的任一模式，同一個列允許信號RE是利用同一個路徑生成。
第13圖是本實施形態的FX驅動器FXD之解碼電路151的電路圖。
本實施形態的解碼電路151，是在比較例的解碼電路151追加測試模式電路124。對包含在測試模式電路124的AND閘極126，輸入測試模式信號TWLDISTT(高啟動)、時脈信號TCLK及啟動信號IACT(高啟動)。
在測試模式中，一旦啟動信號IACT成為高啟動的話，AND閘極126的輸出即與時脈信號TCLK同步。但是，測試位址信號TQWLB全為高位準時，測試模式電路124雖為有效，但測試位址信號TQWLB皆為低位準的話，測試模式電路124為無效化。即使測試模式電路124為有效時，一旦時脈信號TCLK為高位準(第二狀態)的話，第一NAND群組104的輸出全為高位準，任一個副字元線SWL都不能選擇。
一旦時脈信號TCLK變為低位準(第一狀態)的話，第二NAND群組106的輸出即為位址X0~X2。此結果，藉由時脈信號TCLK，副字元線SWL的可選擇、不可選擇狀態就會交互變化。因而，副字元線SWL為可選擇狀態時，選擇對應於位址X0~X2的副字元線SWL。
再者，主字元線驅動器MWD的解碼電路141的本實施形態的電路構成，與比較例相同。
第14圖是本實施形態的測試模式的控制電路 122的動作時序圖。
在此，選擇主字元信號MWLB0及FX驅動器FXD0。亦即，僅副字元線SWL0活性化。首先，測試模式信號TWLDISTT為高啟動，設定為測定模式。一旦啟動信號IACT(控制信號)於高位準活性化的話，FX Select<0>就會與時脈信號TCLK同步重複活性化。配合於此，也可進行副字元選擇信號FXT0重複活性化，且副字元線SWL0也可以進行重複活性化的侵擾開啟測試(Disturb Enable Test)。
在第14圖中，雖僅主字元信號MWLB0為低啟動，但所有的主字元信號MWLB0~3為低啟動的話，副字元線SWL0、8、16、24就會同時活性化。像這樣，副字元線SWL的選擇狀態，就會與輸入到測試模式電路124的時脈信號TCLK同步而變化。
以上，依據實施形態，說明半導體裝置10。於本實施形態中，列允許信號RE供給到主字元驅動器MWD和FX驅動器FXD的控制電路122，無論是測試模式和一般模式都是利用同一個路徑來供給同一個列允許信號RE。列允許信號RE，為決定副字元線SWL的選擇時間的信號，因此列允許信號RE的時間延遲是隨著副字元線SWL的動作延遲。在本實施形態的控制電路122，並不需要安裝如測試模式電路120般的測試模式用的邏輯，此結果，並不會產生測試模式功能之安裝的列允許信號RE的動作延遲。
相反的，雖在FX驅動器FXD的解碼電路151追加測試模式電路124，但FX驅動器FXD的測試模式電路124並未介設在列允許信號RE的傳送路徑。亦即，直接對測試模式電路124輸入時脈信號TCLK，不管是一般模式或測試模式，為了對解碼電路151輸入同一個列允許信號RE的構成，因此即使是搭載測試模式和一般模式的半導體裝置，為了測試模式的邏輯(電路)並不會讓一般模式的動作延遲。
以上，雖是針對本發明的最佳實施形態做說明，但本發明並不限於上述實施形態，在不脫離本發明之主旨的範圍可做各種變更，該些皆包含在本發明之範圍內。
122‧‧‧控制電路
151‧‧‧解碼電路
152‧‧‧驅動電路
FXD‧‧‧FX驅動器
RE‧‧‧列允許信號
IACT‧‧‧啟動信號
TCLK‧‧‧時脈信號
SWL‧‧‧副字元線

Claims (12)

  1. 一種半導體裝置，其特徵為：具備：分別連接複數個記憶胞的複數個副字元線；和藉由將位址信號進行解碼，選擇分別對應於前述複數個副字元線的複數個解碼信號的一個以上的解碼電路；和應答允許信號，讓複數個解碼信號之中，對應於既定的邏輯位準的解碼信號的副字元線活性化的驅動電路，前述解碼電路，在測試信號活性化的情形下，讓已選擇的解碼信號的邏輯位準周期性變化。
  2. 如申請專利範圍第1項所記載的半導體裝置，其中，前述解碼電路，在前述測試信號非活性化的情形下，將已選擇的一個以上的解碼信號固定在前述既定的邏輯位準。
  3. 如申請專利範圍第1項所記載的半導體裝置，其中，前述允許信號，對前述解碼電路供給前述位址信號之後活性化。
  4. 如申請專利範圍第1項所記載的半導體裝置，其中，前述解碼電路，讓前述測試信號活性化的情形下，與時脈信號同步讓前述解碼信號的邏輯位準周期性變化。
  5. 如申請專利範圍第1項至第4項之任一項所記載的半導體裝置，其中，更具備：對前述驅動電路供給前述允許信號的控制電路；前述控制電路，不管前述測試信號的活性狀態，由同一個路徑生成前述允許信號。
  6. 一種半導體裝置，其特徵為：具備：分別連接複數個記憶胞的複數個副字元線；和藉由將位址信號進行解碼，選擇分別對應於前述複數個副字元線的複數個解碼信號的一個以上的解碼電路；和讓複數個解碼信號之中，對應於既定的邏輯位準的解碼信號的副字元線活性化的驅動電路；和對前述解碼電路供給時脈信號的閘極電路。
  7. 如申請專利範圍第6項所記載的半導體裝置，其中，前述時脈信號，為測試時供給的時脈信號。
  8. 如申請專利範圍第7項所記載的半導體裝置，其中，對前述閘極電路，再輸入啟動信號。
  9. 如申請專利範圍第8項所記載的半導體裝置，其中，對前述閘極電路，再輸入表示為測試模式的測試模式信號。
  10. 如申請專利範圍第9項所記載的半導體裝置，其中，對前述閘極電路，再輸入供給測試位址的測試位址信號。
  11. 如申請專利範圍第6項所記載的半導體裝置，其中，更具備：供給為了讓前述驅動電路活性化的允許信號的控制電路，前述控制電路，不管前述測試信號的活性狀態，由同一個路徑生成前述允許信號。
  12. 如申請專利範圍第6項所記載的半導體裝置，其中，一種供給為了讓前述驅動電路活性化的允許信號的控制電路，具備：不使用前述時脈信號，根據啟動信號來生 成前述允許信號的控制電路。
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Publication number Priority date Publication date Assignee Title
EP3021326B1 (en) * 2014-11-17 2020-01-01 EM Microelectronic-Marin SA Apparatus and method to accelerate the testing of a memory array by applying a selective inhibition of address input lines.

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3770565B2 (ja) * 1995-08-18 2006-04-26 株式会社日立製作所 半導体装置
JP3485739B2 (ja) * 1996-12-09 2004-01-13 株式会社日立製作所 半導体記憶装置
JP3938803B2 (ja) * 1997-03-31 2007-06-27 株式会社日立製作所 ダイナミック型ｒａｍ
JPH10275469A (ja) * 1997-03-31 1998-10-13 Hitachi Ltd 半導体記憶装置
JP2007527091A (ja) * 2004-03-05 2007-09-20 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 遅延障害を検出するためのセルフタイミング型メモリを強化するｄｆｔ技術

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