JP2012128915A - 半導体装置 - Google Patents

Abstract

【課題】半導体装置を検査する場合、検査に用いるテスタパターンの記述を容易にする半導体装置を提供する。
【解決手段】半導体装置は、正論理でデータを記憶する第１のメモリセル領域と、負論理でデータを記憶する第２のメモリセル領域（メモリセルアレイ１０１）と、第２のメモリセル領域のメモリセルが選択されたとき、書き込み動作においては当該メモリセルへの外部から入力されたデータを論理反転して当該メモリセルに書き込み、読み出し動作においては当該メモリセルから読み出されたデータを論理反転して外部へ読み出すテスト回路（アドレス検知回路１０９、リードライトアンプ１０５）と、を備える。
【選択図】図１

Description

本発明は、テスト回路を内蔵する半導体装置に関する。

外部から書き込まれるデータを記憶するメモリセルを備える半導体装置の検査は、半導体試験装置（以下、テスタとする）により実施されている。テスタは、検査すべき半導体装置に、テストパターンに基づいて制御信号を供給して、半導体装置のメモリセルに書き込みを行なう。また、テスタは、検査すべき半導体装置に、テストパターンに基づいて制御信号を供給して、メモリセルに書き込んだデータを半導体装置から読み出し、読み出したデータをテスタ内部に設定される期待値と比較する。そして、テスタは、読み出したデータと期待値とが一致したか否かを判定することで半導体装置の良否を検査する。

テストパターンは、テスタのユーザーが記述し、テスタのパターン記憶部に記憶させるデータである。テスタは、制御部において、パターン記憶部に記憶されたテストパターンのデータを基に、検査すべき半導体装置に、半導体装置を制御する制御信号を供給する。テストパターンには、テストを行なうメモリセルを選択するアドレスを指定するアドレスシーケンス、「０」または「１」の書込データの論理、読出データの期待値、書込または読出の制御信号の論理が含まれる。
例えば、テストパターンとしては、メモリセルのアドレスを指定して、メモリセルアレイ内の全てのメモリセルにデータ「０」または「１」を書き込み、次にメモリセル各々に書き込んだデータを読み出して、期待値であるデータ「０」または「１」と比較するスキャンライトリードパターン（以下ＳＣＡＮＷＲパターン）と呼ばれるテストパターンがある。また、その他のテストパターンとしては、隣接するメモリセルに交互に「１」，「０」のデータを書き込んで読み出すチェッカーテストパターンと呼ばれるテストパターンや、マーチングテストパターンと呼ばれるテストパターン等の数多くのテストパターンが知られている。ユーザーは、半導体装置を検査するため多くのテストパターンを作成する。そして、テスタは、ユーザーが作成した多くのテスタパターンのデータを基に、制御信号を出力し、半導体装置の良否を検査する。

例えば、特許文献１には、多くのテストパターンを用いた半導体装置の検査への対応を容易にする半導体装置が開示されている。具体的には、テスタが半導体装置に供給するテストパターンにおいて、ユーザーは上記書込または読出の制御信号等の論理に反転制御信号ＤＩＭの論理を含ませる。
テスタは、テストパターンを用いて、この反転制御信号ＤＩＭを、半導体装置内のリードライトアンプ部（ＲＷＡＭＰ部）に供給する。リードライトアンプ部は、メモリセルへのデータ書き込み、或いはメモリセルからのデータ読み出しを制御する回路である。リードライトアンプ部は、供給される反転制御信号ＤＩＭの論理により、メモリセルへのデータ書き込む際のデータ反転／非反転を制御し、或いはメモリセルからのデータ読み出す際のデータ反転／非反転を制御する。

特開２００４−３１０９１８号公報

しかしながら、特許文献１の半導体装置において、テスタがテストパターンを基に反転制御信号ＤＩＭを供給する場合、例えば複数のメモリセルアレイ毎に所望のデータを供給したい場合、テストパターンに記述すべき記述データの量が大きくなりすぎ、古い型のテスタの様にパターン記憶部の容量の少ないテスタでは対応が出来ない可能性がある。

テストパターンは、マトリックス状に配置されるメモリセル（メモリセルアレイ）のレイアウトに依存し、レイアウトが異なるごとにユーザーに記述される。通常の半導体装置のメモリセルアレイのレイアウトにおいて、複数のメモリセルアレイは、メモリセルのワード線の位置を示し、ワード線を選択する際に用いるロウアドレスＸＡＤＤのうち、上位アドレスの論理により区別されるように構成されている。例えば、複数のメモリセルアレイが上位アドレスのロウアドレスＸＡＤＤ［１３：１０］により下位側から、整数ｉ（０≦ｉ≦１５）を用いて、メモリセルアレイＭＣＡｊ（ｊ＝２×ｉ）及びメモリセルアレイＭＣＡｋ（ｋ＝２×ｉ＋１）の繰り返しで構成される場合を考える。なお、半導体装置におけるメモリセルは、ロウアドレスＸＡＤＤ［１３：０］で位置が示されるワード線により選択される。

そして、このような複数のメモリセルアレイを備えた半導体装置に、上記ＳＣＡＮＷＲパターンを基に制御信号を供給し、半導体装置が備えるメモリセルアレイＭＣＡｊ内の全てのメモリセルにデータ「０」、メモリセルアレイＭＣＡｋ内の全てのメモリセルにデータ「１」を書き込む場合を考える。このＳＣＡＮＷＲパターンの記述データにおいて、アドレスシーケンス、書込データの論理、及び書込制御信号の論理は、次のようになる。

（手順１ａ）メモリセルアレイＭＣＡｊのメモリセルにおいては、書込データの論理を「０」、書込制御信号の論理をそれぞれ「１」とし、ロウアドレスＸＡＤＤ［９：０］を０から１０２３までアドレスをインクリメントする。
（手順１ｂ）次に、メモリセルアレイＭＣＡｋのメモリセルにおいては、書込データの論理、及び書込制御信号の論理をそれぞれ「１」とし、ロウアドレスＸＡＤＤ［９：０］を０から１０２３までアドレスをインクリメントする。
（手順２）そして、複数のメモリセルアレイについて、ロウアドレスＸＡＤＤ［１３：１０］を０から１５までインクリメントしながら、交互に上記（手順１ａ）、（手順１ｂ）を実行する。
この（手順１ａ）、（手順１ｂ）及び（手順２）の組合せを、ビット線及びカラムスイッチの位置を示し、カラムスイッチを選択する際に用いるカラムアドレスＹＡＤＤの最下位から最上位までインクリメントしながら実行することで、全てのメモリセルへのデータ書き込み動作が終了する。
また、全てのメモリセルへのデータ書き込み動作終了後、データ読み出し動作において、上記（手順１ａ）及び（手順１ｂ）において、書込制御信号の論理を「１」とする代わりに、読出制御信号の論理を「１」とし、読出データの期待値を書き込み動作における書き込みデータの論理とする。そして、複数のメモリセルアレイについて、カラムアドレスＹＡＤＤの最下位から最上位までインクリメントさせながら、上記（手順１ａ）、（手順１ｂ）及び（手順２）を実行する。これにより、テスタは、ＳＣＡＮＷＲパターンデータに基づき、全てのメモリセルアレイにおけるメモリセル各々が、書き込まれたデータを正しく記憶しているか否かを検査する。

このように、複数のメモリセルアレイＭＣＡｉのレイアウトを有する半導体装置を検査する際に用いられる場合、テストパターンにおいては、メモリセルアレイの選択を変えるごとに、書込データの論理を上記（手順１ａ）から（手順１ｂ）、或いは上記（手順１ｂ）から（手順１ａ）のように変える必要がある。つまり、ユーザーが記述するテストパターンは、メモリセルアレイのレイアウトに依存するため、メモリセルアレイを切り替えるためには、テストパターンのアドレスシーケンスにおいて、切り替わり部分のロウアドレスＸＡＤＤを指定する必要がある。

次に、上記の特許文献１の半導体装置に、同様に、上記ＳＣＡＮＷＲパターンを基に制御信号を供給し、メモリセルアレイＭＣＡｊ内の全てのメモリセルにデータ「０」、メモリセルアレイＭＣＡｋ内の全てのメモリセルにデータ「１」を書き込む場合を考える。このＳＣＡＮＷＲパターンの記述データにおいて、アドレスシーケンス、書込データの論理、及び書込制御信号の論理は、次のようになる。

（手順１ｃ）メモリセルアレイＭＣＡｊのメモリセルにおいては、書込データの論理、及び反転制御信号ＤＩＭの論理をそれぞれ「０」、書込制御信号の論理を「１」とし、ロウアドレスＸＡＤＤ［９：０］を０から１０２３までアドレスをインクリメントする。
（手順１ｄ）次に、メモリセルアレイＭＣＡｋのメモリセルにおいては、書込データの論理を「０」、書込制御信号、及び反転制御信号ＤＩＭの論理をそれぞれ「１」とし、ロウアドレスＸＡＤＤ［９：０］を０から１０２３までアドレスをインクリメントする。
（手順２）そして、複数のメモリセルアレイについて、ロウアドレスＸＡＤＤ［１３：１０］を０から１５までインクリメントしながら、交互に上記（手順１ｃ）、（手順１ｄ）を実行する。
この（手順１ｃ）、（手順１ｄ）及び（手順２）の組合せを、ビット線及びカラムスイッチの位置を示し、カラムスイッチを選択する際に用いるカラムアドレスＹＡＤＤの最下位から最上位までインクリメントしながら実行することで、全てのメモリセルへのデータ書き込み動作が終了する。
また、全てのメモリセルへのデータ書き込み動作終了後、データ読み出し動作において、上記（手順１ｃ）及び（手順１ｄ）において、書込制御信号の論理を「１」とする代わりに、読出制御信号の論理を「１」とし、読出データの期待値を書き込み動作における書き込みデータの論理とする。そして、複数のメモリセルアレイについて、カラムアドレスＹＡＤＤの最下位から最上位までインクリメントさせながら、上記（手順１ｃ）、（手順１ｄ）及び（手順２）を実行する。これにより、テスタは、ＳＣＡＮＷＲパターンデータに基づき、全てのメモリセルアレイＭＣＡｉにおけるメモリセル各々が、書き込まれたデータを正しく記憶しているか否かを検査する。

このように、特許文献１の半導体装置を検査する際に用いられるテストパターンにおいては、メモリセルアレイの選択を変えるごとに、書込データの論理を変える必要はないが、反転制御信号ＤＩＭの論理を、上記（手順１ｃ）から（手順１ｄ）、或いは上記（手順１ｄ）から（手順１ｃ）のように変える必要がある。そのため、メモリセルアレイを切り替えるに際して、テストパターンのアドレスシーケンスにおいて、切り替わり部分のロウアドレスＸＡＤＤ（上記例では１０２３）を指定する必要がある。従って、特許文献１の半導体装置であっても、上記（手順１ａ）、（手順１ｂ）、及び（手順２）の組合せについて説明した半導体装置と同様に、テスタのパターン記憶部に記憶させるデータ量を減らすことはできない。そのため、特許文献１の半導体装置であっても、パターン記憶部の容量の少ないテスタでは、該半導体装置に制御信号を供給する際に用いる上記ＳＣＡＮＷＲパターンを含む様々なテストパターンの数が増加することに対応できないという問題があった。

また、そのようなパターン記憶部の容量の少ないテスタでなく、パターン記憶部の容量を十分備えるテスタであっても、半導体装置におけるメモリセルアレイのロウアドレスエリアが２のべき乗でうまく区切られないような構成の場合を考える。この場合、ロウアドレスエリアの境界を指定するにあたっては、テストパターンにおいて、上位のロウアドレスＸＡＤＤのみならず、下位のロウアドレスＸＡＤＤまでも記述する必要があり、テストパターンが非常に複雑となる問題がある。
例えば、半導体装置が備える複数のメモリセルアレイが、ロウアドレスＸＡＤＤ［１３：０］により下位側から、整数ｎ（０≦ｎ≦７）を用いて、メモリセルアレイＭＣＡｐ（ｐ＝３×ｎ）、メモリセルアレイＭＣＡｑ（ｑ＝３×ｎ＋１）、及びメモリセルアレイＭＣＡｒ（ｒ＝３×ｉ＋２）の繰り返しで構成される場合を考える。
また、メモリセルアレイのロウアドレスエリアが２のべき乗でうまく区切られないような構成とは、上記複数のメモリセルアレイにおいて、連続する３個のメモリセルアレイＭＣＡｐ、メモリセルアレイＭＣＡｑ（ｑ＝ｐ＋１）、メモリセルアレイＭＣＡｒ（ｒ＝ｑ＋１）が、上位のロウアドレスＸＡＤＤ［１３：１１］の論理で、まず他のメモリセルアレイと区切られる構成である。また、連続する３個のメモリセルアレイＭＣＡｐ、メモリセルアレイＭＣＡｑ、及びメモリセルアレイＭＣＡｒは、更に下位のロウアドレスＸＡＤＤ［１０：０］の論理で、次の様に区切られる構成である。
メモリセルアレイＭＣＡｐは、０≦ＸＡＤＤ［１０：０］＜Ｐ（Ｐは２のべき乗でない整数）、メモリセルアレイＭＣＡｑは、Ｐ≦ＸＡＤＤ＜Ｑ（Ｑは２のべき乗でない整数）、メモリセルアレイＭＣＡｒは、Ｑ≦ＸＡＤＤ＜２０４８で区切られる。

次に、このような複数のメモリセルアレイＭＣＡｎを備える半導体装置に、上記ＳＣＡＮＷＲパターンを基に制御信号を供給し、メモリセルアレイＭＣＡｐ内の全てのメモリセルにデータ「０」、メモリセルアレイＭＣＡｑ内の全てのメモリセルにデータ「１」、メモリセルアレイＭＣＡｒ内の全てのメモリセルにデータ「０」を書き込む場合を考える。このＳＣＡＮＷＲパターンの記述データにおいて、アドレスシーケンス、書込データの論理、及び書込制御信号の論理は、次のようになる。

（手順１ｅ）メモリセルアレイＭＣＡｐのメモリセルにおいては、書込データの論理、及び反転制御信号ＤＩＭの論理をそれぞれ「０」、書込制御信号の論理を「１」とし、ロウアドレスＸＡＤＤ［１０：０］を０から（Ｐ−１）までアドレスをインクリメントする。
（手順１ｆ）次に、メモリセルアレイＭＣＡｑのメモリセルにおいては、書込データの論理を「０」、書込制御信号、及び反転制御信号ＤＩＭの論理をそれぞれ「１」とし、ロウアドレスＸＡＤＤ［１０：０］をＰから（Ｑ−１）までアドレスをインクリメントする。
（手順１ｇ）次に、メモリセルアレイＭＣＡｒのメモリセルにおいては、書込データの論理、及び反転制御信号ＤＩＭの論理をそれぞれ「０」、書込制御信号の論理を「１」とし、ロウアドレスＸＡＤＤ［１０：０］をＱから２０４７までアドレスをインクリメントする。
（手順２）そして、複数のメモリセルアレイについて、上位のロウアドレスＸＡＤＤ［１３：１１］を０から７までインクリメントしながら、交互に上記（手順１ｅ）、（手順１ｆ）及び（手順１ｇ）を実行する。
この（手順１ｅ）、（手順１ｆ）、（手順１ｇ）及び（手順２）の組合せを、ビット線及びカラムスイッチの位置を示し、カラムアドレスＹＡＤＤの最下位から最上位までインクリメントしながら実行することで、全てのメモリセルへのデータ書き込み動作が終了する。
また、全てのメモリセルへのデータ書き込み動作終了後、データ読み出し動作において、上記（手順１ｅ）、（手順１ｆ）及び（手順１ｇ）において、書込制御信号の論理を「１」とする代わりに、読出制御信号の論理を「１」とし、読出データの期待値を書き込み動作における書き込みデータの論理とする。そして、複数のメモリセルアレイについて、カラムアドレスＹＡＤＤの最下位から最上位までインクリメントさせながら、上記（手順１ｅ）、（手順１ｆ）、（手順１ｇ）及び（手順２）を実行する。これにより、テスタは、ＳＣＡＮＷＲパターンデータに基づき、全てのメモリセルアレイにおけるメモリセル各々が、書き込まれたデータを正しく記憶しているか否かを検査する。

このように、特許文献１の半導体装置を検査する際のテストパターンは、パターン記憶部の容量の少ないテスタでなく、パターン記憶部の容量を十分備えるテスタであっても、メモリセルアレイのロウアドレスエリアが２のべき乗でうまく区切られないような構成の場合、そのエリアの境界を指定するにあたっては上位アドレス（上記例では上位のロウアドレスＸＡＤＤ［１３：１１］）のみならず、下位のロウアドレスＸＡＤＤ［１０：０］までも記述する必要がある。つまり、メモリセルアレイを切り替えるに際して、テストパターンのアドレスシーケンスにおいて、切り替わり部分のロウアドレスＸＡＤＤ（上記例ではＰ−１、Ｐ、Ｑ−１、Ｑ）を更に多く指定する必要があるため、アドレスシーケンスの記述が長くなるとともに、テストパターンが非常に複雑となる問題がある。そのため、半導体装置に制御信号を供給する際に用いる上記ＳＣＡＮＷＲパターンを含む様々なテストパターンの数が増加することにより、テストパターンを作成するユーザーの設計工数が増えてしまうという問題があった。

本発明による半導体装置は、正論理でデータを記憶する第１のメモリセル領域と、負論理でデータを記憶する第２のメモリセル領域と、前記第２のメモリセル領域のメモリセルが選択されたとき、書き込み動作においては当該メモリセルへの外部から入力されたデータを論理反転して当該メモリセルに書き込み、読み出し動作においては当該メモリセルから読み出したデータを論理反転して外部へ出力するテスト回路と、を備えている。

このように、テスト回路は、書き込み動作において、第２のメモリセル領域のメモリセルに、外部から入力されるデータを書き込む際、外部から入力されるデータを反転して、当該反転データを書きこむ。ここで、第１または第２のメモリセル領域のいずれか一方のメモリセル領域のメモリセルから他方のメモリセル領域のメモリセルに、或いは他方の領域のメモリセルから一方の領域のメモリセルに、テスタが連続してデータとして同じ電圧レベルのデータを書き込む場合を考える。この場合、テスト回路がテスタから入力されるデータを反転する。よって、テスタから反転データ、及び反転制御信号を供給する必要はなくなる。

また、テスト回路は、読み出し動作において、第２のメモリセル領域のメモリセルから読み出したデータを反転して、外部へ反転されたデータを出力する。ここで、第１または第２のメモリセル領域のいずれか一方のメモリセル領域のメモリセルのデータと他方のメモリセル領域のメモリセルのデータとを、或いは他方の領域のメモリセルのデータと一方の領域のメモリセルのデータとを、連続してテスタへ出力する場合を考える。この場合、テスト回路は、連続して読み出すメモリセルにデータとして同じ電圧レベルのデータが書き込まれている場合、同じ論理のデータを連続して外部へ出力する。よって、テスタには、連続して同じ論理のデータが入力されるので、テストパターンにおける期待値を反転する必要はなくなり、反転制御信号を供給する必要はなくなる。

これにより、テスタは半導体装置に反転制御信号（特許文献１記載の反転制御信号ＤＩＭなど）を制御信号として供給する必要はなくなり、半導体装置にテスタが制御信号を供給する際に用いられるテストパターンのデータにおいて、反転制御信号の論理の記載は不要となる。反転制御信号の論理の記載が不要となることにより、テストパターンのデータにおけるアドレスシーケンスにおいて下位のロウアドレスの指定も不要となる。
上記例でいえば、（手順１ｅ）、（手順１ｆ）、及び（手順１ｇ）において、反転制御信号ＲＭ１の論理の記載が不要となり、下位のロウアドレス（上記例ではＰ−１、Ｐ、Ｑ−１、Ｑ）の指定も不要となり、（手順１ｅ）〜（手順１ｆ）を、一つのアドレスシーケンスで記載することができる。
このように、本発明によれば、テストパターンのデータ量を減らすことができるので、パターン記憶部の容量が少ないテスタであっても、テストパターンの数の増加に対応できる。また、上述の通り、テストパターンのデータの記述が簡単になり、テスタのユーザーもテストパターンのデータ作成を容易に行うことができる。つまり、本発明によれば、半導体装置自身にテストパターンの記述相当のテスト回路を持たせるため、テスタ側の負担（パターン記憶部の容量拡張の必要性、ユーザーのテストパターン設計の工数増大）を大きく軽減することが可能となる。

本発明の実施の形態に係わる半導体装置１００の構成を示す図である。 図１に示すリードライトアンプ１０５の構成を示すブロック図である。 半導体装置１００のメモリセルアレイのレイアウト構成を示す図である。 図３のレイアウト構成の一部を示す図である。 半導体装置１００のテスト動作における動作タイミングチャートである。

以下、本発明の実施の形態を添付図面を参照して説明する。
図１は、本発明の実施の形態に係わる半導体装置１００の全体構成を示すブロック図であり、半導体装置の一例としてＤＲＡＭ（Dynamic Random Access Memory）を示している。
半導体装置１００は、メモリセルアレイ１０１、センスアンプ１０２、サブワードドライバ１０３、Ｙ選択回路１０４、リードライトアンプ１０５、入出力バッファ１０６、アドレスバッファ１０７、ロウデコーダ１０８、アドレス検知回路１０９、カラムデコーダ１１０、テストデコーダ１１１、ロウ系制御回路１１２、及びカラム系制御回路１１３を備える。

半導体装置１００は、通常モードとしての読み出し動作及び書き込み動作において、通常のＤＲＡＭと同様に、外部から供給されるアドレス信号ＡＤＤに基づき、メモリセルアレイ１０１内のメモリセルＭＣを選択する。そして、半導体装置１００は、通常モードとしての書き込み動作においては、外部から供給されるデータＤＡＴＡを選択されたセルへ書き込む。また、半導体装置１００は、通常モードとしての読み出し動作においては、選択されたメモリセルのデータを読み出し、外部へデータＤＡＴＡを出力する。

また、半導体装置１００は、テストモードとしての読み出し動作及び書き込み動作において、通常モードとしての読み出し動作及び書き込み動作と同様の動作を行う。さらに、半導体装置１００は、テストモードとしての書き込み動作において、リードライトアンプ１０５及びアドレス検知回路１０９の動作により、特定のメモリセルアレイ１０１内のメモリセルＭＣへの書き込みデータを反転する。また、テストモードとしての読み出し動作において、特定のメモリセルアレイ１０１内のメモリセルＭＣの記憶するデータを反転して外部へ出力する。
以下、半導体装置１００の備える各回路の動作について説明し、続いて、テストモードとしての書き込み動作及び読み出し動作における半導体装置１００の動作について説明する。

図１に示すメモリセルアレイ１０１は、複数のワード線ＷＬと、複数のビット線ＢＬと、複数のワード線と複数のビットの各交点に設けられた複数のメモリセルＭＣから構成される。半導体装置１００は、複数のメモリセルアレイ１０１を備えており、図１においては、この複数のメモリセルアレイのうちの一つのメモリセルアレイ１０１を示している。複数のメモリセルアレイ１０１の構成については後述する。

センスアンプ１０２は、読み出し動作において、ビット線上に現れるメモリセルから読み出した微弱なデータ出力を増幅する回路である。また、センスアンプ１０２は、書き込み動作においては、ビット線を介してメモリセルへデータを、後述するリードライトアンプ１０５とともに書き込む回路である。センスアンプ１０２は、一つのビット線対に対応して一つ設けられるが、図１においては、複数のセンスアンプ（後述するセンスアンプ列）をセンスアンプ１０２として示している。

サブワードドライバ１０３は、デコード信号ＸＤＥＣが入力されると、ワード線を駆動し、メモリセルＭＣとビット線ＢＬとを接続する回路である。図１においては、複数のサブワードドライバのうちの一つのサブワードドライバ１０３を示している。

Ｙ選択回路１０４は、カラムスイッチ（不図示）にカラム選択信号を出力し、一対のカラムスイッチのオン・オフを制御する回路である。一対のカラムスイッチは、一対のビット線にそれぞれ対応して設けられ、一対のビット線と一対のローカルＩＯ線（不図示）とを接続する。すなわち、カラム選択信号に応答してオンとなるカラムスイッチは、データ読み出し動作の際には、センスアンプ１０２により読み出した信号をローカルＩＯ線に出力する。
また、一対のローカルＩＯ線は、複数のセンスアンプに共通に設けられるローカルＩＯアンプ（不図示）のセンスアンプ側の一対の入出力端子に接続される。このローカルＩＯアンプは、メモリセルアレイの数の増加により、ローカルＩＯ線及びメインＩＯ線が長くなり、読出し速度が低下することを防止するためのものである。そして、ローカルＩＯアンプの一対のリードライトアンプ１０５側の入出力端子は、一対のメインＩＯ線を介してリードライトアンプ１０５のローカルＩＯアンプ側の一対の入出力端子に接続される。
つまり、メモリセルからのデータ読み出しの際、ローカルＩＯアンプは、カラムスイッチを介して、ローカルＩＯ線に読み出されたセンスアンプの出力を増幅し、増幅結果を一対のメインＩＯ線を介して、リードライトアンプ１０５のローカルＩＯアンプ側の一対の入出力端子に対して出力する。
また、メモリセルへのデータ書き込み動作においては、ローカルＩＯアンプは、リードライトアンプ１０５のローカルＩＯアンプ側の一対の入出力から入力される出力信号を増幅して、センスアンプとともに一対のビット線を駆動し、メモリセルへデータを書きこむ。
なお、通常のＤＲＡＭのセンスアンプ１０２からリードライトアンプ１０５までの構成は、以上のように一対のローカルＩＯ線及びローカルＩＯアンプを備えるものであるが、本実施形態においては、この構成は特徴的な部分ではないので、センスアンプ１０２の出力は、カラムスイッチ及び一対のメインＩＯ線を介して、リードライトアンプ１０５のセンスアンプ側の入出力端子へ接続されるものとする。

図１に戻って、リードライトアンプ１０５は、入出力端子をセンスアンプ１０２側と入出力バッファ１０６側にそれぞれ備え、センスアンプ１０２側において一対のメインＩＯ線が接続される一対の入出力端子を一方の入出力端子とし、入出力バッファ１０６側においてリードライトバス信号線が入出力される入出力端子を他方の入出力端子とする。この一対のメインＩＯ線は、一対のカラムスイッチの一端にそれぞれ接続される。一対のカラムスイッチの他端は、一対のビット線にそれぞれ接続される。
リードライトアンプ１０５は、半導体装置１００の読み出し動作において、カラムスイッチを介して接続される一対のビット線からセンスアンプ１０２により増幅された一対のメインＩＯ線の間の差電位を増幅して、この増幅結果を他方の入出力端子から、リードライトバス信号ＲＷＢＳをリードライトバス信号線を介して、入出力バッファ１０６へ出力する。
また、リードライトアンプ１０５は、半導体装置１００の書き込み動作において、入出力バッファ１０６からリードライトバス信号線を介して他方の入出力端子から入力されるリードライトバス信号ＲＷＢＳを、一方の入出力端子から一対のメインＩＯ線へ出力し、選択されたカラムスイッチを介して、センスアンプ１０２とともに一対のビット線を駆動し、メモリセルへデータを書き込む。

入出力バッファ１０６は、外部入出力端子に接続され、半導体装置１００の書き込み動作において、外部から入力されるデータＤＡＴＡをバッファリングして、リードライトバス信号線を介して、リードライトバス信号ＲＷＢＳを、リードライトアンプ１０５の他方の入出力端子へ出力する。
また、入出力バッファ１０６は、半導体装置１００の読み出し動作において、リードライトアンプ１０５の他方の入出力端子から、リードライトバス信号線を介して入力されるリードライトバス信号ＲＷＢＳを、バッファリングしてデータＤＡＴＡを外部端子へ出力する。

アドレスバッファ１０７は、外部（例えばテスタ）から、メモリセルのワード線の位置を示すロウアドレスＸＡＤＤ、ビット線及びカラムスイッチの位置を示す信号であるカラムアドレスＹＡＤＤが入力される。
アドレスバッファ１０７は、テストデコーダ１１１により時分割で制御されることにより、その外部端子から入力されるアドレス信号ＡＤＤのうち、ロウアドレスＸＡＤＤを内部アドレス信号ＸＡＤとしてロウデコーダ１０８に、カラムアドレスＹＡＤＤを内部アドレス信号ＹＡＤとしてカラムデコーダ１１０に出力する。
なお、本実施形態において、ロウアドレスＸＡＤＤは、１４ビットのロウアドレスＸＡＤＤ［１３：０］として外部から入力されるものとし、アドレスバッファ１０７は、内部アドレス信号ＸＡＤ［１３：０］をロウデコーダ１０８に出力するものとする。

ロウデコーダ１０８は、１１ビットの内部アドレス信号ＸＡＤ［１０：０］を、複数のグループに分け、各グループの中で内部アドレス信号ＸＡＤをデコードし、デコード結果の信号をメインワードドライバＭＷＤに対して出力する。例えば、ロウデコーダ１０８は、内部アドレス信号ＸＡＤ［１０：０］を下位側から、４ビットの内部アドレス信号ＸＡＤ［３：０］、４ビットの内部アドレス信号ＸＡＤ［７：４］、３ビットの内部アドレス信号ＸＡＤ［１０：８］の３グループに分ける。
そして、ロウデコーダ１０８は、は、各グループから、１６本、１６本及び８本のデコード結果の信号であるデコード信号ＸＤＥＣ１［１５］、デコード信号ＸＤＥＣ２［１５］、デコード信号ＸＤＥＣ３［７］を生成し、複数のメインワードドライバＭＷＤに対してそれぞれ出力する。
複数のメインワードドライバＭＷＤは、デコード信号ＸＤＥＣ１［１５］、ＸＤＥＣ２［１５］、ＸＤＥＣ３［７］が入力され、これらに基づき、２の１１乗、すなわち、２０４８のメインワード信号を複数のメモリセルアレイに対応して設けられる複数のサブワードドライバＳＷＤに対して出力する。

また、ロウデコーダ１０８は、内部アドレス信号ＸＡＤ［１３：１１］をデコーディングし、８本のデコード結果のデコード信号ＸＤＥＣ４［７］を、複数のサブワードドライバＳＷＤに対して出力する。
複数のサブワードドライバＳＷＤは、入力されるデコード信号ＸＤＥＣ４［７］と、さらに、複数のメインワードドライバＭＷＤから入力される２０４８本のメインワード信号のアンド論理をとって、１６３８４本のワード線のいずれかを駆動し、駆動するワード線のメモリセルのドレインとビット線を接続する。すなわち、１６３８４本のワード線は、デコード信号ＸＤＥＣ１〜デコード信号ＸＤＥＣ４、つまりロウアドレスＸＡＤＤ［１３：０］により位置が特定される。

さらに、ロウデコーダ１０８は、テストモードとしての書き込み動作及び読み出し動作において、複数のメインワードドライバＭＷＤに出力するデコード信号ＸＤＥＣ１［１５］、デコード信号ＸＤＥＣ２［１５］、デコード信号ＸＤＥＣ３［７］を、アドレス検知回路１０９に対しても出力する。なお、アドレス検知回路１０９に対して出力する信号は、内部アドレス信号ＸＡＤ［１０：０］であってもよい。

アドレス検知回路１０９は、テストモードとしての書き込み動作及び読み出し動作において、ロウデコーダ１０８から入力されるデコード信号ＸＤＥＣ１〜デコード信号ＸＤＥＣ３の論理と、予め設定された、特定のメモリセルアレイに対応して設けられるメインワードドライバＭＷＤに入力されるデコード信号ＸＤＥＣ１〜デコード信号ＸＤＥＣ３の論理と、を比較する。
なお、比較において、内部アドレス信号ＸＡＤ［１０：０］の論理と、特定のメモリセルアレイに対応して設けられるメインワードドライバＭＷＤを特定する内部アドレス信号ＸＡＤ［１０：０］の論理、とを比較する構成としてもよい。
アドレス検知回路１０９は、比較結果が一致した場合、活性レベルの反転制御信号ＲＭ１をリードライトアンプ１０５に出力する。なお、詳細について、特定のメモリセルアレイの構成の説明とともに、後述する。

カラムデコーダ１１０は、内部アドレス信号ＹＡＤを、デコードし、デコード結果の信号をＹ選択回路に対して出力する。

テストデコーダ１１１は、コマンド信号ＣＭＤ（例えばチップセレクト信号ＣＳＢ、ロウアドレスストローブ信号ＲＡＳＢ、カラムアドレスストローブ信号ＣＡＳＢ及びライトイネーブルＷＥＢ）を、例えば内部クロック信号に同期してラッチした後デコードし、デコード結果に応じて、ロウ系制御回路１１２及びカラム系制御回路１１３に対して、動作を指示する制御信号（内部コマンド信号、内部テスト信号ＴＥＳＴ）を出力する。
なお、内部クロック信号は、例えば、半導体装置１００に外部から入力されるクロック信号ＣＫ、クロック信号ＣＫの相補的信号である反転クロック信号／ＣＫと、入力されるクロック信号ＣＫ及び反転クロック信号／ＣＫが有効か否かを示すクロックイネーブル信号ＣＫＥと、が入力されるクロック発生回路が発生する構成としてよい。

ロウ系制御回路１１２は、通常モードとしての動作及びテストモードとしての動作のいずれの動作においても、内部コマンド信号が入力されると、ロウデコーダ１０８を制御し、上述した内部アドレス信号ＸＡＤをデコーディングする動作をロウデコーダ１０８に実行させる。
また、ロウ系制御回路１１２は、テストモードとしての動作において、内部テスト信号ＴＥＳＴが入力されると、ロウデコーダ１０８を制御し、デコーディング動作の結果発生したデコード信号ＸＤＥＣ１〜デコード信号ＸＤＥＣ３を内部アドレス検知回路１０９に出力させる。

カラム系制御回路１１３は、通常モードとしての動作及びテストモードとしての動作のいずれの動作においても、内部コマンド信号が入力されると、カラムデコーダ１１０を制御し、カラムデコーダ１１０に内部アドレス信号ＹＡＤをデコーディングする動作を実行させる。
また、カラム系制御回路１１３は、通常モードとしての動作及びテストモードとしての動作のいずれの動作においても、センスアンプ１０２の活性タイミングを制御し、センスアンプ１０２に増幅動作を実行させる。
また、カラム系制御回路１１３は、通常モードとしての動作及びテストモードとしての動作のいずれの動作においても、リードライトアンプ１０５に読み出し、書き込み動作を実行させる。なお、テストモードとしての読み出し及び書き込み動作におけるリードライトアンプ１０５の読み出し、書き込み動作は本願の特徴部分であり、これについては後述する。

ここで、テストデコーダ１１１に入力されるコマンド信号と、半導体装置１００の動作について説明する。
コマンド信号ＣＭＤには、半導体装置１００にメモリセルに接続されるワード線の選択を指示するＡＣＴコマンドがある。半導体装置１００は、このＡＣＴコマンドが入力されると、アドレスバッファに外部から入力されるアドレス信号のうち、ワード線の位置を示すロウアドレスＸＡＤＤを基に、ロウアドレスＸＡＤＤに対応するワード線選択を実行する。

すなわち、テストデコーダ１１１は、ＡＣＴコマンドが入力されると、内部コマンド信号をアドレスバッファ１０７に出力して、内部アドレス信号ＸＡＤを出力させる。
また、テストデコーダ１１１は、内部コマンド信号をロウ系制御回路１１２に出力し、ロウ系制御回路１１２は内部コマンド信号を受けて、ロウデコーダ１０８にデコーディング動作を実行させる。
ロウデコーダ１０８は、内部アドレス信号ＸＡＤをデコーディングして、デコード結果のデコード信号ＸＤＥＣ１〜ＸＤＥＣ４をワードドライバ及びサブワードドライバに出力する。
サブワードドライバ１０３は、入力されるメインワード信号及びデコード信号に基づき、自己に接続されるワード線ＷＬを駆動し、ワード線ＷＬに接続されたメモリセルＭＣを選択させる。

また、コマンド信号ＣＭＤには、メモリセルからのデータ読み出しを指示するＲＥＡＤコマンドがある。半導体装置１００は、上記ＡＣＴコマンドに続いて、このＲＥＡＤコマンドが入力されると、アドレスバッファに外部から入力されるアドレス信号ＡＤＤのうち、カラムスイッチ及びビット線ＢＬの位置を示すカラムアドレスＹＡＤＤを基に、カラムアドレスＹＡＤＤに対応するカラムスイッチ選択を実行する。

すなわち、上記ＡＣＴコマンドによりワード線が選択された後、テストデコーダ１１１は、ＲＥＡＤコマンドが入力されると、内部コマンド信号をアドレスバッファ１０７に出力して、内部アドレス信号ＹＡＤを出力させる。
また、テストデコーダ１１１は、内部コマンド信号をカラム系制御回路１１３に出力し、カラム系制御回路１１３は内部コマンド信号を受けて、カラムデコーダ１１０にデコーディング動作を実行させる。
また、カラム系制御回路１１３は、センスアンプ１０２を活性化させ、ビット線対間の差電位を増幅させる。
また、Ｙ選択回路１０４は、カラムデコーダ１１０から入力されるデコード信号に基づいてカラムスイッチを選択し、ビット線対とメインＩＯ線対を接続させる。

また、カラム系制御回路１１３は、メインＩＯ線対が接続されるリードライトアンプ１０５を制御し、リードライトアンプ１０５は、メインＩＯ線対（後述するメインＩＯ線ＭＩＯＴ及びメインＩＯ線ＭＩＯＢ）間の差電位を増幅し、増幅結果に基づいて、リードライトバス線を介して、Ｌレベル（正論理「０」）またはＨレベル（正論理「１」）のリードライトバス信号ＲＷＢＳを、入出力バッファ１０６へ出力する。
つまり、メインＩＯ線ＭＩＯＴがＬレベル（正論理「０」）、メインＩＯ線ＭＩＯＢがＨレベル（負論理「０」）のとき、リードライトバス信号ＲＷＢＳをＬレベル（正論理「０」）とする。また、メインＩＯ線ＭＩＯＴがＨレベル（正論理「１」）、メインＩＯ線ＭＩＯＢがＬレベル（負論理「１」）のとき、リードライトバス信号ＲＷＢＳをＨレベル（正論理「１」）とする。

入出力バッファ１０６は、読み出し動作において、リードライトバス信号ＲＷＢＳをバッファリングして外部入出力端子ＤＱから出力する。
本実施形態において、入出力バッファ１０６は、リードライトバス信号ＲＷＢＳの論理を変更しないで外部入出力端子ＤＱからデータＤＡＴＡを出力するものとする。
つまり、入出力バッファ１０６は、リードライトバス信号ＲＷＢＳがＬレベル（正論理「０」）のとき、外部へデータ「０」として、Ｌレベル（正論理「０」）のデータＤＡＴＡを出力し、リードライトバス信号ＲＷＢＳがＨレベル（正論理「１」）のとき、外部へデータ「１」として、Ｈレベル（正論理「１」）のデータＤＡＴＡを出力するものとする。

また、コマンド信号ＣＭＤには、メモリセルへのデータ書き込みを指示するＷＲＩＴＥコマンドがある。半導体装置１００は、上記ＡＣＴコマンドに続いて、このＷＲＩＴＥコマンドが入力されると、ＲＥＡＤコマンドが入力される場合と同様に、アドレスバッファに外部から入力されるアドレス信号ＡＤＤのうちカラムスイッチの位置を示すカラムアドレスＹＡＤＤを基に、カラムアドレスＹＡＤＤに対応するカラムスイッチ選択を実行する。

すなわち、上記ＡＣＴコマンドによりワード線が選択された後、テストデコーダ１１１にＷＲＩＴＥコマンドが入力されると、ＲＥＡＤコマンドがされたときと同様に、内部コマンド信号を出力して、アドレスバッファ１０７及びカラム系制御回路を制御して、それぞれの回路に上述した動作を実行させる。
カラム系制御回路１１３は、センスアンプ１０２及びカラムデコーダ１１０に、上述したＲＥＡＤコマンドが入力された場合と同様の増幅動作及びデコーディング動作をそれぞれ実行させる。また、Ｙ選択回路１０４は、上述したカラムスイッチ選択動作を実行する。

また、カラム系制御回路１１３は、メインＩＯ線対が接続されるリードライトアンプ１０５を制御し、入出力バッファ１０６が出力するリードライトバス信号ＲＷＢＳの論理に基づいて、メインＩＯ線対（後述するメインＩＯ線ＭＩＯＴ及びメインＩＯ線ＭＩＯＢ）の両方を論理「０」または論理「１」のいずれか一方にする。
つまり、リードライトバス信号ＲＷＢＳがＬレベル（正論理「０」）の場合、メインＩＯ線ＭＩＯＴをＬレベル（正論理「０」）、メインＩＯ線ＭＩＯＢをＨレベル（負論理「０」）、リードライトバス信号ＲＷＢＳがＨレベル（正論理「１」）の場合、メインＩＯ線ＭＩＯＴをＨレベル（正論理「１」）、メインＩＯ線ＭＩＯＢをＬレベル（負論理「１」）とする。

入出力バッファ１０６は、書き込み動作において、外部入出力端子ＤＱから入力するデータＤＡＴＡをバッファリングして、リードライトバス信号ＲＷＢＳをリードライトアンプ１０５に出力する。
本実施形態において、入出力バッファ１０６は、入力されるデータＤＡＴＡの論理を変更しないで、リードライトバス信号ＲＷＢＳをリードライトアンプ１０５に出力するものとする。
つまり、入出力バッファ１０６は、外部からデータ「０」としてＬレベルのデータＤＡＴＡが入力されると、Ｌレベル（正論理「０」）のリードライトバス信号ＲＷＢＳを、外部からデータ「１」としてＨレベルのデータＤＡＴＡが入力されると、Ｈレベル（正論理「１」）のリードライトバス信号ＲＷＢＳを、リードライトアンプ１０５に出力するものとする。

また、コマンド信号ＣＭＤには、半導体装置１００にテスト動作を指示するＴＥＳＴコマンドがある。半導体装置１００は、このＴＥＳＴコマンドが入力されると、上述したＡＣＴコマンドが入力され、かつＡＣＴコマンドに続いてＲＥＡＤコマンドが入力される場合と同様の動作（テストモードとしての読み出し動作）を実行する。また、半導体装置１００は、このＴＥＳＴコマンドが入力されると、ＡＣＴコマンドが入力され、かつＡＣＴコマンドに続いてＷＲＩＴＥコマンドが入力される場合と同様の動作（テストモードとして書き込み動作）を実行する。さらに、半導体装置１００は、このＴＥＳＴコマンドが入力されると、書き込み及び読み出し動作それぞれにおいて、テストモードに係る動作を実行する。
すなわち、テストデコーダ１１１は、ＴＥＳＴコマンドが入力されると、上記各内部コマンド信号を出力して、上述した通常モードとして書き込み及び読み出し動作を、上述した各回路に実行させるとともに、テスト信号ＴＥＳＴをロウ系制御回路１１２及びカラム系制御回路１１３に出力する。

ロウ系制御回路１１２は、テストモードとしての読み出し動作及び書き込みにおいて、テスト信号ＴＥＳＴが入力されると、上述したロウデコーダ１０８にデコード信号ＸＤＥＣを複数のメインワードドライバＭＷＤ及び複数のサブワードドライバＳＷＤに出力させる制御を実行させるとともに、ロウデコーダ１０８にデコード信号ＸＤＥＣ１〜デコード信号ＸＤＥＣ３をアドレス検知回路に対して出力させる。

アドレス検知回路１０９は、テストモードとしての書き込み動作及び読み出し動作において、ロウデコーダ１０８から入力されるデコード信号ＸＤＥＣ１〜デコード信号ＸＤＥＣ３の論理と、予め設定された、特定のメモリセルアレイに対応して設けられるメインワードドライバＭＷＤに入力されるデコード信号ＸＤＥＣ１〜デコード信号ＸＤＥＣ３の論理と、を比較する。アドレス検知回路１０９は、比較結果が一致した場合、活性レベルの反転制御信号ＲＭ１をリードライトアンプ１０５に出力する。
なお、アドレス検知回路１０９は、テストモードとして動作において比較結果が一致しない場合、及び、通常モードとしての動作の場合、反転制御信号ＲＭ１を非活性レベルにしている。

また、カラム系制御回路１１３は、テスト信号ＴＥＳＴが入力されると、センスアンプ１０２に増幅動作を実行させ、所定時間経過後、続いてカラムデコーダ１１０を制御する。また、Ｙ選択回路１０４はカラムスイッチを選択し、ビット線対とメインＩＯ線対を接続する。また、カラム系制御回路１１３は、リードライトアンプ１０５に、テストモードに係る動作を実行させる。詳細について以下に述べる。

図２は、図１に示すリードライトアンプ１０５の構成を示すブロック図である。
リードライトアンプ１０５は、データアンプ２０１、ライトアンプ２０２、データ反転制御回路リード用２０３、及びデータ反転制御回路ライト用２０４を備える。
データアンプ２０１は、半導体装置１００の読み出し動作において、カラム系制御回路１１３が出力する活性レベルのデータアンプイネーブル信号ＤＡＥが入力され、メインＩＯ線対（メインＩＯ線ＭＩＯＴ及びメインＩＯ線ＭＩＯＢ）の差電位を、一方が電源電圧レベル、他方が接地レベルになるまで増幅し、増幅結果（以下、増幅結果ＤＡＯＵＴ）をデータ反転制御回路リード用２０３に出力する。
ここで、データアンプ２０１は、メインＩＯ線ＭＩＯＴの電位＞メインＩＯ線ＭＩＯＢの場合、Ｈレベル（正論理「１」）の増幅結果ＤＡＯＵＴを出力するものとする。また、データアンプ２０１は、メインＩＯ線ＭＩＯＴの電位＜メインＩＯ線ＭＩＯＢの場合、Ｌレベル（正論理「０」）の増幅結果ＤＡＯＵＴを出力するものとする。

データ反転制御回路リード用２０３は、読み出し動作において、反転制御信号ＲＭ１が非活性レベルのとき、増幅結果ＤＡＯＵＴを論理反転しないで、リードライトバス信号ＲＷＢＳとして、リードライトバス線を介して入出力バッファ１０６に出力する。また、データ反転制御回路リード用２０３は、読み出し動作において、反転制御信号ＲＭ１が活性レベルのとき、増幅結果ＤＡＯＵＴを論理反転し、リードライトバス信号ＲＷＢＳとして、リードライトバス線を介して入出力バッファ１０６に出力する。

つまり、データアンプ２０１及びデータ反転制御回路リード用２０３は、通常モードとしての読み出し動作において、反転制御信号ＲＭ１は非活性レベルであり、メインＩＯ線ＭＩＯＴの電位＞メインＩＯ線ＭＩＯＢの場合、Ｈレベル（正論理「１」）のリードライトバス信号ＲＷＢＳを出力し、メインＩＯ線ＭＩＯＴの電位＜メインＩＯ線ＭＩＯＢの場合、Ｌレベル（正論理「０」）のリードライトバス信号ＲＷＢＳを出力する。

また、データアンプ２０１及びデータ反転制御回路リード用２０３は、テストモードとしての読み出し動作において、反転制御信号ＲＭ１が非活性レベルのとき、通常モードとしての読み出し動作と同様に、メインＩＯ線ＭＩＯＴの電位＞メインＩＯ線ＭＩＯＢの場合、Ｈレベル（正論理「１」）のリードライトバス信号ＲＷＢＳを出力し、メインＩＯ線ＭＩＯＴの電位＜メインＩＯ線ＭＩＯＢの場合、Ｌレベル（正論理「０」）のリードライトバス信号ＲＷＢＳを出力する。

一方、データアンプ２０１及びデータ反転制御回路リード用２０３は、テストモードとしての読み出し動作において、反転制御信号ＲＭ１が活性レベルのとき、メインＩＯ線ＭＩＯＴの電位＞メインＩＯ線ＭＩＯＢの場合、Ｌレベル（正論理「０」）のリードライトバス信号ＲＷＢＳを出力し、メインＩＯ線ＭＩＯＴの電位＜メインＩＯ線ＭＩＯＢの場合、Ｈレベル（正論理「１」）のリードライトバス信号ＲＷＢＳを出力する。

ライトアンプ２０２は、半導体装置１００の書き込み動作において、カラム系制御回路１１３が出力する活性レベルのライトアンプイネーブル信号ＷＡＥが入力され、データ反転制御回路ライト用２０４が出力する信号（以下、ライトアンプ入力信号ＷＡＩＮとする）の論理により、メインＩＯ線対（メインＩＯ線ＭＩＯＴ及びメインＩＯ線ＭＩＯＢ）を駆動する。

ライトアンプ２０２は、ライトアンプ入力信号ＷＡＩＮがＬレベル（正論理「０」）のとき、メインＩＯ線ＭＩＯＴの電位をＬレベル（正論理「０」）に、メインＩＯ線ＭＩＯＢの電位をＨレベル（負論理「０」）にする。
一方、ライトアンプ２０２は、ライトアンプ入力信号ＷＡＩＮがＨレベル（正論理「１」）のとき、メインＩＯ線ＭＩＯＴの電位をＨレベル（正論理「１」）に、メインＩＯ線ＭＩＯＢの電位をＬレベル（負論理「１」）にする。

データ反転制御回路ライト用２０４は、書き込み動作において、反転制御信号ＲＭ１が非活性レベルのとき、リードライトバス信号ＲＷＢＳを論理反転しないで、ライトアンプ入力信号ＷＡＩＮとして、ライトアンプ２０２に出力する。また、データ反転制御回路ライト用２０４は、書き込み動作において、反転制御信号ＲＭ１が活性レベルのとき、リードライトバス信号ＲＷＢＳを論理反転し、ライトアンプ入力信号ＷＡＩＮとして、ライトアンプ２０２に出力する。

つまり、ライトアンプ２０２及びデータ反転制御回路ライト用２０４は、通常モードとしての書き込み動作において、反転制御信号ＲＭ１は非活性レベルであり、リードライトバス信号ＲＷＢＳがＬレベル（正論理「０」）の場合、メインＩＯ線ＭＩＯＴの電位をＬレベル（正論理「０」）に、メインＩＯ線ＭＩＯＢの電位をＨレベル（負論理「０」）にする。
また、ライトアンプ２０２及びデータ反転制御回路ライト用２０４は、通常モードとしての書き込み動作において、反転制御信号ＲＭ１は非活性レベルであり、リードライトバス信号ＲＷＢＳがＨレベル（正論理「１」）の場合、メインＩＯ線ＭＩＯＴの電位をＨレベル（正論理「１」）に、メインＩＯ線ＭＩＯＢの電位をＬレベル（負論理「１」）にする。

また、ライトアンプ２０２及びデータ反転制御回路ライト用２０４は、テストモードとしての書き込み動作において、反転制御信号ＲＭ１が非活性レベルのとき、通常モードとしての書き込み動作と同様に、リードライトバス信号ＲＷＢＳがＬレベル（正論理「０」）の場合、メインＩＯ線ＭＩＯＴの電位をＬレベル（正論理「０」）に、メインＩＯ線ＭＩＯＢの電位をＨレベル（負論理「０」）にする。
また、ライトアンプ２０２及びデータ反転制御回路ライト用２０４は、テストモードとしての書き込み動作において、反転制御信号ＲＭ１が非活性レベルのとき、通常モードとしての書き込み動作と同様に、リードライトバス信号ＲＷＢＳがＨレベル（正論理「１」）の場合、メインＩＯ線ＭＩＯＴの電位をＨレベル（正論理「１」）に、メインＩＯ線ＭＩＯＢの電位をＬレベル（負論理「１」）にする。

一方、ライトアンプ２０２及びデータ反転制御回路ライト用２０４は、テストモードとしての書き込み動作において、反転制御信号ＲＭ１が活性レベルのとき、リードライトバス信号ＲＷＢＳがＬレベル（正論理「０」）の場合、メインＩＯ線ＭＩＯＴの電位をＨレベル（正論理「１」）に、メインＩＯ線ＭＩＯＢの電位をＬレベル（負論理「１」）にする。
また、ライトアンプ２０２及びデータ反転制御回路ライト用２０４は、テストモードとしての書き込み動作において、反転制御信号ＲＭ１が活性レベルのとき、リードライトバス信号ＲＷＢＳがＨレベル（正論理「１」）の場合、メインＩＯ線ＭＩＯＴの電位をＬレベル（正論理「０」）に、メインＩＯ線ＭＩＯＢの電位をＨレベル（負論理「０」）にする。

次に、半導体装置１００のメモリセルアレイのレイアウト構成について、図３及び図４を用いて説明する。
図３（ａ）は、半導体装置１００に入力される１４ビットのロウアドレスＸＡＤＤ［１３：０］のうち、上位のロウアドレスＸＡＤＤ［１３：１１］を含むロウアドレスＸＡＤＤ［１３：１０］の論理を示している。また、図３（ｂ）は、半導体装置１００が備える複数のメモリセルアレイ、センスアンプ列、及び下位のロウアドレスＸＡＤＤ［１０：０］でメモリセルアレイ内の位置が示されるワード線ＷＬのレイアウト構成を示している。
また、図４は、図３（ｂ）における複数のメモリセルアレイのうち連続する３個のメモリセルアレイについて、センスアンプ列、メインワードドライバＭＷＤ、及びサブワードドライバＳＷＤのレイアウト構成を示している。

図３（ｂ）を参照して、半導体装置１００は、２４個のメモリセルアレイを備えている。
２４個のメモリセルアレイにおけるメモリセルは、ロウアドレスＸＡＤＤ［１３：０］で半導体装置１００における位置が示される１６３８４本のワード線のいずれか１本で選択され、ビット線に接続される。
複数のメモリセルアレイは、上位のロウアドレスＸＡＤＤ［１３：１１］の論理及び下位のロウアドレスＸＡＤＤ［１０：０］の論理により、ロウアドレスＸＡＤＤ［１３：０］の下位側から順番に、２４個のメモリセルアレイに区切られている。
また、連続する３個のメモリセルアレイは、下位のロウアドレスＸＡＤＤ［１０：０］が２のべき乗でうまく区切られない構成で分割されている。

例えば、連続する３個のメモリセルアレイＭＣＡ０〜メモリセルアレイＭＣＡ２は、図３（ａ）及び図３（ｂ）に示すように、ロウアドレスＸＡＤＤ［１３：１１］が全て論理「０」であるので他の２１個のメモリセルアレイから区別されるとともに、下位のロウアドレスＸＡＤＤ［１０：０］を用いて区切られている。
つまり、０≦ＸＡＤＤ［１０：０］＜６８８（６８８は２のべき乗でない整数）のメモリセルアレイＭＣＡ０、６８８≦ＸＡＤＤ［１０：０］＜１３６０（１３６０は２のべき乗でない整数）のメモリセルアレイＭＣＡ１、Ｑ≦ＸＡＤＤ［１０：０］＜２０４８のメモリセルアレイＭＣＡ２に区切られている。

これらの、メモリセルアレイＭＣＡ０〜メモリセルアレイＭＣＡ２におけるメモリセルにおいて、半導体装置１００に外部から供給されるロウアドレスＸＡＤＤ［１３：０］のうちロウアドレスＸＡＤＤ［１３：１１］が全て論理「０」であるとき、ロウアドレスＸＡＤＤ［１０：０］の論理によって位置が示される１本のワード線が選択され、その選択されたワード線に接続されたメモリセルだけが対応するビット線と接続される。

その他のメモリセルアレイＭＣＡ３〜メモリセルアレイＭＣＡ２３も、連続する３個のメモリセルアレイが、メモリセルアレイＭＣＡ０〜メモリセルアレイＭＣＡ２と同様に、２のべき乗でないロウアドレスＸＡＤＤ［１０：０］により区切られている。
つまり、２４個のメモリセルアレイは、整数ｎ（０≦ｎ≦７）を用いて、連続する３個のメモリセルアレイＭＣＡｐ（ｐ＝ｎ×３）、メモリセルアレイＭＣＡｑ（ｑ＝ｐ＋１）、及びメモリセルアレイＭＣＡｒ（ｒ＝ｑ＋１）が、上位のロウアドレスＸＡＤＤ［１３：１１］の論理で、まず他の２１個のメモリセルアレイと区切られる。

また、連続する３個のメモリセルアレイＭＣＡｐ、メモリセルアレイＭＣＡｑ、及びメモリセルアレイＭＣＡｒは、更に下位のロウアドレスＸＡＤＤ［１０：０］の論理で、次の様に区切られる。
メモリセルアレイＭＣＡｐは、０≦ＸＡＤＤ［１０：０］＜６８８（６８８は２のべき乗でない整数）、メモリセルアレイＭＣＡｑは、６８８≦ＸＡＤＤ［１０：０］＜１３６０（１３６０は２のべき乗でない整数）、メモリセルアレイＭＣＡｒは、１３６０≦ＸＡＤＤ［１０：０］＜２０４８で区切られる。
また、２４個のメモリセルアレイにおけるメモリセルにおいて、ロウアドレスＸＡＤＤ［１３：０］及びロウアドレスＸＡＤＤ［１０：０］の論理によってその位置が示されるワード線が、読み出し動作または書き込み動作において１６３８４本のうち１本選択されると、その選択されたワード線に接続されたメモリセルだけがビット線と接続される。

また、図３に示すように、センスアンプ列ｍ（０≦ｍ≦２４）は、センスアンプ列ｍ（０≦ｍ≦２３）がメモリセルアレイＭＣＡｍの左側に配置され、センスアンプ列２４は、メモリセルアレイＭＣＡ２３の右側に配置されている。
複数のセンスアンプ列ｍにおいて、ワード線が選択されるメモリセルアレイの両側にあるセンスアンプ列の一方が、読み出し動作または書き込み動作において、カラム系制御回路１１３により活性化される。
また、図３において不図示のカラムスイッチは、センスアンプ列が増幅動作を開始してから所定時間経過した後、Ｙ選択回路が出力するカラム選択信号によりオンされ、ビット線対と、メインＩＯ線対（図３において不図示）との接続を行う。

図４は、図３（ｂ）に示す２４個のメモリセルアレイのうち、連続する３個のメモリセルアレイＭＣＡｐ（ｐ＝ｎ×３）、メモリセルアレイＭＣＡｑ（ｑ＝ｐ＋１）。及びメモリセルアレイＭＣＡｒ（ｒ＝ｑ＋１）と、センスアンプ列、メインワードドライバＭＷＤ及びサブワードドライバＳＷＤとのレイアウト構成を示している。
なお、図４において、図３に示したセンスアンプ列のうち、メモリセルアレイＭＣＡｐの左側のセンスアンプ列ＳＡｐ、及びメモリセルアレイＭＣＡｒの右側のセンスアンプ列ＳＡｒ＋１は省略して示している。

図４において、図３に示すメモリセルアレイ各々は、サブワードドライバＳＷＤによりそれぞれ分割され、配置されている。
メモリセルアレイＭＣＡｐは、複数のサブワードドライバ（サブワードドライバＳＷＤｐ１、サブワードドライバＳＷＤｐ２、…）により、複数のメモリセルアレイ（メモリセルアレイＭＣＡｐ１、メモリセルアレイＭＣＡｐ２、…）に分割される。
同様に、メモリセルアレイＭＣＡｑは、複数のサブワードドライバ（サブワードドライバＳＷＤｑ１、サブワードドライバＳＷＤｑ２、…）により、複数のメモリセルアレイ（メモリセルアレイＭＣＡｑ１、メモリセルアレイＭＣＡｑ２、…）に分割される。
また、メモリセルアレイＭＣＡｒは、複数のサブワードドライバ（サブワードドライバＳＷＤｒ１、サブワードドライバＳＷＤｒ２、…）により、複数のメモリセルアレイ（メモリセルアレイＭＣＡｒ１、メモリセルアレイＭＣＡｒ２、…）に分割される。
これらの複数のメモリセルアレイ各々は、複数のワード線、複数のビット線、複数のワード線と複数のビット線各々の交点に配置されるメモリセルから構成される。

また、図４において、分割されたメモリセルアレイ各々の左右には、センスアンプ列が配置される。
センスアンプ列ＳＡｐ１（不図示）は、メモリセルアレイＭＣＡｐ１の左側に配置され、センスアンプ列ＳＡｐ２（不図示）は、メモリセルアレイＭＣＡｐ２の左側に配置される。
センスアンプ列ＳＡｐは、複数のセンスアンプ列（センスアンプ列ＳＡｐ１、センスアンプ列ＳＡｐ２、…）により構成される。
また、センスアンプ列ＳＡｑ１は、メモリセルアレイＭＣＡｐ１とメモリセルアレイＭＣＡｑ１との間に配置され、センスアンプ列ＳＡｑ２は、メモリセルアレイＭＣＡｐ２とメモリセルアレイＭＣＡｑ２との間に配置される。
センスアンプ列ＳＡｑは、複数のセンスアンプ列（センスアンプ列ＳＡｑ１、センスアンプ列ＳＡｑ２、…）により構成される。
同様に、センスアンプ列ＳＡｒ１は、メモリセルアレイＭＣＡｑ１とメモリセルアレイＭＣＡｒ１との間に配置され、センスアンプ列ＳＡｒ２は、メモリセルアレイＭＣＡｑ２とメモリセルアレイＭＣＡｒ２との間に配置される。
センスアンプ列ＳＡｒは、複数のセンスアンプ列（センスアンプ列ＳＡｒ１、センスアンプ列ＳＡｒ２、…）により構成される。

また、分割されたメモリセルアレイ各々において、複数のビット線は、それぞれが対応するセンスアンプに接続され、さらに、それぞれが不図示のカラムスイッチを介して一対のメインＩＯ線のいずれか一方に接続される。
例えば、メモリセルアレイＭＣＡｐ１におけるビット線ＢＬＴは、センスアンプ列ＳＡｑ１における１個のセンスアンプの一方の入力に接続されるとともに、カラムスイッチの一方の入力に接続される。このカラムスイッチの他方の入力は、上述したメインＩＯ線ＭＩＯＴに接続される。
ビット線ＢＬＴが接続されるセンスアンプの他方の入力には、メモリセルアレイＭＣＡｑ１におけるビット線ＢＬＢが接続される。ビット線ＢＬＢは、ビット線ＢＬＴが接続されるカラムスイッチと対をなすカラムスイッチの一方の入力に接続される。このカラムスイッチの他方の入力は、上述したメインＩＯ線ＭＩＯＢに接続される。

例えば、ビット線ＢＬＴに接続される一つのメモリセルがワード線により選択されると、選択されたメモリセルが記憶するデータはビット線ＢＬＴに読み出される。センスアンプは、ビット線ＢＬＴとビット線ＢＬＢの間に生じる差電位を所定期間増幅し、選択されたメモリセルがデータとしてＨレベルを記憶する場合、ビット線ＢＬＴをＨレベルへ、ビット線ＢＬＢをＬレベルへと増幅する。一方、センスアンプは、選択されたメモリセルがデータとしてＬレベルを記憶する場合、ビット線ＢＬＴをＬレベルへ、ビット線ＢＬＢをＨレベルへと増幅する。
一対のビット線（ビット線ＢＬＴ及びビット線ＢＬＢ）が接続される一対のカラムスイッチがオンすると、ビット線ＢＬＴはメインＩＯ線ＭＩＯＴと、ビット線ＢＬＢはメインＩＯ線ＭＩＯＢと、それぞれ接続される。

半導体装置１００の通常モードとしての読み出し動作において、メインＩＯ線対が接続されるリードライトアンプ１０５は、上述した読み出し動作を行うので、半導体装置１００は、選択されたメモリセルがデータとしてＨレベルを記憶する場合、データ「１」としてＨレベル（正論理「１」）のデータＤＡＴＡを出力する。一方、半導体装置１００は、通常モードとしての読み出し動作において、選択されたメモリセルがデータとしてＬレベルを記憶する場合、データ「０」としてＬレベル（正論理「０」）のデータＤＡＴＡを出力する。
また、半導体装置１００の通常モードとしての書き込み動作において、メインＩＯ線対が接続されるリードライトアンプ１０５は、上述した書き込み動作を行う。つまり、半導体装置１００は、外部からデータ「１」としてＨレベル（正論理「１」）のデータＤＡＴＡが入力される場合、選択されたメモリセルには、データ「１」としてＨレベル（正論理「１」）が書き込まれる。一方、外部からデータ「０」としてＬレベル（正論理「０」）のデータＤＡＴＡが入力される場合、選択されたメモリセルには、データ「０」としてＬレベルが書き込まれる。

つまり、ビット線ＢＬＴに接続されるメモリセルは、外部から、データ「０」としてＬレベルのデータＤＡＴＡが入力される場合、データ「０」としてＬレベルが、データ「１」としてＨレベルのデータＤＡＴＡが入力される場合、データ「１」としてＨレベルが、それぞれ書き込まれてデータとして記憶するので、正論理でデータを記憶するメモリセルである。

なお、図４において不図示のビット線ＢＬＴに隣接するビット線（ビット線ＢＬＴ２とする）は、図４において不図示のセンスアンプ列ＳＡｐ−１に接続される。また、ビット線ＢＬＴ２は、メモリセルアレイＭＣＡｐ１とセンスアンプ列ＳＡｐ１を挟んで対向して配置されるメモリセルアレイＭＣＡｓ１（ｓ＝ｐ−１）内のビット線（ビット線ＢＬＢ２とする）と対をなす。もちろん、メモリセルアレイＭＣＡｐ１が２４個のメモリセルアレイの左端に位置する場合、対をなすビット線がないのでその場合は基準電圧線（これもビット線ＢＬＢ２とする）と対をなす。対をなすビット線対（ビット線ＢＬＴ２及びビット線ＢＬＢ２）は、センスアンプ列ＳＡｐ１のセンスアンプに接続されるとともに、カラムスイッチを介して、一対のメインＩＯ線に接続される。この一対のカラムスイッチがオンすると、ビット線ＢＬＴ２はメインＩＯ線ＭＩＯＴと、ビット線ＢＬＢ２はメインＩＯ線ＭＩＯＢと、それぞれ接続される。
つまり、ビット線ＢＬＴ２に接続されるメモリセルは、外部から、データ「０」としてＬレベルのデータＤＡＴＡが入力される場合、データ「０」としてＬレベルが、データ「１」としてＨレベルのデータＤＡＴＡが入力される場合、データ「１」としてＨレベルが、それぞれ書き込まれてデータとして記憶するので、上記ビット線ＢＬＴに接続されるメモリセルと同様、正論理でデータを記憶するメモリセルである。

従って、メモリセルアレイＭＣＡｐ１におけるメモリセルは、外部から、データ「０」としてＬレベルのデータＤＡＴＡが入力される場合、データ「０」としてＬレベルが、データ「１」としてＨレベルのデータＤＡＴＡが入力される場合、データ「１」としてＨレベルが、それぞれ書き込まれてデータとして記憶するので、正論理でデータを記憶するメモリセルである。
また、同様に、メモリセルアレイＭＣＡｐ内の他のメモリセルアレイＭＣＡｐ２、…等において、メモリセルアレイＭＣＡｐ１と同様に、複数のビット線各々が対応するカラムスイッチを介して、メインＩＯ線ＭＩＯＴに接続される構成となっている。
よって、メモリセルアレイＭＣＡｐにおけるメモリセルは、外部から、データ「０」としてＬレベルのデータＤＡＴＡが入力される場合、データ「０」としてＬレベルが、データ「１」としてＨレベルのデータＤＡＴＡが入力される場合、データ「１」としてＨレベルが、それぞれ書き込まれてデータとして記憶するので、正論理でデータを記憶するメモリセルである。

また、ビット線ＢＬＢに接続される一つのメモリセルがワード線により選択されると、選択されたメモリセルが記憶するデータはビット線ＢＬＢに読み出される。センスアンプは、上述の通りビット線ＢＬＴとビット線ＢＬＢの間に生じる差電位を所定期間増幅し、選択されたメモリセルがデータとしてＨレベルを記憶する場合、ビット線ＢＬＢをＨレベルへ、ビット線ＢＬＴをＬレベルへと増幅する。一方、センスアンプは、選択されたメモリセルがデータとしてＬレベルを記憶する場合、ビット線ＢＬＢをＬレベルへ、ビット線ＢＬＴをＨレベルへと増幅する。
一対のビット線（ビット線ＢＬＴ及びビット線ＢＬＢ）が接続される一対のカラムスイッチがオンすると、ビット線ＢＬＴはメインＩＯ線ＭＩＯＴと、ビット線ＢＬＢはメインＩＯ線ＭＩＯＢと、それぞれ接続される。

半導体装置１００の通常モードとしての読み出し動作において、メインＩＯ線対が接続されるリードライトアンプ１０５は、上述した読み出し動作を行うので、半導体装置１００は、選択されたメモリセルがデータとしてＨレベルを記憶する場合、データ「０」としてＬレベル（正論理「０」）のデータＤＡＴＡを出力する。一方、半導体装置１００は、通常モードとしての読み出し動作において、選択されたメモリセルがデータとしてＬレベルを記憶する場合、データ「１」としてＨレベル（正論理「１」）のデータＤＡＴＡを出力する。
また、半導体装置１００の通常モードとしての書き込み動作において、メインＩＯ線対が接続されるリードライトアンプ１０５は、上述した書き込み動作を行う。つまり、半導体装置１００は、外部からデータ「１」としてＨレベル（正論理「１」）のデータＤＡＴＡが入力される場合、選択されたメモリセルには、データ「１」としてＬレベル（正論理「０」）が書き込まれる。一方、外部からデータ「０」としてＬレベル（負論理「１」）のデータＤＡＴＡが入力される場合、選択されたメモリセルには、データ「０」としてＨレベル（負論理「０」）が書き込まれる。

つまり、ビット線ＢＬＢに接続されるメモリセルは、外部から、データ「０」としてＬレベルのデータＤＡＴＡが入力される場合、データ「０」としてＨレベルが、データ「１」としてＨレベルのデータＤＡＴＡが入力される場合、データ「１」としてＬレベルが、それぞれ書き込まれてデータとして記憶するので、負論理でデータを記憶するメモリセルである。

なお、図４において、ビット線ＢＬＢに隣接する不図示のビット線（ビット線ＢＬＢ３とする）は、センスアンプ列ＳＡｒ１に接続される。また、ビット線ＢＬＢ３は、メモリセルアレイＭＣＡｑ１とセンスアンプ列ＳＡｒ１を挟んで対向して配置されるメモリセルアレイＭＣＡｒ１内のビット線（ビット線ＢＬＴ３とする）と対をなす。対をなすビット線対（ビット線ＢＬＢ３及びビット線ＢＬＴ３）は、センスアンプ列ＳＡｒ１のセンスアンプに接続されるとともに、カラムスイッチを介して、一対のメインＩＯ線に接続される。この一対のカラムスイッチがオンすると、ビット線ＢＬＢ３はメインＩＯ線ＭＩＯＢと、ビット線ＢＬＴ３はメインＩＯ線ＭＩＯＴと、それぞれ接続される。
つまり、ビット線ＢＬＢ３に接続されるメモリセルは、外部から、データ「０」としてＬレベルのデータＤＡＴＡが入力される場合、データ「０」としてＨレベルが、データ「１」としてＨレベルのデータＤＡＴＡが入力される場合、データ「１」としてＬレベルが、それぞれ書き込まれてデータとして記憶するので、上記ビット線ＢＬＢに接続されるメモリセルと同様、負論理でデータを記憶するメモリセルである。

従って、メモリセルアレイＭＣＡｑ１におけるメモリセルは、外部から、データ「０」としてＬレベルのデータＤＡＴＡが入力される場合、データ「０」としてＨレベルが、データ「１」としてＨレベルのデータＤＡＴＡが入力される場合、データ「１」としてＬレベルが、それぞれ書き込まれてデータとして記憶するので、負論理でデータを記憶するメモリセルである。
また、同様に、メモリセルアレイＭＣＡｑ内の他のメモリセルアレイＭＣＡｑ２、…等において、メモリセルアレイＭＣＡｑ１と同様に、複数のビット線各々が対応するカラムスイッチを介して、メインＩＯ線ＭＩＯＢに接続される構成となっている。
よって、メモリセルアレイＭＣＡｑにおけるメモリセルは、外部から、データ「０」としてＬレベルのデータＤＡＴＡが入力される場合、データ「０」としてＨレベルが、データ「１」としてＨレベルのデータＤＡＴＡが入力される場合、データ「１」としてＬレベルが、それぞれ書き込まれてデータとして記憶するので、負論理でデータを記憶するメモリセルである。

また、同様に、メモリセルアレイＭＣＡｒ内の複数のメモリセルアレイ（メモリセルアレイＭＣＡｒ１、メモリセルアレイＭＣＡｒ２、…）において、メモリセルアレイＭＣＡｐ１と同様に、複数のビット線各々が対応するカラムスイッチを介して、メインＩＯ線ＭＩＯＴに接続される構成となっている。
よって、メモリセルアレイＭＣＡｒにおけるメモリセルは、外部から、データ「０」としてＬレベルのデータＤＡＴＡが入力される場合、データ「０」としてＬレベルが、データ「１」としてＨレベルのデータＤＡＴＡが入力される場合、データ「１」としてＨレベルが、それぞれ書き込まれてデータとして記憶するので、正論理でデータを記憶するメモリセルである。

図３に戻って、以上説明したように、連続する３個のメモリセルアレイＭＣＡｐ〜メモリセルアレイＭＣＡｒは、それぞれ正論理でデータを記憶するメモリセルアレイ、負論理でデータを記憶するメモリセルアレイ、正論理でデータを記憶するメモリセルアレイである。図３において、負論理でデータを記憶するメモリセルアレイをメモリセルアレイ「ＲＭ１ ａｒｅａ」で示している。
図３において、ロウアドレスＸＡＤＤ［１３：１１］の論理が全てゼロでない複数のメモリセルアレイ（メモリセルアレイＭＣＡ３〜メモリセルアレイＭＣＡ２３）は、連続する３個のメモリセルアレイを省略して示しているが、これらの連続する３個のメモリセルアレイの真ん中に位置するメモリセルアレイも、メモリセルアレイＭＣＡ１と同じく、メモリセルアレイ「ＲＭ１ ａｒｅａ」である。

つまり、整数ｎ（０≦ｎ≦７）を用いて、メモリセルアレイＭＣＡｐ（ｐ＝ｎ×３）が正論理でデータを記憶するメモリセルアレイ、メモリセルアレイＭＣＡｑ（ｑ＝ｐ＋１）がメモリセルアレイ「ＲＭ１ ａｒｅａ」、メモリセルアレイＭＣＡｒ（ｒ＝ｑ＋１）が正論理でデータを記憶するメモリセルアレイである。

メモリセルアレイ「ＲＭ１ ａｒｅａ」におけるメモリセルは、テストモードとしての書き込み動作において、外部から入力されたデータが反転して書き込まれる。つまり、メモリセルアレイ「ＲＭ１ ａｒｅａ」のメモリセルが選択された場合、正論理でデータを記憶するメモリセルアレイにおけるメモリセルが選択された場合に外部（テスタ）が供給するデータＤＡＴＡと同じ論理のデータＤＡＴＡを外部から供給するとする。メモリセルアレイ「ＲＭ１ ａｒｅａ」におけるメモリセルがデータとして記憶する電圧レベルは、正論理でデータを記憶するメモリセルアレイにおけるメモリセルがデータとして記憶する電圧レベルと同じ電圧レベルになる。

また、テストモードとしての読み出し動作において、メモリセルアレイ「ＲＭ１ ａｒｅａ」におけるメモリセルから読み出されるデータは、反転され、反転されたデータが外部にデータＤＡＴＡとして読み出される。
そのため、まず、テストモードとしての書き込み動作において、メモリセルアレイ「ＲＭ１ ａｒｅａ」のメモリセルを選択し、正論理でデータを記憶するメモリセルアレイにおけるメモリセルが選択された場合に外部（テスタ）が供給するデータＤＡＴＡと同じ論理のデータＤＡＴＡを外部から供給する。供給されたデータＤＡＴＡは、反転されて、メモリセルアレイ「ＲＭ１ ａｒｅａ」におけるメモリセルにデータとして記憶される。このメモリセルに記憶されたデータは、テストモードとしての読み出し動作において、反転され外部へデータＤＡＴＡとして読み出される。つまり、メモリセルアレイ「ＲＭ１ ａｒｅａ」から外部へデータＤＡＴＡとして読み出されるデータを判定する期待値と、正論理でデータを記憶するメモリセルアレイのメモリセルから外部へデータＤＡＴＡとして読み出されるデータを判定する期待値とを変える必要はない。

図４に戻って、メインワードドライバＭＷＤｐは、ロウデコーダ１０８が出力するデコード信号ＸＤＥＣ１［１５］のうち数本、デコード信号ＸＤＥＣ２［１５］のうち数本、及びデコード信号ＸＤＥＣ３［７］のうち数本が入力される。メインワードドライバＭＷＤｐは、ロウアドレスＸＡＤＤ［１０：０］の論理が０≦ＸＡＤＤ［１０：０］＜６８８のとき、ロウアドレスＸＡＤＤ［１０：０］で位置が示されるメインワード信号を活性化して、複数のサブワードドライバ（サブワードドライバＳＷＤｐ１、サブワードドライバＳＷＤｐ２、…）に出力する。

同様に、メインワードドライバＭＷＤｑは、ロウデコーダ１０８が出力するデコード信号ＸＤＥＣ１［１５］のうち数本、デコード信号ＸＤＥＣ２［１５］のうち数本、及びデコード信号ＸＤＥＣ３［７］のうち数本が入力される。メインワードドライバＭＷＤｑは、ロウアドレスＸＡＤＤ［１０：０］の論理が６８８≦ＸＡＤＤ［１０：０］＜１３６０のとき、ロウアドレスＸＡＤＤ［１０：０］で位置が示されるメインワード信号を活性化して、複数のサブワードドライバ（サブワードドライバＳＷＤｑ１、サブワードドライバＳＷＤｑ２、…）に出力する。

同様に、メインワードドライバＭＷＤｒは、上述の通り、ロウデコーダ１０８が出力するデコード信号ＸＤＥＣ１［１５］のうち数本、デコード信号ＸＤＥＣ２［１５］のうち数本、及びデコード信号ＸＤＥＣ３［７］のうち数本が入力される。メインワードドライバＭＷＤｒは、ロウアドレスＸＡＤＤ［１０：０］の論理が１３６０≦ＸＡＤＤ［１０：０］＜２０４７のとき、ロウアドレスＸＡＤＤ［１０：０］で位置が示されるメインワード信号を活性化して、複数のサブワードドライバ（サブワードドライバＳＷＤｒ１、サブワードドライバＳＷＤｒ２、…）に出力する。

つまり、図４に示したメインワードドライバＭＷＤｐ〜メインワードドライバＭＷＤｒが出力する２０４８本のメインワード信号のうち１本のメインワード信号が、ロウアドレスＸＡＤＤ［１０：０］の論理により活性レベルになる。

また、図４において、メインワードドライバＭＷＤｐに対応して、複数個のサブワードドライバＳＷＤｐ１、サブワードドライバＳＷＤｐ２、…が配置される。これらのサブワードドライバＳＷＤｐ１、サブワードドライバＳＷＤｐ２、…は、全て同一構成の回路である。サブワードドライバＳＷＤｐ１は、入力されるメインワード信号が活性レベルにあり、かつ、ロウデコーダ１０８から入力されるデコード信号ＸＤＥＣ４［ｎ］が活性レベルにあるとき、メモリセルアレイＭＣＡｐ１におけるワード線ＷＬ０ａ〜ワード線ＷＬ６８７ａのうち一本を活性レベルにして、該ワード線に接続されるメモリセルを選択する。

同様に、サブワードドライバＳＷＤｐ２は、入力されるメインワード信号が活性レベルにあり、かつ、ロウデコーダ１０８から入力されるデコード信号ＸＤＥＣ４［ｎ］が活性レベルにあるとき、メモリセルアレイＭＣＡｐ２におけるワード線ＷＬ０ｂ〜ワード線ＷＬ６８７ｂのうち一本を活性レベルにして、該ワード線に接続されるメモリセルを選択する。
つまり、ロウアドレスＸＡＤＤ［１３：０］のうち、上位のロウアドレスＸＡＤＤ［１３：１１］＝ｎ、下位のロウアドレスＸＡＤＤ［１０：０］が０≦ＸＡＤＤ［１０：０］＜６８８で位置が示されるワード線に接続される全てのメモリセルは、対応するビット線に接続される。

同様に、メインワードドライバＭＷＤｑに対応して、同一構成の複数個のサブワードドライバＳＷＤｑ１、サブワードドライバＳＷＤｑ２、…が配置される。サブワードドライバＳＷＤｑ１は、入力されるメインワード信号が活性レベルにあり、かつ、ロウデコーダ１０８から入力されるデコード信号ＸＤＥＣ４［ｎ］が活性レベルにあるとき、メモリセルアレイＭＣＡｑ１におけるワード線ＷＬ６８８ａ〜ワード線ＷＬ１３５９ａのうち一本を活性レベルにして、該ワード線に接続されるメモリセルを選択する。

同様に、サブワードドライバＳＷＤｑ２は、入力されるメインワード信号が活性レベルにあり、かつ、ロウデコーダ１０８から入力されるデコード信号ＸＤＥＣ４［ｎ］が活性レベルにあるとき、メモリセルアレイＭＣＡｑ２におけるワード線ＷＬ６８８ｂ〜ワード線ＷＬ１３５９ｂのうち一本を活性レベルにして、該ワード線に接続されるメモリセルを選択する。
つまり、ロウアドレスＸＡＤＤ［１３：０］のうち、上位のロウアドレスＸＡＤＤ［１３：１１］＝ｎ、下位のロウアドレスＸＡＤＤ［１０：０］が６８８≦ＸＡＤＤ［１０：０］＜１３６０で位置が示されるワード線に接続される全てのメモリセルは、対応するビット線に接続される。

同様に、メインワードドライバＭＷＤｒに対応して、同一構成の複数個のサブワードドライバＳＷＤｒ１、サブワードドライバＳＷＤｒ２、…が配置される。サブワードドライバＳＷＤｒ１は、入力されるメインワード信号が活性レベルにあり、かつ、ロウデコーダ１０８から入力されるデコード信号ＸＤＥＣ４［ｎ］が活性レベルにあるとき、メモリセルアレイＭＣＡｒ１におけるワード線ＷＬ１３６０ａ〜ワード線ＷＬ２０４７ａのうち一本を活性レベルにして、該ワード線に接続されるメモリセルを選択する。

同様に、サブワードドライバＳＷＤｒ２は、入力されるメインワード信号が活性レベルにあり、かつ、ロウデコーダ１０８から入力されるデコード信号ＸＤＥＣ４［ｎ］が活性レベルにあるとき、メモリセルアレイＭＣＡｒ２におけるワード線ＷＬ１３６０ｂ〜ワード線ＷＬ２０４７ｂのうち一本を活性レベルにして、該ワード線に接続されるメモリセルを選択する。
つまり、ロウアドレスＸＡＤＤ［１３：０］のうち、上位のロウアドレスＸＡＤＤ［１３：１１］＝ｎ、下位のロウアドレスＸＡＤＤ［１０：０］が１３６０≦ＸＡＤＤ［１０：０］＜２０４８で位置が示されるワード線に接続される全てのメモリセルは、対応するビット線に接続される。

このように、図４に示す連続する３個のメモリセルアレイＭＣＡｐ（ｐ＝ｎ×３）、メモリセルアレイＭＣＡｑ（ｑ＝ｐ＋１）、及びメモリセルアレイＭＣＡｒ（ｒ＝ｑ＋１）において、下位のロウアドレスＸＡＤＤ［１０：０］の論理により、メインワードドライバＭＷＤｐ〜メインワードドライバＭＷＤｒのうちのいずれかが、活性レベルのメインワード信号を一本出力する。
また、上位のロウアドレスＸＡＤＤ［１３：１１］の論理により、デコード信号ＸＤＥＣ４［ｎ］が活性レベルにあるとき、活性レベルのメインワード信号を出力するメインワードドライバＭＷＤｐ〜メインワードドライバＭＷＤｒ各々に配置される複数のサブワードドライバ（サブワードドライバＳＷＤｐ１、サブワードドライバＳＷＤｐ２、…、サブワードドライバＳＷＤｑ１、サブワードドライバＳＷＤｑ２、…、サブワードドライバＳＷＤｒ１、サブワードドライバＳＷＤｒ２、…）は、対応するワード線を活性レベルにし、ワード線に接続されるメモリセルを選択する。このようにして、図３に示す２４個のメモリセルアレイのうちのいずれか一個のメモリセルアレイにおいて、ロウアドレスＸＡＤＤ［１３：０］の論理に基づいて、ワード線が選択される。

図３に戻って、メモリセルアレイ「ＲＭ１ ａｒｅａ」を選択するワード線の位置を示すロウアドレスＸＡＤＤは、下位のロウアドレスＸＡＤＤ［１０：０］の論理で示すと、６８８≦ＸＡＤＤ［１０：０］＜１３６０である。また、ロウデコーダ１０８は、下位のロウアドレスＸＡＤＤ［１０：０］をデコードした結果であるデコード信号ＸＤＥＣ１［１５］、デコード信号ＸＤＥＣ２［１５］、デコード信号ＸＤＥＣ３［７］をメインワードドライバに出力する構成である。
従って、アドレス検知回路１０９において、６８８≦ＸＡＤＤ［１０：０］＜１３６０
の範囲のロウアドレスＸＡＤＤ［１０：０］が、半導体装置１００の外部から入力されたとき、反転制御信号ＲＭ１を活性レベルにする論理が組み込まれていれば、テストモードとしての書き込み動作及び読み出し動作において、リードライトアンプ１０５を反転制御信号ＲＭ１で制御することができる。つまり、リードライトアンプ１０５は、テストモードとして書き込み動作において、メモリセルアレイ「ＲＭ１ ａｒｅａ」のメモリセルへ、外部から入力された書き込みデータＤＡＴＡを論理反転して、論理反転されたデータを書き込むことができる。また、リードライトアンプ１０５は、テストモードとして読み出し動作において、メモリセルアレイ「ＲＭ１ ａｒｅａ」から読み出されたデータを論理反転して、論理反転されたデータを外部へデータＤＡＴＡとして出力することができる。

そのため、アドレス検知回路１０９は、例えば、フューズ素子や不揮発性メモリからなる記憶領域を備え、この記憶領域に下位のロウアドレスＸＡＤＤ［１０：０］を、６８８≦ＸＡＤＤ［１０：０］＜１３６０の範囲で、ロウデコーダ１０８がデコードした場合の結果であるデコード信号ＸＤＥＣ１［１５］、デコード信号ＸＤＥＣ２［１５］、デコード信号ＸＤＥＣ３［７］に対応する論理を記憶させている。そして、アドレス検知回路１０９は、テストモードとしての書き込み動作及び読み出し動作において、記憶するデコード信号の論理と、実際にロウデコーダ１０８から入力されるデコード信号との論理を比較し、一致した場合に反転制御信号ＲＭ１を活性レベルにして、リードライトアンプ１０５に出力する。

図５を参照して、半導体装置１００のテストモードとしての書き込み動作及び読み出し動作について説明する。
図５は、テストモードとしての動作における動作タイミングチャートであり、半導体装置１００に供給されるコマンド、反転制御信号の電圧レベル、選択されたメモリセルに書き込まれるデータまたは選択されたメモリセルから読み出されるデータを示している。
また、時刻ｔ１〜時刻ｔ２の期間は、図３に示す複数のメモリセルアレイＭＣＡｎ（０≦ｎ＜２４）のメモリセルアレイＭＣＡｑにおけるメモリセルがアクセスされる期間（データが書き込まれ、或いはデータが読み出される期間）、を示している。また、時刻ｔ２〜時刻ｔ３の期間は、メモリセルアレイＭＣＡｐまたはメモリセルアレイＭＣＡｒにおけるメモリセルがアクセスされる期間、時刻ｔ３以降の期間は、再びメモリセルアレイＭＣＡｑのメモリセルがアクセスされる期間を、それぞれ示している。

時刻ｔ１において、ＴＥＳＴコマンドが入力されると、半導体装置における各回路は上述した各動作を行う。アドレス検知回路は、入力されるロウアドレスＸＡＤＤ［Ｘ１３：０］のうち、下位のロウアドレスＸＡＤＤ［１０：０］が６８８≦ＸＡＤＤ＜１３５９であるので、反転制御信号ＲＭ１を活性レベルにする。
ＴＥＳＴコマンドが、テストモードとしての書き込み動作を実行するよう示すコマンドである場合、入出力バッファ１０６は、外部から入力されるデータＤＡＴＡがデータ「０」としてのＬレベル（正論理「０」）ならば、リードライトバスを介してＬレベル（正論理「０」）のリードライトバス信号ＲＷＢＳをリードライトアンプ１０５に出力する。リードライトアンプ１０５は、反転制御信号ＲＭ１が活性レベルにあるので、Ｌレベルのリードライトバス信号ＲＷＢＳ（正論理「０」）を基に、メインＩＯ線ＭＩＯＴをＨレベル（正論理「１」）、メインＩＯ線ＭＩＯＢをＬレベル（負論理「１」）にする。
メモリセルアレイＭＣＡｑにおけるメモリセルが接続されるビット線はカラムスイッチを介してメインＩＯ線ＭＩＯＢに接続され、メインＩＯ線ＭＩＯＢと同じく、Ｌレベル（負論理「１」）となる。選択されたメモリセルには、データＤＡＴＡのデータ「０」を反転したデータ「１」としてＬレベルが書き込まれる。

つまり、外部から入力されたデータＤＡＴＡが反転されない場合、選択されたメモリセルには、外部から入力されたデータＤＡＴＡと同じくデータ「０」としてＨレベルが書き込まれるわけであるが、外部から入力されたデータ「０」が反転されるため、外部から入力されたデータ「０」とは反対のデータ「１」としてＬレベルが書き込まれる。
なお、外部から入力されたデータＤＡＴＡがデータ「１」である場合、データ「１」は反転されてデータ「０」となり、選択されたメモリセルにはデータ「０」としてＨレベルが書き込まれる。
このように、時刻ｔ１〜時刻ｔ２のテストモードとしての書き込み動作において、メモリセルアレイＭＣＡｑにおけるメモリセルには、外部から入力されたデータＤＡＴＡを論理反転したデータが書き込まれる。

次に、時刻ｔ１において供給されるＴＥＳＴコマンドが、テストモードとしての読み出し動作を実行するよう示すコマンドである場合について説明する。なお、選択されたメモリセルはデータ「１」としてＬレベルが書き込まれている場合を考える。
センスアンプは、増幅動作により、メモリセルアレイＭＣＡｑにおいてメモリセルが接続されるビット線の電位をＬレベルに、該ビット線と対をなすビット線の電位をＨレベルに増幅する。一対のカラムスイッチを介してこれらのビット線と接続されるメインＩＯ線ＭＩＯＴの電位はＨレベル（正論理「１」）へ、メインＩＯ線ＭＩＯＢの電位はＬレベル（負論理「１」）へと変化する。
リードライトアンプ１０５は、反転制御信号ＲＭ１が活性レベルであるので、メインＩＯ線対の電位を増幅して、増幅結果を反転させ、リードライトバス信号ＲＷＢＳをＬレベル（正論理「０」）とする。入出力バッファ１０６は、データ「０」としてＬレベル（正論理「０」）のデータＤＡＴＡを出力する。
すなわち、外部へのデータＤＡＴＡとして、選択されたメモリセルのデータ「１」の反転データ「０」が出力される。つまり、データが反転されない場合、外部へのデータＤＡＴＡとして、データ「１」が出力されるわけであるが、データ反転されるため、データ「０」が出力される。

また、選択されたメモリセルにデータ「１」として書き込まれたデータは、テストモードとしての書き込み動作において、外部から入力されたデータＤＡＴＡのデータ「０」が反転されてデータ「１」として書き込まれたデータであり、テストモードとしての読み出し動作において、同じメモリセルから読み出されたデータが反転されて、外部へのデータＤＡＴＡとしてデータ「０」が出力される。従って、テスタ側におけるデータ照合（書込制御信号とともに供給した書き込みデータ（期待値）と、読出制御信号により半導体装置から入力されるデータとの比較）に問題は生じない。

なお、選択されたメモリセルにデータ「０」としてＨレベルが書き込まれている場合、外部へのデータＤＡＴＡとして、データ「１」が読み出される。上記と同じく、選択されたメモリセルにデータ「０」として書き込まれたデータは、テストモードとしての書き込み動作において、外部から入力されたデータ「１」が反転されてデータ「０」として書き込まれたデータであり、テストモードとしての読み出し動作において、同じメモリセルから読み出されたデータが反転されて、外部へのデータＤＡＴＡとしてデータ「１」が出力される。そのため、上記と同じく、テスタ側におけるデータ照合（期待値との比較）に問題は生じない。
このように、時刻ｔ１〜時刻ｔ２のテストモードとしての読み出し動作において、メモリセルアレイＭＣＡｑにおけるメモリセルが記憶するデータは、論理反転され、論理反転されたデータが外部へデータＤＡＴＡとして出力される。

時刻ｔ２において、ＴＥＳＴコマンドが入力されると、半導体装置における各回路は上述した各動作を行う。アドレス検知回路は、入力されるロウアドレスＸＡＤＤ［Ｘ１３：０］のうち、下位のロウアドレスＸＡＤＤ［１０：０］が０≦ＸＡＤＤ＜６８８または１３６０≦ＸＡＤＤ＜２０４８であるので、反転制御信号ＲＭ１を非活性レベルに維持する。
ＴＥＳＴコマンドが、テストモードとしての書き込み動作を実行するよう示すコマンドである場合、入出力バッファ１０６は、入力されるデータＤＡＴＡがデータ「０」としてのＬレベル（正論理「０」）ならば、リードライトバスを介してＬレベル（正論理「０」）のリードライトバス信号ＲＷＢＳをリードライトアンプ１０５に出力する。リードライトアンプ１０５は、Ｌレベルのリードライトバス信号ＲＷＢＳ（正論理「０」）を基に、メインＩＯ線対を反転しないで、メインＩＯ線ＭＩＯＴをＬレベル（正論理「０」）、メインＩＯ線ＭＩＯＢをＨレベル（負論理「０」）にする。
メモリセルアレイＭＣＡｐまたはメモリセルアレイＭＣＡｒにおけるメモリセルが接続されるビット線はカラムスイッチを介してメインＩＯ線ＭＩＯＴに接続され、メインＩＯ線ＭＩＯＴと同じくＬレベル（正論理「０」）となる。選択されたメモリセルは外部から入力されたデータＤＡＴＡの非反転データ、つまりデータ「０」としてＬレベル（正論理「０」）が書き込まれる。つまり、データ反転されないので、データＤＡＴＡと同じ論理のデータ「０」が書き込まれる。
なお、入力されるデータＤＡＴＡがデータ「１」としてＨレベル（正論理「１」）ならば、選択されたメモリセルにはデータ「１」としてＨレベル（正論理「１」）が書き込まれ、外部から入力されたデータＤＡＴＡと同じ論理のデータが書き込まれる。
このように、時刻ｔ２〜時刻ｔ３のテストモードとしての書き込み動作において、メモリセルアレイＭＣＡｐまたはメモリセルアレイＭＣＡｒにおけるメモリセルには、外部から入力されたデータＤＡＴＡが論理反転されずにデータが書き込まれる。

次に、時刻ｔ２において供給されるＴＥＳＴコマンドが、テストモードとしての読み出し動作を実行するよう示すコマンドである場合について説明する。なお、選択されたメモリセルはデータ「０」としてＬレベル（正論理「０」）が書き込まれている場合を考える。
センスアンプは、増幅動作により、メモリセルアレイＭＣＡｐまたはメモリセルアレイＭＣＡｒにおいてメモリセルが接続されるビット線の電位をＬレベルに、該ビット線と対をなすビット線の電位をＨレベルに増幅する。一対のカラムスイッチを介してこれらのビット線と接続されるメインＩＯ線ＭＩＯＴの電位はＬレベル（正論理「０」）へ、メインＩＯ線ＭＩＯＢの電位はＨレベル（負論理「０」）へと変化する。
リードライトアンプ１０５は、反転制御信号ＲＭ１が非活性レベルであるので、メインＩＯ線対の電位を増幅して、増幅結果を反転させず、リードライトバス信号ＲＷＢＳをＬレベル（正論理「０」）とする。入出力バッファ１０６は、データ「０」としてＬレベル（正論理「０」）のデータＤＡＴＡを出力する。
すなわち、外部へのデータＤＡＴＡとして、選択されたメモリセルのデータ「０」の非反転データ「０」が出力される。つまり、データが反転されないので、外部へのデータＤＡＴＡとして、データ「０」が出力される。

また、選択されたメモリセルにデータ「０」として書き込まれたデータは、テストモードとしての書き込み動作において、外部から入力されたデータＤＡＴＡのデータ「０」が反転されずにデータ「０」として書き込まれたデータであり、テストモードとしての読み出し動作において、同じメモリセルから読み出されたデータが反転されずに、外部へのデータＤＡＴＡとしてデータ「０」が出力される。従って、上記と同じく、テスタ側におけるデータ照合に問題は生じない。

なお、選択されたメモリセルにデータ「１」としてＨレベルが書き込まれている場合、外部へのデータＤＡＴＡとして、データ「１」が読み出される。上記と同じく、選択されたメモリセルにデータ「１」として書き込まれたデータは、テストモードとしての書き込み動作において、外部から入力されたデータ「１」が反転されずに、データ「１」として書き込まれたデータであり、テストモードとしての読み出し動作において、同じメモリセルから入力されたデータが反転されずに、外部へのデータＤＡＴＡとしてデータ「１」が出力される。そのため、上記と同じく、テスタ側におけるデータ照合（期待値との比較）に問題は生じない。
このように、時刻ｔ２〜時刻ｔ３のテストモードとしての読み出し動作において、メモリセルアレイＭＣＡｐまたはメモリセルアレイＭＣＡｒにおけるメモリセルが記憶するデータは、論理反転されずに、外部へデータＤＡＴＡとして出力される。
なお、時刻ｔ３以降においては、時刻ｔ１〜時刻ｔ２で説明したことと同じ動作が実行され、メモリセルアレイＭＣＡｑにおけるメモリセルがアクセスされる。

次に、このような複数のメモリセルアレイＭＣＡｎを備える半導体装置１００に、上記ＳＣＡＮＷＲパターンを基に制御信号を供給し、メモリセルアレイＭＣＡｐ内の全てのメモリセルにデータ「０」、メモリセルアレイＭＣＡｑ内の全てのメモリセルにデータ「１」、メモリセルアレイＭＣＡｒ内の全てのメモリセルにデータ「０」を書き込む場合を考える。このＳＣＡＮＷＲパターンの記述データにおいて、アドレスシーケンス、書込データの論理、及び書込制御信号の論理は、次のようになる。なお、テスタが半導体装置１００に供給する書込制御信号はテストモードとしての書き込み動作におけるＴＥＳＴコマンド、読出制御信号はテストモードとしての読み出し動作におけるＴＥＳＴコマンド、書込データの論理はデータＤＡＴＡに相当する。また、アドレスシーケンスにおけるロウアドレスＸＡＤＤ［１３：０］及びカラムアドレスＹＡＤＤは、アドレス信号ＡＤＤに相当する。

（手順１ｈ）メモリセルアレイＭＣＡｎのメモリセルにおいては、書込データの論理を「０」、書込制御信号の論理を「１」とし、ロウアドレスＸＡＤＤ［１０：０］を０から２０４７までアドレスをインクリメントする。
（手順２）そして、複数のメモリセルアレイについて、ロウアドレスＸＡＤＤ［１３：１１］を０から１５までインクリメントしながら、上記（手順１ｈ）を実行する。
この（手順１ｈ）、及び（手順２）の組合せを、ビット線及びカラムスイッチの位置を示し、カラムアドレスＹＡＤＤの最下位から最上位までインクリメントしながら実行することで、全てのメモリセルへのデータ書き込み動作が終了する。
また、全てのメモリセルへのデータ書き込み動作終了後、データ読み出し動作において、上記（手順１ｈ）において、書込制御信号の論理を「１」とする代わりに、読出制御信号の論理を「１」とし、読出データの期待値を書き込み動作における書き込みデータの論理とする。そして、複数のメモリセルアレイについて、カラムアドレスＹＡＤＤの最下位から最上位までインクリメントさせながら、上記（手順１ｈ）、及び（手順２）を実行する。
つまり、テスタは、上記テストパターンを基に制御信号等を半導体装置１００に出力し、半導体装置１００内の全てのメモリセルアレイにおけるメモリセルがデータとしてＬレベルを記憶すべく、入出力バッファ１０６にデータ「０」としてＬレベル（正論理「０」）のデータＤＡＴＡを供給する。

ここで、テスタが、上記（手順１ｈ）のアドレスシーケンスにより制御信号等を、半導体装置１００に供給する間、半導体装置１００は、図５を用いて説明した動作を実行する。
すなわち、下位のロウアドレスＸＡＤＤ［１０：０］の論理が０≦ＸＡＤＤ［１０：０］＜６８８の間は、図５の時刻ｔ２〜ｔ３に示すテストモードにおける書き込み動作が半導体装置１００内で実行され、メモリセルアレイＭＣＡｐ内の一本のビット線に接続された全てのメモリセルは、データ「０」としてＬレベル（正論理「０」）が書き込まれる。
また、下位のロウアドレスＸＡＤＤ［１０：０］の論理が６８８≦ＸＡＤＤ［１０：０］＜１３６０の間は、図５の時刻ｔ１〜ｔ２に示すテストモードにおける書き込み動作が半導体装置１００内で実行され、メモリセルアレイＭＣＡｑ内の一本のビット線に接続された全てのメモリセルは、データ「１」としてＬレベル（負論理「１」）が書き込まれる。
また、下位のロウアドレスＸＡＤＤ［１０：０］の論理が１３６０≦ＸＡＤＤ［１０：０］＜２０４７の間は、図５の時刻ｔ２〜ｔ３に示すテストモードにおける書き込み動作が半導体装置１００内で実行され、メモリセルアレイＭＣＡｐ内の一本のビット線に接続された全てのメモリセルは、データ「０」としてＬレベル（正論理「０」）が書き込まれる。

続いて、カラムアドレスＹＡＤＤがインクリメントされて最下位から最上位まで供給されると、メモリセルアレイＭＣＡｐ内の全てのメモリセルにデータ「０」としてＬレベル（正論理「０」）、メモリセルアレイＭＣＡｑ内の全てのメモリセルにデータ「１」としてＬレベル（負論理「１」）、メモリセルアレイＭＣＡｒ内の全てのメモリセルにデータ「０」としてＬレベル（正論理「０」）が書き込まれる。つまり、本実施形態において、テスタは、全てのメモリセルアレイにおける全てのメモリセルにデータとしてＬレベルを書き込む。
また、引き続き、上記ＳＣＡＮＷＲパターンに基づき、テストモードとしての読み出し動作におけるＴＥＳＴコマンドが供給されると、半導体装置１００の全てのメモリセルアレイにおける全てのメモリセルが記憶したデータが読み出される。テスタは、入出力バッファ１０６がデータＤＡＴＡとして出力する、データが連続して入力され、入力される連続されたデータと、先に半導体装置１００に供給した連続する書き込みデータ「０」と同じ連続するデータ「０」（期待値）との比較を行う。テスタは、半導体装置１００がＳＣＡＮＷＲパターンを用いたテストにパス（すべてデータ「０」が読み出されるとパス）するか否か（データ「１」が読み出されるメモリセルがあるとフェイル）を検査する。

このように、特許文献１記載の半導体装置を検査する場合、検査に用いるアドレスシーケンスの記述が上述の様に（手順１ｅ）〜（手順１ｇ）であるの対し、半導体装置１００を検査する場合、検査に用いるアドレスシーケンスの記述は上記（手順１ｈ）で足りる。
つまり、半導体装置１００を検査する際、上記のようなアドレスシーケンスの記述が短いＳＣＡＮＷＲパターンデータに基づき、全てのメモリセルアレイにおけるメモリセル各々が、書き込まれたデータを正しく記憶しているか否かを検査することができる。

本発明の半導体装置は、正論理でデータを記憶する第１のメモリセル領域（メモリセルアレイＭＣＡｐ、メモリセルアレイＭＣＡｒ）と、負論理でデータを記憶する第２のメモリセル領域（メモリセルアレイＭＣＡｑ）と、前記第２のメモリセル領域（メモリセルアレイＭＣＡｑ）のメモリセルが選択されたとき、書き込み動作においては当該メモリセルへの外部から入力されたデータを論理反転して当該メモリセルに書き込み、読み出し動作においては当該メモリセルから読み出されたデータを論理反転して外部へ出力するテスト回路（リードライトアンプ１０５及びアドレス検知回路１０９）と、を備えた半導体装置（半導体装置１００）である。

本発明の半導体装置において、テスト回路（アドレス検知回路１０９及びリードライトアンプ１０５）は、書き込み動作において、第２のメモリセル領域（上記例では第２のメモリセルアレイ領域であるメモリセルアレイＭＣＡｑ）のメモリセルに、外部から入力されたデータ（データＤＡＴＡ）を書き込む際、外部から入力されたデータ（データＤＡＴＡ）を反転して、反転データを書きこむ。ここで、第１または第２のメモリセル領域のいずれか一方のメモリセル領域のメモリセルから他方のメモリセル領域のメモリセルに、或いは他方の領域のメモリセルから一方の領域のメモリセルに、テスタが連続してデータとして同じ電圧レベルのデータを書き込む場合を考える。この場合、テスト回路がテスタから入力されたデータを反転する。よって、テスタから反転データ、及び反転制御信号を供給する必要はなくなる。

また、テスト回路は、読み出し動作において、第２のメモリセル領域（上記例では第２のメモリセルアレイ領域であるメモリセルアレイＭＣＡｑ）のメモリセルのデータを反転して、外部へ反転されたデータ（データＤＡＴＡ）を出力する。ここで、第１または第２のメモリセル領域のいずれか一方のメモリセル領域のメモリセルのデータと他方のメモリセル領域のメモリセルのデータとを、或いは他方の領域のメモリセルのデータと一方の領域のメモリセルのデータとを、連続してテスタへ出力する場合を考える。この場合、テスト回路は、連続して読み出すメモリセルにデータとして同じ電圧レベルのデータが書き込まれている場合、同じ論理のデータ（データＤＡＴＡ）を連続して外部へ出力する。よって、テスタには、連続して同じ論理のデータが入力されるので、テストパターンにおいて、期待値を反転する必要はなくなり、反転制御信号を供給する必要はなくなる。

これにより、テスタは半導体装置（半導体装置１００）に反転制御信号（特許文献１記載の反転制御信号ＤＩＭなど）を制御信号として供給する必要はなくなり、半導体装置にテスタが制御信号を供給する際に用いられるテストパターンのデータにおいて、反転制御信号の論理の記載は不要となる。反転制御信号の論理の記載が不要となることにより、テストパターンのデータにおけるアドレスシーケンスにおいて下位のロウアドレスの指定も不要となる。
上記例でいえば、（手順１ｅ）、（手順１ｆ）、及び（手順１ｇ）において、反転制御信号ＲＭ１の論理の記載が不要となるため、（手順１ｅ）〜（手順１ｆ）を、上述したとおり一つのアドレスシーケンス（手順１ｈ）で記載することができる。
このように、本発明によれば、テストパターンのデータ量を減らすことができるので、パターン記憶部の容量が少ないテスタであっても、テストパターンの数の増加に対応できる。また、上述の通り、テストパターンのデータの記述が簡単になり、テスタのユーザーもテストパターンのデータ作成を容易に行うことができる。つまり、本発明によれば、半導体装置自身にテストパターンの記述相当のテスト回路を持たせるため、テスタ側の負担（パターン記憶部の容量拡張の必要性、ユーザーのテストパターン設計の工数増大）を大きく軽減することが可能となる。

以上、本発明の実施の形態について説明したが、本発明の半導体装置は、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
例えば、上記実施形態においては、ロウアドレスＸＡＤＤは、１４ビットのロウアドレスＸＡＤＤ［１３：０］として外部から入力されるものとし、アドレスバッファ１０７は、内部アドレス信号ＸＡＤ［１３：０］をロウデコーダ１０８に出力する構成とした。しかし、これは例であって、ロウアドレスＸＡＤＤが、１５ビットのロウアドレスＸＡＤＤ［１４：０］として外部から入力されるものとし、アドレスバッファ１０７が、内部アドレス信号ＸＡＤ［１４：０］をロウデコーダ１０８に出力する構成としてもよい。

また、上記実施形態においては、連続する３個のメモリセルアレイＭＣＡｐ、メモリセルアレイＭＣＡｑ、及びメモリセルアレイＭＣＡｒは、下位のロウアドレスＸＡＤＤ［１０：０］の論理で、メモリセルアレイＭＣＡｐが０≦ＸＡＤＤ［１０：０］＜６８８（６８８は２のべき乗でない整数）、メモリセルアレイＭＣＡｑが、６８８≦ＸＡＤＤ［１０：０］＜１３６０（１３６０は２のべき乗でない整数）、メモリセルアレイＭＣＡｒが、１３６０≦ＸＡＤＤ［１０：０］＜２０４８で区切られるものとした。しかし、６８８、１３６０は、例として上げた数字であって、メモリセルアレイＭＣＡｐにおいて、１本のビット線に属するメモリセルの数は６８８ビットに限られるものではない。また、メモリセルアレイＭＣＡｑにおいて、１本のビット線に属するメモリセルの数は６７２ビットに限られるものではない。また、メモリセルアレイＭＣＡｒにおいて、１本のビット線に属するメモリセルの数は６８８ビットに限られるものではない。
例えば、メモリセルアレイＭＣＡｐ、メモリセルアレイＭＣＡｑ、及びメモリセルアレイＭＣＡｒにおいて、メモリセルアレイの１本のビット線に属するメモリセルの数が、それぞれ６８４ビット、６８０ビット、６８４ビットであってもよい。この場合、連続する３個のメモリセルアレイＭＣＡｐ、メモリセルアレイＭＣＡｑ、及びメモリセルアレイＭＣＡｒは、下位のロウアドレスＸＡＤＤ［１０：０］の論理で、メモリセルアレイＭＣＡｐが０≦ＸＡＤＤ［１０：０］＜６８４、メモリセルアレイＭＣＡｑが、６８４≦ＸＡＤＤ［１０：０］＜１３６４、メモリセルアレイＭＣＡｒが、１３６４≦ＸＡＤＤ［１０：０］＜２０４８で区切られる。

また、テスト時間の短縮のため、テスト動作におけるカラム選択は、複数のカラムを同時にオンし、書き込み動作において、外部からシリアルに入力されるデータＤＡＴＡをリードライトアンプ１０５がシリアルに、複数選択されたカラムスイッチを介してビット線及びメモリセルに書き込む構成としてもよい。また、読み出し動作において、書き込み動作においてデータがシリアルに書き込まれたメモリセルのデータを、リードライトアンプ１０５が入出力バッファ１０６を介して、シリアルに外部へ出力する構成としてもよい。
また、上記実施形態の説明において、センスアンプ列を挟んでビット線対が、異なるメモリセルアレイに配置されるオープンビットライン型のメモリセルアレイを例にしたが、この例に限られず、ビット線対が同じメモリセルアレイに配置されるフォールディッドビットライン（Folded Bit Line）型のメモリセルアレイに本発明を適用してもよい。すなわち、第１のメモリセル領域及び第２のメモリセル領域は、レイアウト構成上離れる必要はなく、交互に第１のメモリセル領域及び第２のメモリセル領域が繰り返す構成となっていてもよい。

１００…半導体装置、１０１，ＭＣＡｉ，ＭＣＡｊ，ＭＣＡｋ，ＭＣＡｎ，ＭＣＡｐ，ＭＣＡｑ，ＭＣＡｒ，ＭＣＡｍ，ＭＣＡ０，ＭＣＡ１，ＭＣＡ２，ＭＣＡ３，ＭＣＡ２３，ＭＣＡｐ１，ＭＣＡｐ２，ＭＣＡｑ１，ＭＣＡｑ２，ＭＣＡｒ１，ＭＣＡｒ２，ＭＣＡｓ１…メモリセルアレイ、１０２…センスアンプ、１０３，ＳＷＤ，ＳＷＤｐ１，ＳＷＤｐ２，ＳＷＤｑ１，ＳＷＤｑ２，ＳＷＤｒ１，ＳＷＤｒ２…サブワードドライバ、ＭＷＤ，ＭＷＤｐ，ＭＷＤｑ，ＭＷＤｒ…メインワードドライバ、１０４…Ｙ選択回路、１０５…リードライトアンプ、１０６…入出力バッファ、１０７…アドレスバッファ、１０８…ロウデコーダ、１０９…アドレス検知回路、１１０…カラムデコーダ、１１１…テストデコーダ、１１２…ロウ系制御回路、１１３…カラム系制御回路、ＷＬ，ＷＬ０ａ，ＷＬ６８７ａ，ＷＬ６８８ａ，ＷＬ１３５９ａ，ＷＬ１３６０ａ，ＷＬ２０４７ａ，ＷＬ０ｂ，ＷＬ６８７ｂ，ＷＬ６８８ｂ，ＷＬ１３５９ｂ，ＷＬ１３６０ｂ，ＷＬ２０４７ｂ…ワード線、ＢＬ，ＢＬＴ，ＢＬＢ，ＢＬＴ２，ＢＬＢ２，ＢＬＴ３，ＢＬＢ３…ビット線、ＭＣ…メモリセル、ＸＡＤＤ…ロウアドレス、ＹＡＤＤ…カラムアドレス、ＸＡＤ，ＹＡＤ…内部アドレス信号、ＡＤＤ…アドレス信号、ＣＭＤ…コマンド信号、ＴＥＳＴ…テスト信号、ＸＤＥＣ，ＸＤＥＣ１，ＸＤＥＣ２，ＸＤＥＣ３，ＸＤＥＣ４…デコード信号、ＲＷＢＳ…リードライトバス信号、ＲＭ１，ＤＩＭ…反転制御信号、２０１…データアンプ、２０２…ライトアンプ、２０３…データ反転制御回路リード用、２０４…データ反転制御回路ライト用、ＤＡＥ…データアンプイネーブル信号、ＷＡＥ…ライトアンプイネーブル信号、ＷＡＩＮ…ライトアンプ入力信号、ＤＡＯＵＴ…増幅結果、ＭＩＯＴ，ＭＩＯＢ…メインＩＯ線、ｍ，２４，ＳＡｐ，ＳＡｐ１，ＳＡｐ２，ＳＡｑ，ＳＡｑ１，ＳＡｑ２，ＳＡｒ，ＳＡｒ１，ＳＡｒ２…センスアンプ列

Claims (5)

1. 正論理でデータを記憶する第１のメモリセル領域と、
   負論理でデータを記憶する第２のメモリセル領域と、
   前記第２のメモリセル領域のメモリセルが選択されたとき、書き込み動作においては当該メモリセルへの外部から入力されたデータを論理反転して当該メモリセルに書き込み、読み出し動作においては当該メモリセルから読み出したデータを論理反転して外部へ出力するテスト回路と、
   を備えた半導体装置。
2. 前記テスト回路は、
   前記第２のメモリセル領域におけるメモリセルを選択するワード線の前記半導体装置における位置を示すアドレスを記憶し、
   テストモードとしての読み出し動作及び書き込み動作において、
   外部から前記半導体装置におけるメモリセルを選択するワード線の位置を示すアドレスが入力されると、記憶したアドレスと一致するか否かを比較し、
   一致する場合、反転制御信号を活性レベルにし、一致しない場合、反転制御信号を非活性レベルに維持するアドレス検知回路と、
   前記反転制御信号が活性レベルにあるとき、
   テストモードとしての書き込み動作においては、外部から入力されたデータを論理反転して、前記ワード線により選択されたメモリセルに、論理反転したデータを書き込み、
   テストモードとしての読み出し動作においては、前記ワード線により選択されたメモリセルから読み出したデータを論理反転して外部へのデータとして出力するリードライトアンプと、
   を有することを特徴とする請求項１に記載の半導体装置。
3. 前記第１のメモリセル領域及び前記第２のメモリセル領域各々は、複数のワード線、複数のビット線、前記複数のビット線及び前記複数のビット線の交点に設けられる複数のメモリセルを有し、
   前記第１のメモリセル領域における複数のビット線各々は、前記半導体装置におけるビット線の位置を示すアドレスが外部から入力されると、前記複数のビット線各々と一対のメインＩＯ線の一方と接続するカラムスイッチを備え、
   前記第２のメモリセル領域における複数のビット線各々は、前記半導体装置におけるビット線の位置を示すアドレスが外部から入力されると、前記複数のビット線各々と前記一対のメインＩＯ線の他方と接続するカラムスイッチを備え、
   前記リードライトアンプは、前記一対のメインＩＯ線各々に接続される一対の第１の入出力端子と、外部から入力されたデータが入出力される前記一対の第１の入出力端子とは異なる第２の入出力端子を有し、
   テストモードとしての書き込み動作において、前記反転制御信号が活性レベルのとき、
   前記第２の入出力端子に外部から入力されるデータを反転して、当該反転データを前記一対の第１の入出力端子から前記メインＩＯ線各々へ出力し、オンする前記カラムスイッチ及び該カラムスイッチに対応するビット線を介して、前記第２のメモリセル領域のメモリセルに当該反転データを書き込むことを特徴とする請求項２に記載の半導体装置。
4. 前記リードライトアンプは、
   テストモードとしての読み出し動作において、前記反転制御信号が活性レベルのとき、
   前記第２のメモリセル領域のメモリセルのデータであって、当該データが読み出されたビット線及び該ビット線に対応し、オンする前記カラムスイッチを介して、前記一対の第１の入出力端子に入力されるデータを反転して、当該反転データを前記第２の入出力端子から外部へのデータとして出力することを特徴とする請求項２または請求項３のいずれか一項に記載の半導体装置。
5. 前記第１のメモリセル領域及び前記第２のメモリセル領域を組として複数組備え、
   前記複数組は、メモリセルに接続されるワード線の位置を示す複数のロウアドレスのうちの上位のロウアドレスにより、２のべき乗の組に区切られ、
   かつ、前記複数組各々において、前記第１のメモリセル領域及び第２のメモリセル領域各々は、前記複数のロウアドレスのうち、前記上位のロウアドレスを除く下位のロウアドレスに対応して２のべき乗でない本数のワード線を備えるように構成されていることを特徴とする請求項１から請求項４いずれか一項に記載の半導体装置。

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