JP2005044436A - 半導体記憶装置 - Google Patents

Abstract

【課題】 テストパターンを容易に書込むことが可能な半導体記憶装置を提供する。
【解決手段】 ＳＤＲＡＭにおいて、テスト時に外部制御信号／ＯＥ，／ＬＢ，／ＵＢに従って、それぞれデータ信号ＤＱ０〜ＤＱ３に対応するデータ選択信号ＤＱＳ０〜ＤＱＳ３を生成するデータ反転デコーダ４４と、データ選択信号ＤＱＳ０〜ＤＱＳ３に従って各データ信号ＤＱを反転させ、または反転させずに出力するデータ反転回路３０とを設ける。したがって、「Ｈ」レベルのデータ信号Ｄ０〜Ｄ３を入力して、所望のテストパターンを書込むことができる。
【選択図】 図１０

Description

この発明は半導体記憶装置に関し、特に、外部から行アドレス信号および列アドレス信号が同時に入力される半導体記憶装置に関する。

従来より、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）のような半導体メモリでは、出荷前に不良なメモリセルを検出するためのテストが行なわれている。

図２０は、そのような半導体メモリにおける列アドレス信号Ｙとデータ信号ＤＱ０〜ＤＱ３とビット線対ＢＬ，／ＢＬとの関係を示すブロック図である。図２０において、ビット線対ＢＬ，／ＢＬとワード線ＷＬとの各交差部にメモリセルＭＣが配置され、各ビット線対ＢＬ，／ＢＬにはセンスアンプ１３０が設けられている。複数のビット線対ＢＬ，／ＢＬは、予め４つずつグループ化されている。図２０では、２つのグループが示されている。２つのグループには、それぞれ固有の列アドレス信号Ｙ＝ｎ−１，ｎが割当てられている。各グループの１番〜４番のビット線対ＢＬ，／ＢＬは、それぞれデータ信号ＤＱ０〜ＤＱ３の入出力に用いられる。

このような構成においてメモリセルＭＣのデータ信号の読出不良が最も生じやすくなるのは、テスト対象として注目されるメモリセルＭＣ（図２０では、注目セルＭＣは黒塗りの丸で示されている）に「Ｌ」レベルのデータ信号を書込み、そのメモリセルＭＣと同じ行の両隣のメモリセルＭＣに「Ｌ」レベルのデータ信号を書込み、同じ行の他のメモリセルＭＣには「Ｈ」レベルのデータ信号を書込んだ状態で、注目セルＭＣのデータ信号の読出を行なう場合である。

すなわち、注目セルＭＣに「Ｌ」レベルが書込まれているので、ワード線ＷＬが選択レベルにされるとともにセンスアンプ１３０が活性化されると、注目セルＭＣの列のビット線ＢＬは「Ｌ」レベルにされるとともにビット線／ＢＬは「Ｈ」レベルにされる。注目セルＭＣの両隣のメモリセルＭＣにも「Ｌ」レベルが書込まれているので、それらの列のビット線ＢＬは「Ｌ」レベルにされるとともにビット線／ＢＬが「Ｈ」レベルにされる。したがって、注目セルＭＣの列のビット線ＢＬとその一方側の列のビット線／ＢＬとが逆のレベルにされるとともに、注目セルＭＣの列のビット線／ＢＬとその他方側の列のビット線ＢＬとが逆のレベルにされるので、カップリングノイズが大きくなる。

また、他のメモリセルＭＣには「Ｈ」レベルが書込まれているので、ワード線ＷＬが選択レベルにされるとともにセンスアンプ１３０が活性化されると、「Ｈ」レベルのデータ信号の読出によってグランドノイズが発生する。したがって、注目セルＭＣの「Ｌ」レベルのデータ信号の読出不良が生じやすくなる。

このように、同じ行の３つのメモリセルＭＣに「Ｌ」レベルを書込み他のメモリセルＭＣに「Ｈ」レベルを書込んだテストパターンがセンス動作マージンを最も厳しくするパターンとなる。

このようなテストパターンをテスタによって書込もうとした場合、列アドレス信号Ｙがｎ−１のグループではデータ信号ＤＱ３をデータ信号ＤＱ０〜ＤＱ２の反転データ信号とする必要があり、列アドレス信号Ｙがｎのグループではデータ信号ＤＱ０，ＤＱ１をデータ信号ＤＱ２，ＤＱ３の反転データ信号とする必要がある。すなわち、列アドレス信号Ｙに応じて反転させるデータ信号ＤＱのコンビネーションを変える必要があり、これをパタ
ーンプログラムで行なうには非常に複雑なパターンプログラムが必要となり、実現が困難となる。

そこで、行アドレス信号と列アドレス信号を時分割で入力する半導体メモリにおいて、同じ論理レベルのデータ信号Ｄ０〜Ｄ３を入力するとともに、列アドレス信号の入力時に使用されないアドレス入力端子を利用して反転させるべきデータ信号ＤＱを選択する方法が提案された（たとえば特許文献１参照）。
特開２００２−３１９２９９号公報

しかし、この方法は、行アドレス信号と列アドレス信号を同時に入力する半導体メモリに適用することはできなかった。

それゆえに、この発明の主たる目的は、テストパターンを容易に書込むことが可能な半導体記憶装置を提供することである。

この発明に係る半導体記憶装置は、外部から行アドレス信号および列アドレス信号が同時に入力される半導体記憶装置であって、複数行複数列に配置された複数のメモリセルと、それぞれ複数行に対応して設けられた複数のワード線と、それぞれ複数列に対応して設けられた複数のビット線対とを含むメモリアレイと、行アドレス信号に従って複数のワード線のうちのいずれかのワード線を選択し、そのワード線に対応する各メモリセルを活性化させる行選択回路と、列アドレス信号に従って複数のビット線対のうちのいずれかＮ個（ただし、Ｎは１以上の整数である）のビット線対を選択する列選択回路と、外部から与えられたデータ制御信号に従って、外部から与えられたＮ個のデータ信号の各々を反転させてまたは反転させずに出力する書込データ反転回路と、書込データ反転回路から出力されたＮ個のデータ信号を列選択回路によって選択されたＮ個のビット線対を介して行選択回路によって活性化されたＮ個のメモリセルに書込む書込回路とを備えたものである。

この発明に係る半導体記憶装置では、外部から与えられたデータ制御信号に従って、外部から与えられたＮ個のデータ信号の各々を反転させてまたは反転させずに出力する書込データ反転回路と、書込データ反転回路から出力されたＮ個のデータ信号を選択されたＮ個のメモリセルに書込む書込回路とを設けたので、同じ論理レベルのＮ個のデータ信号を入力するとともに、データ制御信号を入力することにより、各データ信号を反転させてまたは反転させずにメモリセルに書込むことができる。したがって、複雑なパターンプログラムを使用せずにテストパターンを容易に書込むことができる。

［実施の形態１］
図１は、この発明の実施の形態１によるワークＲＡＭの全体構成を示すブロック図である。ワークＲＡＭは、列アドレス信号Ａ０〜Ａｉおよび行アドレス信号Ａｉ＋１〜Ａｊ（ただし、ｉ，ｊの各々は０以上の整数である）が同時に入力されるＤＲＡＭであり、擬似ＳＲＡＭと呼ばれる。図１において、このワークＲＡＭは、制御回路１、メモリアレイ２、行デコーダ３、列デコーダ４、読出／書込回路５、およびＩＯバッファ６を備える。

制御回路１は、外部制御信号／ＣＳ，／ＷＥ，／ＯＥ，／ＬＢ，／ＵＢ，…に従って、ワークＲＡＭ全体を制御する。メモリアレイ２は、複数行複数列に配置された複数のメモリセルを含む。各メモリセルは、１ビットのデータを記憶する。複数のメモリセルは、予
め、それぞれが１６個のメモリセルを含む複数のグループに分割されている。各グループには、固有の列アドレスおよび行アドレスが割当てられている。

行デコーダ３は、行アドレス信号Ａｉ＋１〜Ａｊに従って、メモリアレイ２の行アドレスを選択する。列デコーダ４は、列アドレス信号Ａ０〜Ａｉに従って、メモリアレイ２の列アドレスを選択する。読出／書込回路５は、読出動作時は行デコーダ３および列デコーダ４によって選択されたグループに属する１６個のメモリセルからデータＱ０〜Ｑ１５を読出し、書込動作時は行デコーダ３および列デコーダ４によって選択されたグループに属する１６個のメモリセルにデータＤ０〜Ｄ１５を書込む。読出／書込回路５は、データバスＤＢ０〜ＤＢ１５を介してＩＯバッファ６に結合される。ＩＯバッファ６は、読出動作時は読出／書込回路５からの読出データＱ０〜Ｑ１５を外部に出力し、書込動作時は外部から入力されたデータＤ０〜Ｄ１５を読出／書込回路５に与える。

図２は、図１に示したメモリアレイ２の構成を示すブロック図である。図２において、メモリアレイ２は、４つのメモリマットＭＭａ〜ＭＭｄに分割されている。メモリマットＭＭａ〜ＭＭｄは、それぞれデータバスＤＢ０〜ＤＢ３，ＤＢ４〜ＤＢ７，ＤＢ８〜ＤＢ１１，ＤＢ１２〜ＤＢ１５に対応して設けられている。

読出動作時は、読出／書込回路５によってメモリマットＭＭａ〜ＭＭｄから４ビットずつ合計１６ビットのデータが読出され、それら１６ビットのデータはそれぞれデータバスＤＢ０〜ＤＢ１５を介してＩＯバッファ６に与えられる。

書込動作時は、ＩＯバッファ６からデータバスＤＢ０〜ＤＢ１５を介して読出／書込回路５に１６ビットのデータが与えられ、それらの１６ビットのデータは４ビットずつメモリマットＭＭａ〜ＭＭｄに書込まれる。

このように、４つのメモリマットＭＭａ〜ＭＭｄは同じ構成であるので、以下、メモリマットＭＭａに関連する部分についてのみ説明する。メモリマットＭＭａは、複数のセンスアンプ帯ＳＡと複数のメモリブロックＭＢとを含む。各メモリブロックＭＢは、２つのセンスアンプ帯ＳＡの間に設けられている。

メモリブロックＭＢは、図３に示すように、複数行複数列に配置された複数のメモリセルＭＣと、それぞれ複数行に対応して設けられた複数のワード線ＷＬと、それぞれ複数列に対応して設けられた複数のビット線対ＢＬ，／ＢＬとを含む。複数のビット線対ＢＬ，／ＢＬは、予め４つずつグループ化されている。

メモリブロックＭＢの図中上側のセンスアンプ帯ＳＡには２つのローカルＩＯ線対ＬＩＯ１，／ＬＩＯ１；ＬＩＯ３，／ＬＩＯ３がワード線ＷＬと平行に配置され、メモリブロックＭＢの図中下側のセンスアンプ帯ＳＡには２つのローカルＩＯ線対ＬＩＯ０，／ＬＩＯ０；ＬＩＯ２，／ＬＩＯ２がワード線ＷＬと平行に配置される。

また、メモリブロックＭＢの図中左側には２つのグローバルＩＯ線対ＧＩＯ１，／ＧＩＯ１；ＧＩＯ３，／ＧＩＯ３がビット線対ＢＬ，／ＢＬと平行に配置され、メモリブロックＭＢの図中右側には２つのグローバルＩＯ線対ＧＩＯ０，／ＧＩＯ０；ＧＩＯ２，／ＧＩＯ２がビット線対ＢＬ，／ＢＬと平行に配置される。４つのグローバルＩＯ線対ＧＩＯ０，／ＧＩＯ０；…；ＧＩＯ３，／ＧＩＯ３は、複数のセンスアンプ帯ＳＡおよび複数のメモリブロックＭＢを横切るように配置される。

ローカルＩＯ線対ＬＩＯ１，／ＬＩＯ１；ＬＩＯ３，ＬＩＯ３とグローバルＩＯ線対ＧＩＯ１，ＧＩＯ１；ＧＩＯ３，／ＧＩＯ３との交差部にブロック選択スイッチ２１が配置
され、ローカルＩＯ線対ＬＩＯ０，／ＬＩＯ０；ＬＩＯ２，／ＬＩＯ２とグローバルＩＯ線対ＧＩＯ０，／ＧＯＩ０；ＧＩＯ２，／ＧＩＯ２との交差部にブロック選択スイッチ２２が配置される。

列アドレス信号Ａ０〜ＡｉによってこのメモリブロックＭＢの１つのビット線対グループが選択されると、ブロック選択スイッチ２１，２２が導通し、選択されたグループに属する４つのビット線ＢＬ，／ＢＬのうちの２つの偶数番のビット線対ＢＬ，／ＢＬはローカルＩＯ線対ＬＩＯ１，／ＬＩＯ１；ＬＩＯ３，／ＬＩＯ３およびブロック選択スイッチ２１を介してグローバルＩＯ線対ＧＩＯ１，／ＧＩＯ１；ＧＩＯ３，／ＧＩＯ３に接続され、２つの奇数番のビット線対ＢＬ，／ＢＬはローカルＩＯ線対ＬＩＯ０，／ＬＩＯ０；ＬＩＯ２，／ＬＩＯ２およびブロック選択スイッチ２２を介してグローバルＩＯ線対ＧＩＯ０，／ＧＩＯ０；ＧＩＯ２，／ＧＩＯ２に接続される。４つのグローバルＩＯ線対ＧＩＯ０，／ＧＩＯ０；…；ＧＩＯ３，／ＧＩＯ３と４つのデータバスＤＢ０〜ＤＢ３とのそれぞれの間でデータの授受が行なわれる。

図４は、図３に示した複数のビット線対ＢＬ，／ＢＬのうちの偶数番のビット線対ＢＬ，／ＢＬに関連する部分を示す回路ブロック図である。図４において、ブロック選択スイッチ２１は、４つのＮチャネルＭＯＳトランジスタを含む。４つのＮチャネルＭＯＳトランジスタは、それぞれローカルＩＯ線ＬＩＯ１，／ＬＩＯ１，ＬＩＯ３，／ＬＩＯ３とグローバルＩＯ線ＧＩＯ１，／ＧＩＯ１，ＧＩＯ３，／ＧＩＯ３との間に接続され、それらのゲートはともにブロック選択信号φＢ２１を受ける。ブロック選択信号φＢ２１は、行アドレス信号ＲＡ０〜ＲＡｉに基づいて生成される。信号φＢ２１が活性化レベルの「Ｈ」レベルにされると、ブロック選択スイッチ２１の４つのＮチャネルＭＯＳトランジスタが導通し、ローカルＩＯ線ＬＩＯ１，／ＬＩＯ１，ＬＩＯ３，／ＬＩＯ３とグローバルＩＯ線ＧＩＯ１，／ＧＩＯ１，ＧＩＯ３，／ＧＩＯ３とがそれぞれ接続される。

また、メモリブロックＭＢの図中上側のセンスアンプ帯ＳＡには、各列に対応して列選択ゲート２３、センスアンプ２４およびイコライザ２５が設けられる。列選択ゲート２３は、２つのＮチャネルＭＯＳトランジスタを含む。同じビット線対グループに属する２つのビット線対ＢＬ，／ＢＬのうちの一方のビット線対ＢＬ，／ＢＬに対応する列選択ゲート２３の２つのＮチャネルＭＯＳトランジスタは対応のビット線ＢＬ，／ＢＬとローカルＩＯ線ＬＩＯ１，／ＬＩＯ１との間に接続され、他方のビット線対ＢＬ，／ＢＬに対応する列選択ゲート２３の２つのＮチャネルＭＯＳトランジスタは対応のビット線ＢＬ，／ＢＬとローカルＩＯ線ＬＩＯ３，／ＬＩＯ３との間に接続される。各ビット線対グループに対応して１本の列選択線ＣＳＬが設けられており、そのビット線グループに対応する各列選択ゲート２３の２つのＮチャネルＭＯＳトランジスタのゲートは対応の列選択線ＣＳＬに接続される。列選択線ＣＳＬは、複数のセンスアンプ帯ＳＡに共通に設けられている。

列アドレス信号Ａ０〜Ａｉに従って１つの列選択線ＣＳＬが選択され、その列選択線ＣＳＬが選択レベルの「Ｈ」レベルにされると、その列選択線ＣＳＬに対応する各列選択ゲート２３が導通し、２つのビット線対ＢＬ，／ＢＬが列選択ゲート２３，２３を介してローカルＩＯ線対ＬＩＯ１，／ＬＩＯ１；ＬＩＯ３，／ＬＩＯ３に接続される。

センスアンプ２４は、センスアンプ活性化信号ＳＥ，／ＳＥがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルになったことに応じて、ビット線対ＢＬ，／ＢＬ間の微小電位差を電源電圧ＶＣＣに増幅する。イコライザ２５はビット線イコライズ信号ＢＬＥＱが活性化レベルの「Ｈ」レベルになったことに応じて、ビット線ＢＬと／ＢＬの電位をビット線電位ＶＢＬにイコライズする。

なお、メモリセルＭＣは、アクセス用のＮチャネルＭＯＳトランジスタと情報記憶用の
キャパシタとを含む周知のものである。また、奇数番のビット線対ＢＬ，／ＢＬに関連する部分も偶数番のビット線対ＢＬ，／ＢＬに関連する部分と同様の構成である。

次に、図１〜図４で示したワークＲＡＭの動作について説明する。ただし、メモリマットＭＭａに関連する部分の動作のみについて説明する。

読出モード時は、まずビット線イコライズ信号ＢＬＥＱが非活性化レベルの「Ｌ」レベルにされてビット線対ＢＬ，／ＢＬのイコライズが停止されるとともに、行アドレス信号Ａｉ＋１〜Ａｊに応じたワード線ＷＬが制御回路５によって選択レベルの「Ｈ」レベルに立上げられる。これにより、そのワード線ＷＬに対応する各メモリセルＭＣが活性化され、活性化された各メモリセルＭＣに対応するビット線対ＢＬ，／ＢＬ間に微小電位差が生じる。次いで、センスアンプ活性化信号ＳＥ，／ＳＥがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされてセンスアンプ２４が活性化され、センスアンプ２４によってビット線対ＢＬ，／ＢＬ間の微小電位差が電源電圧ＶＣＣに増幅される。

次に、列アドレス信号Ａ０〜Ａｉに応じた列選択線ＣＳＬが制御回路５によって選択レベルの「Ｈ」レベルに立上げられ、その列選択線ＣＳＬに対応する各列選択ゲート２３が導通する。また、選択されたワード線ＷＬが属するメモリブロックＭＢに対応するブロック選択スイッチ（たとえば２１，２２）が導通する。これにより、選択された４つのビット線対ＢＬ，／ＢＬがそれぞれローカルＩＯ線対ＬＩＯ１，／ＬＩＯ１；…；ＬＩＯ３，／ＬＩＯ３およびグローバルＩＯ線対ＧＩＯ０，／ＧＩＯ０；…；ＧＩＯ３，／ＧＩＯ３を介して読出／書込回路５に接続される。

グローバルＩＯ線対ＧＩＯ０，／ＧＩＯ０；…；ＧＩＯ３，ＧＩＯ３間の電位差は、読出／書込回路５によってデータ信号Ｑ０〜Ｑ３に変換され、データ信号Ｑ０〜Ｑ３はデータバスＤＢ０〜ＤＢ３およびＩＯバッファ６を介して外部に出力される。

書込モード時は、読出モード時と同様にして、活性化された４つのメモリセルＭＣが４つのビット線対ＢＬ，／ＢＬ、ローカルＩＯ線対ＬＩＯ０，／ＬＩＯ０；…；ＬＩＯ３，／ＬＩＯ３およびグローバルＩＯ線対ＧＩＯ０，／ＧＩＯ０；…；ＧＩＯ３，／ＧＩＯ３を介して読出／書込回路５に接続される。

ＩＯバッファ６は、外部データ信号Ｄ０〜Ｄ３の論理に従ってグローバルＩＯ線ＧＩＯ０と／ＧＩＯ０，…，ＧＩＯ３と／ＧＩＯ３の一方を「Ｈ」レベルにし、他方を「Ｌ」レベルにする。これにより、選択されたビット線ＢＬと／ＢＬのうちの一方が「Ｈ」レベルにされ他方が「Ｌ」レベルにされ、活性化されたメモリセルＭＣのキャパシタにはビット線ＢＬまたは／ＢＬの電位に応じた量の電荷が蓄えられる。

以下、このワークＲＡＭの特徴となるテストモードについて詳細に説明する。図５は、列アドレス信号Ｙ（Ａ０〜Ａｉ）とデータ信号ＤＱ０〜ＤＱ３とビット線対ＢＬ，ＢＬとの関係を示すブロック図である。図５において、メモリブロックＭＢの複数のビット線対ＢＬ，／ＢＬは予め４つずつグループ化されている。図５では、３つのグループが示されている。３つのグループには、それぞれ固有の列アドレス信号Ｙ＝ｎ−１，ｎ，ｎ＋１が割当てられている。各グループの１番〜４番のビット線対ＢＬ，／ＢＬは、それぞれデータ信号ＤＱ０〜ＤＱ３の入出力に用いられる。

このワークＲＡＭの仕様では、アウトプットイネーブル信号／ＯＥを「Ｌ」レベルに固定しても、アドレス遷移からの読出動作を行なう場合は動作可能である。また書込動作時は、ライトイネーブル信号／ＷＥが「Ｌ」レベルになれば書込動作となり、データ出力は遮断されるので、信号／ＯＥが「Ｌ」レベルに固定されていても動作可能である。下位バ
イトデータ選択信号／ＬＢおよび上位バイトデータ選択信号／ＵＢの各々は、バイト選択動作を行なう場合でなければ「Ｌ」レベルに固定しても問題ない。

このように、センスマージンなどの内部のデータ干渉に関わるようなテストなどを行なう場合には、信号／ＯＥ，／ＬＢ，／ＵＢを「Ｌ」レベルに固定してもテストを行なうことは可能である。そこで、このワークＲＡＭでは、テストモードエントリ時は、これらの信号／ＯＥ，／ＬＢ，／ＵＢの内部信号を「Ｌ」レベルに固定し、外部制御信号／ＯＥ，／ＬＢ，／ＵＢを、反転させるべきデータ信号を選択するためのデータ選択信号ＤＱＳ０〜ＤＱＳ３の生成に使用する。

図６は、テスト対象として注目されるメモリセルＭＣと、そのメモリセルＭＣのデータ信号の書込／読出を行なう際に入力する外部制御信号／ＯＥ，／ＬＢ，／ＵＢとの関係を示す図である。データ信号Ｄ０〜Ｄ３の論理レベルは、データ反転を行わなければ、１本のワード線ＷＬに接続されているすべてのメモリセルＭＣに「Ｈ」レベルが書込まれるように設定される。

図５および図６を参照して、注目セルＭＣが列アドレス信号Ｙ（ＣＡ０〜ＣＡｊ）＝ｎで指定されるビット線対グループの１番目のビット線対ＢＬ，／ＢＬを介して入力されるデータ信号ＤＱ０に対応するメモリセルＭＣである場合は、（１）列アドレス信号Ｙ＝ｎ−１で指定されるグループの４番目のビット線対ＢＬ，／ＢＬを介して入出力されるデータ信号ＤＱ３を反転させるとともに、（２）列アドレス信号Ｙ＝ｎで指定されるグループの１番目および２番目のビット線対ＢＬ，／ＢＬを介して入出力されるデータ信号ＤＱ０，ＤＱ１とを反転させる必要がある。

また、注目セルＭＣが列アドレス信号Ｙ＝ｎで指定されるグループの２番目のビット線対ＢＬ，／ＢＬを介して入出力されるデータ信号ＤＱ１に対応するメモリセルＭＣである場合は、（３）列アドレス信号Ｙ＝ｎで指定されるグループの１番目〜３番目のビット線対ＢＬ，／ＢＬを介して入出力されるデータ信号ＤＱ０〜ＤＱ２を反転させる必要がある。

また、注目セルＭＣが列アドレス信号Ｙ＝ｎで指定されるグループの３番目のビット線対ＢＬ，／ＢＬを介して入出力されるデータ信号ＤＱ２に対応するメモリセルＭＣである場合は、（４）列アドレス信号Ｙ＝ｎで指定されるグループの２番目〜４番目のビット線対ＢＬ，／ＢＬを介して入出力されるデータ信号ＤＱ１〜ＤＱ３を反転させる必要がある。

また、注目セルＭＣが列アドレス信号Ｙ＝ｎで指定されるグループの４番目のビット線対ＢＬ，／ＢＬを介して入出力されるデータ信号ＤＱ３に対応するメモリセルＭＣである場合は、（５）列アドレス信号Ｙ＝ｎで指定されるグループの３番目および４番目のビット線対ＢＬ，／ＢＬを介して入出力されるデータ信号ＤＱ２，ＤＱ３を反転させるとともに、（６）列アドレス信号Ｙ＝ｎ＋１で指定されるグループの１番目のビット線対ＢＬ，／ＢＬを介して入出力されるデータ信号ＤＱ０とを反転する必要がある。

そこで、上記（１）〜（６）の場合に、それぞれ固有の外部制御信号／ＯＥ，／ＬＢ，／ＵＢを割当てる。上記（１）〜（６）の場合は、たとえば、それぞれ／ＯＥ，／ＬＢ，／ＵＢ＝０００，１００，０１０，１１０，００１，１０１とされる。また、データ信号ＤＱ０〜ＤＱ３を反転させない場合は、たとえば外部制御信号／ＯＥ，／ＬＢ，／ＵＢを１１１にする。

次に、このワークＲＡＭのテストモードに関連する部分の構成について説明する。この
ワークＲＡＭでは、図７に示すように、ＩＯバッファ６と読出／書込回路５の間にデータ反転回路３０が設けられる。データ反転回路３０は、データバスＤＢ０〜ＤＢ３の途中に介挿される。データバスＤＢ０〜ＤＢ３は、データ反転回路３０によってＩＯバッファ６側のデータバスＤＢ０ａ〜ＤＢ３ａと読出／書込回路５側のデータバスＤＢ０ｂ〜ＤＢ３ｂとに分割される。

データ反転回路３０は、それぞれデータ信号ＤＱ０〜ＤＱ３に対応するデータ選択信号ＤＱＳ０〜ＤＱＳ３によって制御される。データ反転回路３０は、書込動作時は、外部からＩＯバッファ６およびデータバスＤＢ０ａ〜ＤＢ３ａを介して与えられたデータ信号Ｄ０〜Ｄ３のうちの対応の信号（たとえばＤＱＳ０，ＤＱＳ１）が「Ｈ」レベルになっているデータ信号（この場合はＤ０，Ｄ１）の論理を反転させてデータバスＤＢ０ｂ，ＤＢ１ｂに伝達させるとともに、対応の信号ＤＱＳ２，ＤＱＳ３が「Ｌ」レベルにされている信号Ｄ２，Ｄ３をそのままデータバスＤＢ２ｂ，ＤＢ３ｂに伝達させる。

また、データ反転回路３０は、読出動作時は、読出／書込回路５からデータバスＤＢ０ｂ〜ＤＢ３ｂを介して与えられたデータ信号Ｑ０〜Ｑ３のうちの対応の信号（たとえばＤＱＳ０，ＤＱＳ１）が「Ｈ」レベルになっているデータ信号（この場合はＱ０，Ｑ１）の論理を反転させてデータバスＤＢ０ａ，ＤＢ１ａに伝達させるとともに、対応の信号ＤＱＳ２，ＤＱＳ３が「Ｌ」レベルになっている信号Ｑ２，Ｑ３をそのままデータバスＤＢ２ａ，ＤＢ３ａに伝達させる。

図８は、データ反転回路３０のうちのデータバスＤＢ０に関連する部分を示すブロック図である。図６において、データバスＤＢ０は、書込データバスＷＤＢ０および読出データバスＲＤＢ０を含む。データバスＷＤＢ０，ＲＤＢ０は、データ反転回路３０によってデータバスＷＤＢ０ａとＷＤＢ０ｂ，ＲＤＢ０ａとＲＤＢ０ｂに分割されている。

データ反転回路３０は、ＥＸ−ＯＲゲート３１，３２を含む。ＥＸ−ＯＲゲート３１の一方入力ノードは読出データバスＲＤＢ０ｂに接続され、その他方入力ゲートはデータ選択信号ＤＱＳ０を受け、その出力ノードは読出データバスＲＤＢ０ａに接続される。ＥＸ−ＯＲゲート３２の一方入力ノードは書込データバスＷＤＢ０ａに接続され、その他方入力ゲートはデータ選択信号ＤＱＳ０を受け、その出力ノードは書込データバスＷＤＢ０ｂに接続される。

ＥＸ−ＯＲゲート３１は、信号ＤＱＳ０が非活性化レベルの「Ｌ」レベルの場合に、読出／書込回路５からデータバスＲＤＢ０ｂを介して与えられた読出データ信号Ｑ０をデータバスＲＤＢ０ａを介してＩＯバッファ６に与える。またＥＸ−ＯＲゲート３１は、信号ＤＱＳ０が活性化レベルの「Ｈ」レベルの場合に、読出／書込回路５からデータバスＲＤＢ０ｂを介して与えられたデータ信号Ｑ０を反転させてデータ信号／Ｑ０を生成し、そのデータ信号／Ｑ０をデータバスＲＤＢ０ａを介してＩＯバッファ６に与える。

ＥＸ−ＯＲゲート３２は、信号ＤＱＳ０が非活性化レベルの「Ｌ」レベルの場合に、ＩＯバッファ６からデータバスＷＤＢ０ａを介して与えられた書込データ信号Ｄ０をデータバスＷＤＢ０ｂを介して読出／書込回路５に与える。またＥＸ−ＯＲゲート３２は、信号ＤＱＳ０が活性化レベルの「Ｈ」レベルの場合に、ＩＯバッファ６からデータバスＷＤＢ０ａを介して与えられたデータ信号Ｄ０を反転させてデータ信号／Ｄ０を生成し、そのデータ信号／Ｄ０をデータバスＷＤＢ０ｂを介して読出／書込回路５に与える。データ反転回路３０のうちのデータバスＤＢ１〜ＤＢ３に関連する部分もデータバスＤＢ０に関連する部分と同様である。

図９は、ＥＸ−ＯＲゲート３１の構成を示す回路図である。図９において、ＥＸ−ＯＲ
ゲート３１は、ＮＯＲゲート３３，３４、ＮＡＮＤゲート３５およびインバータ３６を含む。ＮＯＲゲート３３の一方入力ノードは読出データバスＲＤＢ０ｂに接続され、その他方入力ゲートはデータ選択信号ＤＱＳ０を受け、その出力信号はＮＯＲゲート３４の一方入力ノードに入力される。ＮＡＮＤゲート３５の一方入力ノードは読出データバスＲＤＢ０ｂに接続され、その他方入力ゲートはデータ選択信号ＤＱＳ０を受け、その出力信号はインバータ３６を介してＮＯＲゲート３４の他方入力ノードに入力される。ＮＯＲゲート３４の出力ノードは読出データバスＲＤＢ０ａに接続される。

信号ＤＱＳ０が非活性化レベルの「Ｌ」レベルの場合は、ＮＡＮＤゲート３５の出力信号が「Ｈ」レベルに固定され、ＮＯＲゲート３３は読出データ信号Ｑ０に対してインバータとして動作する。したがって、読出データ信号Ｑ０は、読出データバスＲＤＢ０にそのまま伝達される。

信号ＤＱＳ０が活性化レベルの「Ｈ」レベルの場合は、ＮＯＲゲート３３の出力信号が「Ｌ」レベルに固定され、ＮＡＮＤゲート３５は読出データ信号Ｑ０に対してインバータとして動作する。したがって、読出データ信号Ｑ０は、反転されて読出データバスＲＤＢ０に伝達される。ＥＸ−ＯＲゲート３２もＥＸ−ＯＲゲート３１と同じ構成である。

図１０は、データ選択信号ＤＱＳ０〜ＤＱＳ３の発生に関連する部分の構成を示すブロック図である。図１０において、このワークＲＡＭは、それぞれ外部制御信号／ＯＥ，／ＬＢ，／ＵＢを入力するための信号入力端子Ｔ１〜Ｔ３と、それぞれ信号入力端子Ｔ１〜Ｔ３に対応して設けられた入力バッファ４１〜４３と、データ反転デコーダ４４とを備える。

入力バッファ４１〜４３は、ともに、内部制御信号ＺＣＳが活性化レベルの「Ｌ」レベルにされたことに応じて活性化される。入力バッファ４１は、テスト信号ＺＴＥ１が非活性化レベルの「Ｈ」レベルの場合は、外部制御信号／ＯＥに応答して内部制御信号ＺＯＥを生成し制御回路５に与え、テスト信号ＺＴＥ１が活性化レベルの「Ｌ」レベルの場合は、外部制御信号／ＯＥに応答して内部信号φ４１を生成しデータ反転デコーダ４４に与えるとともに、内部制御信号ＺＯＥを「Ｌ」レベルにする。

入力バッファ４２は、テスト信号ＺＴＥ１が非活性化レベルの「Ｈ」レベルの場合は、外部制御信号／ＬＢに応答して内部制御信号ＺＬＢを生成し制御回路５に与え、テスト信号ＺＴＥ１が活性化レベルの「Ｌ」レベルの場合は、外部制御信号／ＬＢに応答して内部信号φ４２を生成しデータ反転デコーダ４４に与えるとともに、内部制御信号ＺＬＢを「Ｌ」レベルにする。

入力バッファ４３は、テスト信号ＺＴＥ１が非活性化レベルの「Ｈ」レベルの場合は、外部制御信号／ＵＢに応答して内部制御信号ＺＵＢを生成し制御回路５に与え、テスト信号ＺＴＥ１が活性化レベルの「Ｌ」レベルの場合は、外部制御信号／ＵＢに応答して内部信号φ４３を生成しデータ反転デコーダ４４に与えるとともに、内部制御信号ＺＵＢを「Ｌ」レベルにする。

データ反転デコーダ４４は、テスト信号ＺＴＥ１が活性化レベルの「Ｌ」レベルの場合に活性化され、入力バッファ４１〜４３からの内部信号φ４１〜φ４３に基づいてデータ選択信号ＤＱＳ０〜ＤＱＳ３を生成する。なお、図１０では、テスト信号ＺＴＥ１によって活性化される入力バッファ４１〜４３およびデータ反転デコーダ４４を１組だけ設けたが、それぞれテスト信号ＺＴＥ１．１〜ＺＴＥ１．ｍ（ただし、ｍは２以上の整数である）によって活性化されるｍ組の入力バッファ４１〜４３およびデータ反転デコーダ４４を設け、いずれか１組を選択的に活性化させるようにしても良い。ここで、ｍ組のデータ反
転デコーダ４４によって生成されるデータ選択信号ＤＱＳ０〜ＤＱＳ３の論理レベルの組合せは、互いに異なるものとする。

図１１は、入力バッファ４１の構成を示す回路図である。図１１において、入力バッファ４１は、ＮＯＲゲート５１、インバータ５２〜５４、トランスファゲート５５およびＮＡＮＤゲート５６を含む。ＮＯＲゲート５１は、信号／ＯＥ，ＺＣＳを受け、その出力信号はインバータ５２に与えられる。インバータ５２の出力信号は、トランスファーゲート５５の一方端子に与えられるとともに、ＮＡＮＤゲート５６の一方入力ノードに与えられる。トランスファーゲート５５の他方端子に現れる信号が信号φ４１となる。テスト信号ＺＴＥ１は、トランスファーゲート５５のＰチャネルＭＯＳトランジスタ側のゲートおよびＮＡＮＤゲート５６の他方入力ノードに入力されるとともに、インバータ５３を介してトランスファーゲート５５のＮチャネルＭＯＳトランジスタ側のゲートに入力される。ＮＡＮＤゲート５６の出力信号は、インバータ５４で反転されて信号ＺＯＥとなる。

信号ＺＣＳが非活性化レベルの「Ｈ」レベルの場合は、テスト信号ＺＴＥ１が非活性化レベルの「Ｈ」レベルにされるとともに、ＮＯＲゲート５１の出力信号は「Ｌ」レベルに固定される。したがって、トランスファーゲート５５が非導通にされるとともに、信号ＺＯＥが「Ｈ」レベルにされる。

信号ＺＣＳが活性化レベルの「Ｌ」レベルであって、テスト信号ＺＴＥ１が非活性化レベルの「Ｈ」レベルの場合は、トランスファーゲート５５が非導通にされるとともに、ＮＯＲゲート５１およびＮＡＮＤゲート５６の各々が信号／ＯＥに対してインバータとして動作する。したがって、信号ＺＯＥは、信号／ＯＥと同じ論理レベルになる。

信号ＺＣＳおよびテスト信号ＺＴＥ１がともに活性化レベルの「Ｌ」レベルの場合は、トランスファーゲート５５が導通し、ＮＯＲゲート５１が信号／ＯＥに対してインバータとして動作し、ＮＡＮＤゲート５６の出力信号が「Ｈ」レベルに固定される。したがって、信号φ４１は信号／ＯＥと同じ論理レベルになり、信号ＺＯＥは「Ｌ」レベルに固定される。他の入力バッファ４２，４３も入力バッファ４１と同じ構成である。

図１２はデータ反転デコーダ４４の一部分の構成を示す回路図、図１３はデータ反転デコーダ４４の他の部分の構成を示す回路図、図１４はデータ反転デコーダ４４の残りの部分の構成を示す回路図である。図１２〜図１４において、データ反転デコーダ４４は、ゲート回路６０〜６６、インバータ７０〜７６、クロックトインバータ８０〜１０７およびＮＯＲゲート１１０〜１１３を含む。

ゲート回路６０〜６６の各々は、信号φ４１〜φ４３を受ける。ゲート回路６０〜６６は、図６で説明した信号／ＯＥ，／ＬＢ，／ＵＢの組合せ０００，１００，０１０，１１０，００１，１０１，１１１に対応している。テスト時は、信号／ＯＥ，／ＬＢ，／ＵＢがそれぞれ信号φ４１，φ４２，φ４３になることは、図１０で説明した通りである。

ゲート回路６０は、信号φ４１，φ４２，φ４３が０００の場合にのみ「Ｌ」レベルの信号を出力し、他の場合は「Ｈ」レベルの信号を出力する。ゲート回路６１は、信号φ４１，φ４２，φ４３が１００の場合にのみ「Ｌ」レベルの信号を出力し、他の場合は「Ｈ」レベルの信号を出力する。ゲート回路６２は、信号φ４１，φ４２，φ４３が０１０の場合にのみ「Ｌ」レベルの信号を出力し、他の場合は「Ｈ」レベルの信号を出力する。

ゲート回路６３は、信号φ４１，φ４２，φ４３が１１０の場合にのみ「Ｌ」レベルの信号を出力し、他の場合は「Ｈ」レベルの信号を出力する。ゲート回路６４は、信号φ４１，φ４２，φ４３が００１の場合にのみ「Ｌ」レベルの信号を出力し、他の場合は「Ｈ
」レベルの信号を出力する。ゲート回路６５は、信号φ４１，φ４２，φ４３が１０１の場合にのみ「Ｌ」レベルの信号を出力し、他の場合は「Ｈ」レベルの信号を出力する。ゲート回路６６は、信号φ４１，φ４２，φ４３が１１１の場合にのみ「Ｌ」レベルの信号を出力し、他の場合は「Ｈ」レベルの信号を出力する。

ゲート回路６０の出力信号は、クロックトインバータ８０〜８３の第１制御ノードに入力されるとともに、インバータ７０を介してクロックトインバータ８０〜８３の第２制御ノードに入力される。クロックトインバータ８０〜８３の入力ノードには、それぞれ「Ｌ」レベル（接地電位ＧＮＤ）、「Ｌ」レベル、「Ｌ」レベル、「Ｈ」レベル（電源電位ＶＣＣ）が入力される。信号φ４１，φ４２，φ４３が０００の場合は、ゲート回路６０の出力信号が「Ｌ」レベルになってクロックトインバータ８０〜８３が活性化され、クロックトインバータ８０〜８３の出力信号はそれぞれ「Ｈ」レベル、「Ｈ」レベル、「Ｈ」レベル、「Ｌ」レベルになる。

ゲート回路６１の出力信号は、クロックトインバータ８４〜８７の第１制御ノードに入力されるとともに、インバータ７１を介してクロックトインバータ８４〜８７の第２制御ノードに入力される。クロックトインバータ８４〜８７の入力ノードには、それぞれ「Ｈ」レベル、「Ｈ」レベル、「Ｌ」レベル、「Ｌ」レベルが入力される。信号φ４１，φ４２，φ４３が１００の場合は、ゲート回路６１の出力信号が「Ｌ」レベルになってクロックトインバータ８４〜８７が活性化され、クロックトインバータ８４〜８７の出力信号はそれぞれ「Ｌ」レベル、「Ｌ」レベル、「Ｈ」レベル、「Ｈ」レベルになる。

ゲート回路６２の出力信号は、クロックトインバータ８８〜９１の第１制御ノードに入力されるとともに、インバータ７２を介してクロックトインバータ８８〜９１の第２制御ノードに入力される。クロックトインバータ８８〜９１の入力ノードには、それぞれ「Ｈ」レベル、「Ｈ」レベル、「Ｈ」レベル、「Ｌ」レベルが入力される。信号φ４１，φ４２，φ４３が０１０の場合は、ゲート回路６２の出力信号が「Ｌ」レベルになってクロックトインバータ８８〜９１が活性化され、クロックトインバータ８８〜９１の出力信号はそれぞれ「Ｌ」レベル、「Ｌ」レベル、「Ｌ」レベル、「Ｈ」レベルになる。

ゲート回路６３の出力信号は、クロックトインバータ９２〜９５の第１制御ノードに入力されるとともに、インバータ７３を介してクロックトインバータ９２〜９５の第２制御ノードに入力される。クロックトインバータ９２〜９５の入力ノードには、それぞれ「Ｌ」レベル、「Ｈ」レベル、「Ｈ」レベル、「Ｈ」レベルが入力される。信号φ４１，φ４２，φ４３が１１０の場合は、ゲート回路６３の出力信号が「Ｌ」レベルになってクロックトインバータ９２〜９５が活性化され、クロックトインバータ９２〜９５の出力信号はそれぞれ「Ｈ」レベル、「Ｌ」レベル、「Ｌ」レベル、「Ｌ」レベルになる。

ゲート回路６４の出力信号は、クロックトインバータ９６〜９９の第１制御ノードに入力されるとともに、インバータ７４を介してクロックトインバータ９６〜９９の第２制御ノードに入力される。クロックトインバータ９６〜９９の入力ノードには、それぞれ「Ｌ」レベル、「Ｌ」レベル、「Ｈ」レベル、「Ｈ」レベルが入力される。信号φ４１，φ４２，φ４３が００１の場合は、ゲート回路６４の出力信号が「Ｌ」レベルになってクロックトインバータ９６〜９９が活性化され、クロックトインバータ９６〜９９の出力信号はそれぞれ「Ｈ」レベル、「Ｈ」レベル、「Ｌ」レベル、「Ｌ」レベルになる。

ゲート回路６５の出力信号は、クロックトインバータ１００〜１０３の第１制御ノードに入力されるとともに、インバータ７５を介してクロックトインバータ１００〜１０３の第２制御ノードに入力される。クロックトインバータ１００〜１０３の入力ノードには、それぞれ「Ｈ」レベル、「Ｌ」レベル、「Ｌ」レベル、「Ｌ」レベルが入力される。信号
φ４１，φ４２，φ４３が１０１の場合は、ゲート回路６５の出力信号が「Ｌ」レベルになってクロックトインバータ１００〜１０３が活性化され、クロックトインバータ１００〜１０３の出力信号はそれぞれ「Ｌ」レベル、「Ｈ」レベル、「Ｈ」レベル、「Ｈ」レベルになる。

ゲート回路６６の出力信号は、クロックトインバータ１０４〜１０７の第１制御ノードに入力されるとともに、インバータ７６を介してクロックトインバータ１０４〜１０７の第２制御ノードに入力される。クロックトインバータ１０４〜１０７の入力ノードの各々には、「Ｌ」レベルが入力される。信号φ４１，φ４２，φ４３が１１１の場合は、ゲート回路６６の出力信号が「Ｌ」レベルになってクロックトインバータ１０４〜１０７が活性化され、クロックトインバータ１０４〜１０７の出力信号はともに「Ｈ」レベルになる。なお、クロックトインバータ８０〜１０７が非活性化された場合は、クロックトインバータ８０〜１０７の各々の出力ノードはハイインピーダンス状態になる。

クロックトインバータ８０，８４，８８，９２，９６，１００，１０４の出力信号は、ともにＮＯＲゲート１１０の一方入力ノードＮ１１０に入力される。クロックトインバータ８１，８５，８９，９３，９７，１０１，１０５の出力信号は、ともにＮＯＲゲート１１１の一方入力ノードＮ１１１に入力される。クロックトインバータ８２，８６，９０，９４，９８，１０２，１０６の出力信号は、ともにＮＯＲゲート１１２の一方入力ノードＮ１１２に入力される。クロックトインバータ８３，８７，９１，９５，９９，１０３，１０７の出力信号は、ともにＮＯＲゲート１１３の一方入力ノードＮ１１３に入力される。テスト信号ＺＴＥ１は、ＮＯＲゲート１１０〜１１３の他方入力ノードに入力される。ＮＯＲゲート１１０〜１１３の出力信号が、それぞれデータ選択信号ＤＱＳ０〜ＤＱＳ３となる。

テスト信号ＺＴＥ１が非活性化レベルの「Ｈ」レベルの場合は、データ反転デコーダ４４が非活性化され、データ選択信号ＤＱＳ０〜ＤＱＳ３はともに「Ｌ」レベルになる。テスト信号ＺＴＥ１が活性化レベルの「Ｌ」レベルの場合は、データ反転デコーダ４４が活性化される。

信号φ４１，φ４２，φ４３が０００の場合は、データ選択信号ＤＱＳ０〜ＤＱＳ３はそれぞれ「Ｌ」レベル、「Ｌ」レベル、「Ｌ」レベル、「Ｈ」レベルになる。信号φ４１，φ４２，φ４３が１００の場合は、データ選択信号ＤＱＳ０〜ＤＱＳ３はそれぞれ「Ｈ」レベル、「Ｈ」レベル、「Ｌ」レベル、「Ｌ」レベルになる。信号φ４１，φ４２，φ４３が０１０の場合は、データ選択信号ＤＱＳ０〜ＤＱＳ３はそれぞれ「Ｈ」レベル、「Ｈ」レベル、「Ｈ」レベル、「Ｌ」レベルになる。

信号φ４１，φ４２，φ４３が１１０の場合は、データ選択信号ＤＱＳ０〜ＤＱＳ３はそれぞれ「Ｌ」レベル、「Ｈ」レベル、「Ｈ」レベル、「Ｈ」レベルになる。信号φ４１，φ４２，φ４３が００１の場合は、データ選択信号ＤＱＳ０〜ＤＱＳ３はそれぞれ「Ｌ」レベル、「Ｌ」レベル、「Ｈ」レベル、「Ｈ」レベルになる。信号φ４１，φ４２，φ４３が１０１の場合は、データ選択信号ＤＱＳ０〜ＤＱＳ３はそれぞれ「Ｈ」レベル、「Ｌ」レベル、「Ｌ」レベル、「Ｌ」レベルになる。信号φ４１，φ４２，φ４３が１１１の場合は、データ選択信号ＤＱＳ０〜ＤＱＳ３はともに「Ｌ」レベルになる。

次に、このワークＲＡＭの動作について説明する。図１５は、テストモード時のライトサイクルにおけるワークＲＡＭの動作を示すタイムチャートである。図１５において、信号／ＷＥが「Ｌ」レベルにされた後、データ信号Ｄの入力を受け付け、信号／ＷＥが「Ｌ」レベルから「Ｈ」レベルに立ち上げられたときのデータ信号Ｄを外部から取込む。データ選択信号ＤＱＳの論理レベルに応じて、取込んだデータ信号Ｄを反転させてまたは反転
させずにメモリセルＭＣに書込む。

また図１６は、テストモード時のリードサイクルにおけるワークＲＡＭの動作を示すタイムチャートである。図１６を参照して、信号／ＷＥが「Ｈ」レベルの場合にアドレス信号Ａ０〜Ａｊが遷移すると、リードサイクルとなる。アドレス信号Ａ０〜Ａｊの遷移後、メモリセルＭＣからデータ信号Ｑが読み出され、データ選択信号ＤＱＳの論理レベルに応じてデータ信号Ｑを反転させてまたは反転させずに外部に出力する。テスタは、読出データ信号Ｑが書込データ信号Ｄと同じ論理レベルである場合はメモリセルＭＣは正常であると判定し、そうでない場合はメモリセルＭＣは不良であると判定する。

この実施の形態１では、書込動作時は外部制御信号／ＯＥ，／ＬＢ，／ＵＢに基づいて各データ信号Ｄを反転させ、または反転させずにメモリセルＭＣに書込むので、複雑なパターンプログラムを用いることなくテストパターンを容易にメモリブロックＭＢに書込むことができる。

また、読出動作時は書込動作時と同様に各データ信号Ｑを反転させてまたは反転させずに出力するので、書込データ信号Ｄと読出データ信号Ｑとの論理が一致するか否かを判定することにより、テスト対象のメモリセルＭＣが正常か否かを判定することができる。

なお、この実施の形態１では、外部制御信号／ＯＥ，／ＬＢ，／ＵＢ用の端子を使用したが、テスト時に他の目的に使用しないどのような端子を用いてもよい。そのような端子としては、通常時は使用せずにテスト時のみ使用するＤＵ（未使用）端子を使用すればよい。また、複数のデバイスが１つのパッケージに収容されているＭＣＰ（マルチチップパッケージ）では、テスト対象のデバイス以外で用いる端子を使用するとよい。

また、この実施の形態１では、外部制御信号／ＯＥ，／ＬＢ，／ＵＢ用の３つの端子を使用したが、もう１つの端子を利用してＤＱＳ０〜ＤＱＳ３の全ての組合せに対応できるようにしてもよい。もう１つの端子としてはＤＵ端子を使用するとよい。

［実施の形態２］
図１７は、この発明の実施の形態２によるワークＲＡＭの要部を示すブロック図であって、図７と対比される図である。図１７を参照して、このワークＲＡＭが実施の形態１のワークＲＡＭと異なる点は、ＩＯバッファ６がＩＯバッファ１２０で置換されている点である。

ＩＯバッファ１２０は、図１８に示される切換回路１２１を含む。切換回路１２１は、それぞれ書込データバスＷＤＢ０ａとＷＤＢ１ａ，ＷＤＢ１ａとＷＤＢ２ａ，ＷＤＢ２ａとＷＤＢ３ａの間に接続されたスイッチング素子１２１ａ〜１２１ｃを含む。スイッチング素子１２１ａ〜１２１ｃは、テスト信号ＺＴＥ２が活性化レベルの「Ｌ」レベルの場合に導通する。

テスト時は、データ信号ＤＱ０〜ＤＱ３用のデータ入出力端子Ｔｄ０〜Ｔｄ３のうちのデータ信号ＤＱ０用のデータ入出力端子Ｔｄ０のみがテスタに接続される。テスト時における書込動作時は、テスト信号ＺＴＥ２が活性化レベルの「Ｌ」レベルになってスイッチング素子１２１ａ〜１２１ｃが導通し、４つの書込データバスＷＤＢ０ａ〜ＤＢ３ａが互いに結合される。データ入出力端子Ｔｄ０に与えられたデータ信号ＤＴは、切換回路１２１を介して４つの書込データバスＷＤＢ０ａ〜ＷＤＢ３ａに与えられる。

このとき、信号ＺＴＥ１を活性化レベルの「Ｌ」レベルにするとともに所望の外部制御信号／ＯＥ，／ＬＢ，／ＵＢを与えることにより、４つの書込データバスＷＤＢ０ａ〜Ｗ
ＤＢ３ａのうちの所望のデータバスのデータ信号を反転させることができ、４つのメモリセルＭＣの各々に所望の論理レベルのデータ信号を書込むことができる。

また、ＩＯバッファ１２０は、図１９に示される一致／不一致判定回路１２２を含む。一致／不一致判定回路１２２は、テスト信号ＺＴＥ３が活性化レベルの「Ｌ」レベルの場合に活性化され、４つの読出データバスＲＤＢ０ａ〜ＲＤＢ３ａを介して与えられた読出データ信号Ｑ０〜Ｑ３の論理が一致しているか否かを判定し、一致している場合は信号ＱＴを「Ｌ」レベルにし、一致していない場合は信号ＱＴを「Ｈ」レベルにする。信号ＱＴは、データ入出力端子Ｔｄ０に与えられる。

テスト時における読出動作時は、書込動作時にデータ信号を書込んだ４つのメモリセルＭＣから４つのデータ信号が読出され、データ反転回路３０に与えられる。

このとき、信号ＺＴＥ１を活性化レベルの「Ｌ」レベルにするとともに書込動作時に信号入力端子Ｔ１〜Ｔ３に与えられた外部制御信号／ＯＥ，／ＬＢ，／ＵＢと同じ外部制御信号／ＯＥ，／ＬＢ，／ＵＢを信号入力端子Ｔ１〜Ｔ３に与えることにより、書込動作時に反転されたデータ信号をデータ反転回路３０によって反転させて元に戻すことができる。

また、テスト信号ＺＴＥ３を活性化レベルの「Ｌ」レベルにすることにより、データ反転回路３０からデータバスＲＤＢ０ａ〜ＲＤＢ３ａに出力されたデータ信号Ｑ０〜Ｑ３の論理が一致しているか否かが一致／不一致判定回路１２２によって判定され、判定結果に応じたレベルの信号ＱＴがデータ入出力端子Ｔｄ０を介してテスタに与えられる。データ信号Ｑ０〜Ｑ３の論理が一致していて信号ＱＴが「Ｌ」レベルになった場合は、４つのメモリセルＭＣは正常と判定される。データ信号Ｑ０〜Ｑ３の論理が一致しておらず信号ＱＴが「Ｈ」レベルになった場合は、４つのメモリセルＭＣのうちの少なくとも１つのメモリセルＭＣが不良であると判定される。

この実施の形態２では、４つのデータ入出力端子Ｔｄ０〜Ｔｄ３のうちの１つのデータ入出力端子Ｔｄ０のみをテスタに接続して、４つのメモリセルＭＣが正常か否かを同時にテストできる。したがって、４つのデータ入出力端子Ｔｄ０〜Ｔｄ３をテスタに接続して４つのメモリセルＭＣが正常か否かをテストする場合に比べて、単位時間当りで４倍の数のワークＲＡＭをテストすることができ、テストコストの低減化を図ることができる。このようなマルチＩＯテストにおいても、各データ信号を反転させてまたは反転させずに書込/読出することができる。

なお、以上の実施の形態１，２では、アドレスノンマルチおよびクロック非同期で、アドレス遷移をトリガとするワークＲＡＭにこの発明が適用された場合について説明したが、これに限るものではなく、この発明は、アドレスノンマルチのＳＤＲＡＭ、クロック同期型のワークＲＡＭ、図４のようなアレイ構成のＳＲＡＭなどにも適用可能である。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

この発明の実施の形態１によるワークＲＡＭの全体構成を示すブロック図である。 図１に示したメモリアレイの構成を示すブロック図である。 図２に示したメモリブロックおよびセンスアンプ帯の構成を示すブロック図である。 図３に示したセンスアンプ帯の構成をより詳細に示す回路ブロック図である。 列アドレス信号とデータ信号とビット線対との関係を示す図である。 注目セルと反転させるべきデータ信号と外部制御信号との関係を示す図である。 図１に示したワークＲＡＭに含まれるデータ反転回路を示すブロック図である。 図７に示したデータ反転回路の要部を示すブロック図である。 図８に示したＥＸ−ＯＲゲートの構成を示す回路図である。 図７に示したデータ選択信号の発生に関連する部分を示すブロック図である。 図１０に示した入力バッファの構成を示す回路図である。 図１０に示したデータ反転デコーダの一部分の構成を示す回路図である。 図１０に示したデータ反転デコーダの他の部分の構成を示す回路図である。 図１０に示したデータ反転デコーダの残りの部分の構成を示す回路図である。 図１〜図１４で示したワークＲＡＭのテストモード時における書込動作を示すタイムチャートである。 図１〜図１４で示したワークＲＡＭのテストモード時における読出動作を示すタイムチャートである。 この発明の実施の形態２によるワークＲＡＭの要部を示すブロック図である。 図１７に示したＩＯバッファに含まれる切換回路の構成を示す回路図である。 図１７に示したＩＯバッファに含まれる一致／不一致判定回路を示すブロック図である。 従来のＤＲＡＭにおける列アドレス信号とデータ信号とビット線対との関係を示す図である。

符号の説明

１ 制御回路、２ メモリアレイ、３ 行デコーダ、４ 列デコーダ、５ 読出／書込回路、６，１２０ ＩＯバッファ、Ｔ 制御信号入力端子、Ｔｄ データ入出力端子、ＤＢ データバス、ＳＡ センスアンプ、ＭＢ メモリブロック、ＭＭ メモリマット、ＭＣ メモリセル、ＷＬ ワード線、ＢＬ，／ＢＬ ビット線対、ＬＩＯ，／ＬＩＯ ローカルＩＯ線対、ＧＩＯ，／ＧＩＯ（ＧＩＯＰ） グローバルＩＯ線対、２１，２２ ブロック選択スイッチ、２３ 列選択ゲート、２４，１３０ センスアンプ、２５ イコライザ、３０ データ反転回路、３１，３２ ＥＸ−ＯＲゲート、３３，３４，５１，１１０〜１１３ ＮＯＲゲート、３５，５６ ＮＡＮＤゲート、３６，５２〜５４，７０〜７６
インバータ、４１〜４３ 入力バッファ、４４ データ反転デコーダ、５５ トランスファゲート、６０〜６６ ゲート回路、８０〜１０７ クロックトインバータ、ＷＤＢ 書込データバス、ＲＤＢ 読出データバス、１２１ 切換回路、１２１ａ〜１２１ｃ スイッチング素子、１２２ 一致／不一致判定回路。

Claims (5)

1. 外部から行アドレス信号および列アドレス信号が同時に入力される半導体記憶装置であって、
   複数行複数列に配置された複数のメモリセルと、それぞれ前記複数行に対応して設けられた複数のワード線と、それぞれ前記複数列に対応して設けられた複数のビット線対とを含むメモリアレイ、
   前記行アドレス信号に従って前記複数のワード線のうちのいずれかのワード線を選択し、そのワード線に対応する各メモリセルを活性化させる行選択回路、
   前記列アドレス信号に従って前記複数のビット線対のうちのいずれかＮ個（ただし、Ｎは１以上の整数である）のビット線対を選択する列選択回路、
   外部から与えられたデータ制御信号に従って、外部から与えられたＮ個のデータ信号の各々を反転させてまたは反転させずに出力する書込データ反転回路、および
   前記書込データ反転回路から出力されたＮ個のデータ信号を前記列選択回路によって選択されたＮ個のビット線対を介して前記行選択回路によって活性化されたＮ個のメモリセルに書込む書込回路を備える、半導体記憶装置。
2. さらに、通常動作時は前記半導体記憶装置を制御するための制御信号を受け、テスト時は前記データ制御信号を受ける少なくとも１つの信号入力端子を備える、請求項１に記載の半導体記憶装置。
3. さらに、前記列選択回路によって選択されたＮ個のビット線対を介して前記行選択回路によって活性化されたＮ個のメモリセルのデータ信号を読出す読出回路、
   前記データ制御信号に従って、前記読出回路によって読出されたＮ個のデータ信号の各々を反転させてまたは反転させずに出力する読出データ反転回路、および
   前記読出データ反転回路から出力されたＮ個のデータ信号を外部に出力するとともに、外部から前記書込データ反転回路にＮ個のデータ信号を与えるためのＮ個のデータ入出力端子を備える、請求項１または請求項２に記載の半導体記憶装置。
4. さらに、前記データ制御信号に基づいて、それぞれＮ個のデータ信号に対応するＮ個の反転指示信号の各々を活性化レベルまたは非活性化レベルにするデータ反転デコーダを備え、
   前記書込データ反転回路は、それぞれ外部から与えられたＮ個のデータ信号に対応して設けられ、各々が、対応の反転指示信号が活性化レベルの場合は対応のデータ信号を反転させ、対応の反転指示信号が非活性化レベルの場合は対応のデータ信号をそのまま通過させるＮ個の第１の反転回路を含み、
   前記読出データ反転回路は、それぞれ前記読出回路によって読出されたＮ個のデータ信号に対応して設けられ、各々が、対応の反転指示信号が活性化レベルの場合は対応のデータ信号を反転させ、対応の反転指示信号が非活性化レベルの場合は対応のデータ信号をそのまま通過させるＮ個の第２の反転回路を含む、請求項３に記載の半導体記憶装置。
5. さらに、テスト時に、前記Ｎ個のデータ入出力端子のうちの予め定められたデータ入出力端子を介して外部から与えられたデータ信号を前記Ｎ個の第１の反転回路の各々に与えるための切換回路、および
   前記テスト時に、前記Ｎ個の第２の反転回路から出力されたＮ個のデータ信号の論理が一致しているか否かを判定し、判定結果に応じたレベルの信号を前記予め定められたデータ入出力端子に与える一致／不一致判定回路を備える、請求項４に記載の半導体記憶装置。

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