JPH11213699A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 Ｉ／Ｏ縮退モード時に縮退される複数のデー
タ入出力端子の組合せを任意に選択することが可能な半
導体記憶装置を提供する。 【解決手段】 ＳＤＲＡＭにおいて、縮退書込切換回路
１〜３は、テスト信号φｗ１〜φｗ３に応答して、デー
タ入出力端子８０，８２から入力されたテストデータＤ
ＩＴ０，ＤＩＴ２のうちのいずれか一方のデータをデー
タバスＤＢ１ｂ〜ＤＢ３ｂに伝達させる。したがって、
所望の組合せで４つのデータ入出力端子８０〜８３を２
つのデータ入出力端子８０，８２に縮退させることがで
きる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体記憶装置に
関し、特に、Ｍ×Ｎ個のデータ入出力端子をＭ個のデー
タ入出力端子に縮退させるテストモードを有する半導体
記憶装置に関する。

【０００２】

【従来の技術】近年、半導体記憶装置の記憶容量の増大
に伴い、データ入出力端子を複数持つ構成が通常になっ
てきた。複数のデータ入出力端子を備えた半導体記憶装
置は、１回の読出／書込サイクルでより多くのデータの
入出力を行なうことができるという利点を有するが、そ
の反面ピン数が多くなるため１台のテスト装置で同時に
テストできる半導体記憶装置の数が減少し、テストコス
トが高くなるという欠点も合わせ持っている。

【０００３】図１１は、そのような複数（図では８つ）
のデータ入出力端子８０〜８７を備えた従来のシンクロ
ナス・ダイナミック・ランダム・アクセス・メモリ（以
下、ＳＤＲＡＭと称す）７０の全体構成を示すブロック
図である。図１１を参照して、このＳＤＲＡＭ７０は、
クロックバッファ７１、制御信号バッファ７２、アドレ
スバッファ７３、テストモード回路７４、制御回路７
５、モードレジスタ７６、メモリアレイ群７７（バンク
♯０）、メモリアレイ群７８（バンク♯１）、読出／書
込回路７９、およびデータ入出力端子８０〜８７を備え
る。

【０００４】クロックバッファ７１は、外部信号ＣＫＥ
によって制御され、外部クロック信号ＣＬＫを制御信号
バッファ７２、アドレスバッファ７３、テストモード回
路７４および制御回路７５に与える。制御信号バッファ
７２は、クロックバッファ７１から与えられたクロック
信号ＣＬＫに同期して動作し、外部制御信号／ＣＳ，／
ＲＡＳ，／ＣＡＳ，／ＷＥ，ＤＱＭをラッチしてテスト
モード回路７４および制御回路７５に与える。

【０００５】アドレスバッファ７３は、クロックバッフ
ァ７１から与えられたクロック信号ＣＬＫに同期して動
作し、外部アドレス信号Ａ０〜Ａｍ（ただし、ｍは０以
上の整数である）および外部バンク選択信号ＢＡをラッ
チして制御回路７５に与える。テストモード回路７４
は、バッファ７１〜７３および制御回路７５からの信号
に従ってテストモードを実行する。

【０００６】モードレジスタ７６は、外部アドレス信号
Ａ０〜Ａｍなどによって指示されたモードを記憶する。
制御回路７５は、バッファ７１〜７３、テストモード回
路７４およびモードレジスタ７６からの信号に従って種
々の内部信号を生成し、ＳＤＲＡＭ７０全体を制御す
る。

【０００７】メモリアレイ群７７，７８の各々は、１６
個のメモリアレイＭＡ０〜ＭＡ１５を含む。メモリアレ
イＭＡ０〜ＭＡ１５の各々は、それぞれが１ビットのデ
ータを記憶する複数のメモリセルを含む。各メモリセル
は、対応のメモリアレイＭＡにおいて行アドレスおよび
列アドレスによって決定される所定のアドレスに配置さ
れる。

【０００８】読出／書込回路７９は、制御回路７５によ
って制御され、書込モード時はデータ入出力端子８０〜
８７を介して外部から入力されたデータを選択されたバ
ンクのメモリアレイＭＡ０〜ＭＡ１５の選択されたメモ
リセルに与え、読出モード時は選択されたバンクのメモ
リアレイＭＡ０〜ＭＡ１５の選択されたメモリセルから
の読出データをデータ入出力端子８０〜８７を介して外
部に出力する。

【０００９】次に、このＳＤＲＡＭ７０の動作について
簡単に説明する。まず、外部制御信号／ＣＳ，／ＲＡ
Ｓ，／ＣＡＳ，／ＷＥ，ＤＱＭ、アドレス信号Ａ０〜Ａ
ｍおよびバンク選択信号ＢＡが与えられ、テストモード
回路７４および制御回路７５によってＳＤＲＡＭ７０の
動作モードが設定される。

【００１０】通常の書込モード時は、アドレス信号Ａ０
〜Ａｍおよびバンク選択信号ＢＡが与えられ、これらの
信号に対応したバンクのメモリアレイＭＡ０〜ＭＡ１５
のメモリセルが制御回路７５によって選択される。選択
されたメモリセルにはデータ入出力端子８０〜８７を介
して外部から与えられたデータが読出／書込回路７９に
よって書込まれる。

【００１１】通常の読出モード時は、アドレス信号Ａ０
〜Ａｍおよびバンク選択信号ＢＡに対応したバンクのメ
モリアレイＭＡ０〜ＭＡ１５のメモリセルが制御回路７
５によって選択される。選択されたメモリセルのデータ
は、読出／書込回路７９によって読出されデータ入出力
端子８０〜８７を介して外部に出力される。

【００１２】テストモード時は、通常のモードとは異な
る特殊なモードが実行される。これについては、後で詳
細に説明する。

【００１３】図１２は、図１１に示したＳＤＲＡＭ７０
のチップレイアウトを示す図である。図１２を参照し
て、ＳＤＲＡＭ７０は、各々が長方形のチップの四隅に
配置された４つのメモリマットＭＭ１〜ＭＭ４を含み、
メモリマットＭＭ１〜ＭＭ４の各々は、それぞれ複数の
メモリアレイブロックＭＫ０〜ＭＫｊ（ｊは０以上の整
数である）およびセンスアンプ帯ＳＡ０〜ＳＡｊ＋１を
含む。メモリアレイブロックＭＫ０〜ＭＫｊは、それぞ
れセンスアンプ帯ＳＡ０〜ＳＡｊ＋１の各間に配置され
る。メモリマットＭＭ２とＭＭ３のメモリアレイブロッ
クＭＫ０〜ＭＫｊはバンク♯０を構成し、メモリマット
ＭＭ１とＭＭ４のメモリアレイＭＫ０〜ＭＫｊはバンク
♯１を構成する。

【００１４】メモリマットＭＭ１〜ＭＭ４の各々のチッ
プ中央側に、チップ長辺方向に沿ってロウデコーダＲＤ
が配置される。また、メモリマットＭＭ１〜ＭＭ４の各
々のチップ中央側に、短辺方向に沿ってコラムデコーダ
ＣＤが配置される。デコーダＲＤ，ＣＤは、図１１の制
御回路７５に含まれる。

【００１５】コラムデコーダＣＤの出力には、それぞ
れ、対応のメモリマットＭＭのメモリアレイブロックＭ
Ｋ０〜ＭＫｊを横切って延びる列選択線ＣＳＬが配置さ
れる。１本の列選択線ＣＳＬは、８対のビット線を同時
に選択状態とする。内部データを伝達するためのグロー
バルデータ入出力線対ＧＩＯは、メモリマットＭＭの長
辺方向に沿ってメモリアレイブロックＭＫ０〜ＭＫｊを
横切るように配置される。メモリマットＭＭ１〜ＭＭ４
のそれぞれに対して、チップ中央側に、選択されたメモ
リセルから読出されたデータの増幅を行なうためのプリ
アンプＰＡと選択されたメモリセルへの書込データを伝
達するためのライトバッファＷＢとからなるデータ入出
力回路ＰＷが配置される。チップ中央部には、図１１の
バッファ７１〜７３などを含む周辺回路ＰＨが配置され
る。

【００１６】図１３は、図１２に示したチップの上側半
分の領域をより詳細に示す図である。ただし、デコーダ
ＲＤ，ＣＤは、図面の簡単化のため省略されている。

【００１７】図１３を参照して、メモリマットＭＭ１の
メモリアレイブロックＭＫ０〜ＭＫｊを横切るように８
組のグローバルデータ入出力線対ＧＩＯ０，ＧＩＯ
０′，…，ＧＩＯ３，ＧＩＯ３′が配置される。グロー
バルデータ入出力線対ＧＩＯ０とＧＩＯ０′，…，ＧＩ
Ｏ３とＧＩＯ３′は、それぞれ近接して配置される。セ
ンスアンプ帯ＳＡ０〜ＳＡｊ＋１の各々には、２組のロ
ーカルデータ入出力線対ＬＩＯ，ＬＩＯ′がグローバル
データ入出力線対ＧＩＯと直交して配置される。ローカ
ルデータ入出力線対ＬＩＯ，ＬＩＯ′は、両側のメモリ
アレイブロックＭＫで共用される。ローカルデータ入出
力線対ＬＩＯ，ＬＩＯ′は、グローバルデータ入出力線
対ＧＩＯ０，ＧＩＯ０′，…，ＧＩＯ３，ＧＩＯ３′の
うちのいずれかにブロック選択スイッチＢＳを介して接
続される。グローバルデータ入出力線対ＧＩＯ０，ＧＩ
Ｏ０′，…，ＧＩＯ３，ＧＩＯ３′は、それぞれデータ
入出力回路ＰＷ０〜ＰＷ７に接続される。他のメモリマ
ットＭＭ２〜ＭＭ４もメモリマットＭＭ１と同様であ
る。

【００１８】メモリマットＭＭ１〜ＭＭ４に対応する４
組のデータ入出力回路ＰＷ０〜ＰＷ７は、データバス制
御回路９８に接続される。データバス制御回路９８は、
データバスＤＢ０〜ＤＢ７、入出力バッファ９０〜９７
を介してパッドＰ０〜Ｐ７に接続される。入出力バッフ
ァ９０〜９７、データバス制御回路９８、データ入出力
回路ＰＷ０〜ＰＷ７およびセンスアンプ帯ＳＡ０〜ＳＡ
ｊ＋１内の回路は、図１１の読出／書込回路７９に含ま
れる。パッドＰ０〜Ｐ７は、それぞれ図１１のデータ入
出力端子８０〜８７を構成する。

【００１９】列選択線ＣＳＬは、選択されたバンクにお
いて各メモリマットＭＭにおいて１本が選択状態とされ
る。１本の列選択線ＣＳＬにより８組のビット線対ＢＬ
Ｐが選択状態とされ、ローカルデータ入出力線対ＬＩ
Ｏ，ＬＩＯ′を介して８組のグローバルデータ入出力線
対ＧＩＯ０，ＧＩＯ０′，…，ＧＩＯ３，ＧＩＯ３′に
接続される。２つのメモリマットＭＭが選択され、かつ
１つのメモリマットＭＭにおいて８組のビット線対ＢＬ
Ｐが選択されるため、合計１６組のビット線対ＢＬＰが
選択されることになり、全体で合計１６ビットのメモリ
セルに同時にアクセスすることが可能である。

【００２０】書込モード時は、パッドＰ０〜Ｐ７に与え
られた書込データが入出力バッファ９０〜９７によって
データバスＤＢ０〜ＤＢ７に伝達される。データバスＤ
Ｂ０〜ＤＢ７のデータは、データバス制御回路９８によ
って、選択されたバンクに対応する２組のデータ入出力
回路ＢＷ０〜ＢＷ７に交互に与えられる。

【００２１】読出モード時は、選択されたバンクから読
出された１６ビットのデータがデータバス制御回路９８
によってデータバスＤＢ０〜ＤＢ７に順次伝達される。
データバスＤＢ０〜ＤＢ７のデータは、入出力バッファ
９０〜９７によってパッドＰ０〜Ｐ７を介して外部に出
力される。

【００２２】図１４は図１３のＺ部拡大図である。図１
４を参照して、メモリマットＭＭはいわゆる交互配置型
シェアードセンスアンプ構成を備える。すなわち、メモ
リアレイブロックＭＫ０とＭＫ１で共用されるローカル
データ入出力線対ＬＩＯ，ＬＩＯ′とセンスアンプ１０
０列がメモリアレイブロックＭＫ０とＭＫ１の間のセン
スアンプ帯ＳＡ１に設けられる。センスアンプ帯ＳＡ１
のセンスアンプ１００は、メモリアレイブロックＭＫ
０，ＭＫ１のたとえば偶数番のビット線対ＢＬＰに対応
して設けられる。また、メモリアレイブロックＭＫ１と
ＭＫ２で共用されるローカルデータ入出力線対ＬＩＯ，
ＬＩＯ′とセンスアンプ１００列がメモリアレイブロッ
クＭＫ１とＭＫ２の間のセンスアンプ帯ＳＡ２に設けら
れる。センスアンプ帯ＳＡ２のセンスアンプ１００は、
メモリアレイブロックＭＫ１，ＭＫ２のたとえば奇数番
のビット線対ＢＬＰに対応して設けられる。

【００２３】たとえばメモリアレイブロックＭＫ１が選
択された場合は、図１４に示すように、センスアンプ帯
ＳＡ１，ＳＡ２の各センスアンプ１００はメモリアレイ
ブロックＭＫ１の対応のビット線対と接続される。セン
スアンプ帯ＳＡ１のうちの選択された２列に対応する２
つのセンスアンプ１００はローカルデータ入出力線対Ｌ
ＩＯ，ＬＩＯ′に接続され、さらにブロック選択スイッ
チＢＳを介してグローバルデータ入出力線対ＧＩＯ１，
ＧＩＯ１′に接続される。また、センスアンプ帯ＳＡ２
のうちの選択された２列に対応する２つのセンスアンプ
１００はローカルデータ入出力線対ＬＩＯ，ＬＩＯ′に
接続され、さらに図示しないブロック選択スイッチＢＳ
を介して図示しないグローバルデータ入出力線対ＧＩＯ
２，ＧＩＯ２′に接続される。

【００２４】図１５は、センスアンプ帯ＳＡ１およびメ
モリアレイブロックＭＫ１の構成を示す一部省略した回
路ブロック図である。図１５においては、図面の簡単化
のため、メモリアレイブロックＭＫ１のうちセンスアン
プ帯ＳＡ１に関連する部分のみが示され、センスアンプ
帯ＳＡ２に関連する部分は省略されている。

【００２５】図１５を参照して、メモリアレイブロック
ＭＫ１は、ロウデコーダＲＤに接続されるワード線ＷＬ
と、このワード線ＷＬと交差する方向に配置されるビッ
ト線対ＢＬＰと、ワード線ＷＬとビット線対ＢＬＰとの
交差部に対応して配置されるダイナミック型メモリセル
ＭＣを含む。

【００２６】メモリセルＭＣは、アクセス用のトランジ
スタと、情報記憶用のキャパシタとを含む。ビット線対
ＢＬＰは、互いに相補な信号が伝達されるビット線ＢＬ
および／ＢＬを含む。センスアンプ帯ＳＡ１において、
メモリアレイブロックＭＫ０側の端部にアレイ選択ゲー
トＳＡＧ０が配置され、メモリアレイブロックＭＫ１側
の端部にアレイ選択ゲートＳＡＧ１が配置される。アレ
イ選択ゲートＳＡＧ０は、アレイ選択信号φＡ０に応答
して導通状態となり、アレイ選択ゲートＳＡＧ１はアレ
イ選択信号φＡ１に応答して導通状態となる。メモリア
レイＭＫ０，ＭＫ１のビット線対ＢＬＰがそれぞれアレ
イ選択ゲートＳＡＧ０，ＳＡＧ１を介してセンスアンプ
帯ＳＡ１のセンスアンプ１００に接続される。センスア
ンプ１００は、センスアンプ活性化信号Ｓ０Ｎによって
活性化される。

【００２７】各センスアンプ１００に対し、このセンス
アンプ１００に接続されたビット線ＢＬ，／ＢＬにプリ
チャージ電位Ｖｃｃ／２を与えるためのビット線イコラ
イズ回路ＥＱＢが設けられる。ビット線イコライズ回路
ＥＱＢは、読出モード時においてセンスアンプ１００が
活性化される前の期間に、ビット線イコライズ信号ＢＬ
ＥＱによって活性化される。

【００２８】また、各センスアンプ１００に対して、こ
のセンスアンプ１００により検知増幅されたデータをロ
ーカルデータ入出力線対ＬＩＯ，ＬＩＯ′に伝達し、ま
たはローカルデータ入出力線対ＬＩＯ，ＬＩＯ′のデー
タをビット線対ＢＬＰ，ＢＬＰに伝達するための列選択
ゲートＣＳＧが設けられる。２組のビット線対ＢＬＰに
対応して１本の列選択線ＣＳＬが配置される。１本の列
選択線ＣＳＬによって選択される２組のビット線対ＢＬ
Ｐは、列選択ゲートＣＳＧを介して２組のローカルデー
タ入出力線対ＬＩＯ，ＬＩＯ′に接続される。

【００２９】ローカルデータ入出力線対ＬＩＯ，ＬＩ
Ｏ′にプリチャージ電位Ｖｃｃを与えるためのローカル
データ入出力線イコライズ回路ＥＱＬ，ＥＱＬ′が設け
られる。ローカルデータ入出力線イコライズ回路ＥＱ
Ｌ，ＥＱＬ′は、書込モード時においてライトバッファ
ＷＢが活性化される前の期間に、ローカルデータ入出力
線イコライズ信号ＬＩＯＥＱによって活性化される。ロ
ーカルデータ入出力線対ＬＩＯ，ＬＩＯ′とグローバル
データ入出力線対ＧＩＯ１，ＧＩＯ１′との間に、ブロ
ック選択信号φＢ１に応答して導通するブロック選択ス
イッチＢＳが設けられる。

【００３０】次に、動作について簡単に説明する。選択
されたワード線ＷＬがメモリアレイブロックＭＫ１に含
まれる場合、アレイ選択信号φＡ１が活性化レベルの
「Ｈ」レベルとなり、メモリアレイブロックＭＫ１に含
まれるビット線対ＢＬＰがセンスアンプ帯ＳＡ１のセン
スアンプ１００に接続される。メモリアレイブロックＭ
Ｋ０に対して設けられたアレイ選択ゲートＳＡＧ０は非
導通状態となる。

【００３１】メモリアレイブロックＭＫ１においては、
各ビット線対ＢＬＰにおいてメモリセルデータが表われ
た後、センスアンプ１００が活性化され、このメモリセ
ルデータを検知し増幅する。

【００３２】次いで、列選択線ＣＳＬ上の信号が活性化
レベルの「Ｈ」レベルに立上がると、対応の列選択ゲー
トＣＳＧが導通し、センスアンプ１００で検知増幅され
たデータがローカルデータ入出力線対ＬＩＯ，ＬＩＯ′
へ伝達される。

【００３３】次に、ブロック選択信号φＢ１が活性化レ
ベルの「Ｈ」レベルとなり、ローカルデータ入出力線対
ＬＩＯ，ＬＩＯ′がグローバルデータ入出力線対ＧＩＯ
１，ＧＩＯ１′へ接続される。読出モード時において
は、このグローバルデータ入出力線対のデータがプリア
ンプＰＡで増幅された後に順次出力される。書込モード
時においては、ライトバッファＷＢから与えられた書込
データがグローバルデータ入出力線対ＧＩＯ１，ＧＩＯ
１′およびローカルデータ入出力線対ＬＩＯ，ＬＩＯ′
を介して選択されたビット線対ＢＬＰへ伝達され、メモ
リセルへのデータの書込が実行される。

【００３４】さて、このようなＳＤＲＡＭ７０では、出
荷前に各メモリセルＭＣにデータの書込および読出を行
なって各メモリセルＭＣが正常であるか否かをテストす
る必要があるが、テスト装置側のデータ入出力端子の数
に限りがあるため、データ入出力端子８０〜８７の数の
増加に伴って、１台のテスト装置で同時にテストできる
ＳＤＲＡＭ７０の数が減少し、テストコストが増加して
しまう。そこで、このようなＳＤＡＲＭ７０には、１台
のテスト装置で多くのＳＤＲＡＭ７０をテストできるよ
うに、１つのデータ入出力端子から複数個のメモリセル
ＭＣを同時にテストすることを可能とするテストモード
（以下、Ｉ／Ｏ縮退モードと称す）が設けられている。

【００３５】図１６は、Ｉ／Ｏ縮退モードにおけるデー
タ書込に関連する部分の構成を示す一部省略した回路ブ
ロック図である。図１６を参照して、奇数番のデータバ
スＤＢ１，ＤＢ３，…，ＤＢ７の途中にそれぞれ縮退書
込切換回路１０１，１０３，…，１０７が設けられる。
データバスＤＢ１，ＤＢ３，…，ＤＢ７は、それぞれ縮
退書込切換回路１０１，１０３，…，１０７により、入
出力バッファ９１，９３，…，９７側の部分ＤＢ１ａ，
ＤＢ３ａ，…，ＤＢ７ａと、データバス制御回路９８側
の部分ＤＢ１ｂ，ＤＢ３ｂ，…，ＤＢ７ｂとに２分割さ
れる。

【００３６】縮退書込切換回路１０１は、図１７に示す
ように、スイッチングインバータ１１１，１１２および
インバータ１１３を含む。データバスＤＢ０のデータＤ
Ｉ０（またはＤＩＴ０）およびデータバスＤＢ１ａのデ
ータＤＩ１は、それぞれスイッチングインバータ１１
１，１１２に入力される。スイッチングインバータ１１
１はテスト信号ＴＥＷが活性化レベルの「Ｈ」レベルに
なったことに応じて活性化され、スイッチングインバー
タ１１２はテスト信号ＴＥＷが非活性化レベルの「Ｌ」
レベルになったことに応じて活性化される。スイッチン
グインバータ１１１，１１２の出力は、共にインバータ
１１３に入力される。インバータ１１３の出力はデータ
バスＤＢ１ｂのデータＤＩ１（またはＤＩＴ０）とな
る。他の縮退書込切換回路１０３，…，１０７も縮退書
込切換回路１０１と同様である。

【００３７】通常の書込モード時は、データ入出力端子
８０〜８７に書込データＤＩ０〜ＤＩ７が外部から与え
られるとともに、テスト信号ＴＥＷが非活性化レベルの
「Ｌ」レベルとなる。データ入出力端子８０〜８７に与
えられた書込データＤＩ０〜ＤＩ７は、それぞれ入出力
バッファ９０〜９７によってデータバスＤＢ０，ＤＢ１
ａ，…，ＤＢ７ａに伝達される。

【００３８】縮退書込切換回路１０１，１０３，…，１
０７においては、テスト信号ＴＥＷが非活性化レベルの
「Ｌ」レベルであるのでスイッチングインバータ１１１
が非活性化されスイッチングインバータ１１２が活性化
され、データバスＤＢ１ａ，ＤＢ３ａ，…，ＤＢ７ａの
データＤＩ１，ＤＩ３，…，ＤＩ７がそのままデータバ
スＤＢ１ｂ，ＤＢ３ｂ，…，ＤＢ７ｂとなる。データバ
スＤＢ０，ＤＢ１ｂ，…，ＤＢ７ｂのデータＤＩ０〜Ｄ
Ｉ７は、データバス制御回路９８を介して選択されたメ
モリセルＭＣに書込まれる。

【００３９】Ｉ／Ｏ縮退モード時は、テスト装置によっ
てテスト用書込データＤＩＴ０，ＤＩＴ２，…，ＤＩＴ
６が偶数番のデータ入出力端子を８０，８２，…，８６
に与えられるとともに、テスト信号ＴＥＷが活性化レベ
ルの「Ｈ」レベルとなる。テスト用書込データＤＩＴ
０，ＤＩＴ２，…，ＤＩＴ６は、それぞれ入出力バッフ
ァ９０，９２，…，９６によってデータバスＤＢ０，Ｄ
Ｂ２，…，ＤＢ６に伝達されるとともに、縮退書込切換
回路１０１，１０３，…，１０７に与えられる。

【００４０】縮退書込切換回路１０１，１０３，…，１
０７においては、信号ＴＥＷが活性化レベルの「Ｈ」レ
ベルであるのでスイッチングインバータ１１１が活性化
されるとともにスイッチングインバータ１１２が非活性
化され、データバスＤＢ０，ＤＢ２，…，ＤＢ６のデー
タＤＩ０，ＤＩＴ２，…，ＤＩＴ６がデータバスＤＢ０
ｂ，ＤＢ３ｂ，…，ＤＢ７ｂのデータとなる。データバ
スＤＢ０，ＤＢ１ｂ，…，ＤＢ７ｂのデータＤＩＴ０，
ＤＩＴ０，…，ＤＩＴ６，ＤＩＴ６は、データバス制御
回路９８を介して選択されたメモリセルＭＣに書込まれ
る。

【００４１】また、図１８は、Ｉ／Ｏ縮退モードにおけ
るデータ読出に関連する部分の構成を示す一部省略した
回路ブロック図である。図１８を参照して、偶数番のデ
ータバスＤＢ０，ＤＢ２，…，ＤＢ６に対応して一致／
不一致判定回路１２０，１２２，…，１２６がそれぞれ
設けられる。一致／不一致判定回路１２０，１２２，
…，１２６は、データバス制御回路９８に含まれる。一
致／不一致判定回路１２０，１２２，…，１２６は、そ
れぞれデータ入出力回路ＰＷ０〜ＰＷ７によって読出さ
れた読出データＤＯ０とＤＯ１，ＤＯ２とＤＯ３，…，
ＤＯ６とＤＯ７が一致しているか否かを判定し、判定結
果を対応のデータバスＤＢ０，ＤＢ２，…ＤＢ６に出力
する。

【００４２】詳しく説明すると一致／不一致判定回路１
２０は、図１９に示すように、ＰチャネルＭＯＳトラン
ジスタ１３１〜１３３、ＮチャネルＭＯＳトランジスタ
１３４〜１３６、ＮＡＮＤゲート１３７，１３８、イン
バータ１３９〜１４１、およびＮＯＲゲート１４２を含
む。ＰチャネルＭＯＳトランジスタ１３２，１３３は、
電源電位ＶＣＣのラインと中間ノードＮ１３３との間に
直列接続される。ＰチャネルＭＯＳトランジスタ１３１
は、ＰチャネルＭＯＳトランジスタ１３２に並列接続さ
れる。ＮチャネルＭＯＳトランジスタ１３４，１３５
は、中間ノードＮ１３３と接地電位ＧＮＤのラインとの
間に直列接続される。ＮチャネルＭＯＳトランジスタ１
３６は、ＮチャネルＭＯＳトランジスタ１３４，１３５
に並列接続される。

【００４３】ＮＡＮＤゲート１３７は、データＤＯ０と
テスト信号ＴＥＲを受ける。ＮＡＮＤゲート１３７の出
力は、インバータ１３９を介してＭＯＳトランジスタ１
３１，１３４のゲートおよびＮＯＲゲート１４２の一方
入力ノードに入力される。ＮＡＮＤゲート１３８は、デ
ータＤＯ１とテスト信号ＴＥＲを受ける。ＮＡＮＤゲー
ト１３８の出力は、インバータ１４０を介してＭＯＳト
ランジスタ１３２，１３５のゲートおよびＮＯＲゲート
１４２の他方入力ノードに入力される。ＮＯＲゲート１
４２の出力は、ＭＯＳトランジスタ１３３，１３６のゲ
ートに入力される。インバータ１４１は、中間ノードＮ
１３３とデータバスＤＢ０の間に接続される。

【００４４】次に、一致／不一致判定回路１２０の動作
について説明する。通常の読出モード時は、テスト信号
ＴＥＲが非活性化レベルの「Ｌ」レベルとなってＮＡＮ
Ｄゲート１３７，１３８の出力が「Ｈ」レベルに固定さ
れて読出データＤＯ０とＤＯ１の一致／不一致の判定は
行なわれない。また、図示しないスイッチによって一致
／不一致判定回路１２０とデータバスＤＢ０は切離され
る。

【００４５】Ｉ／Ｏ縮退モード時は、テスト信号ＴＥＲ
が活性化レベルの「Ｈ」レベルとなり、ＮＡＮＤゲート
１３７，１３８は読出データＤＯ０，ＤＯ１に対してイ
ンバータとして動作し、読出データＤＯ０とＤＯ１の一
致／不一致の判定が行なわれる。

【００４６】データＤＯ０とＤＯ１がともに「Ｈ」レベ
ルの場合は、ＭＯＳトランジスタ１３３〜１３５は導通
しＭＯＳトランジスタ１３１，１３２，１３６が非導通
となって中間ノードＮ１３３が接地電位ＧＮＤとなり、
一致／不一致判定回路１２０の出力データであるテスト
データＤＯＴ０は「Ｈ」レベルとなる。

【００４７】データＤＯ０とＤＯ１が「Ｌ」レベルの場
合は、ＭＯＳトランジスタ１３１，１３２，１３６が導
通しＭＯＳトランジスタ１３３〜１３５が非導通となっ
て中間ノードＮ１３３が接地電位ＧＮＤとなり、テスト
データＤＯＴ０は「Ｈ」レベルとなる。

【００４８】データＤＯ０，ＤＯ１がそれぞれ「Ｈ」レ
ベルおよび「Ｌ」レベルの場合は、ＭＯＳトランジスタ
１３２〜１３４が導通しＭＯＳトランジスタ１３１，１
３５，１３６が非導通となって中間ノードＮ１３３が電
源電位ＶＣＣとなり、テストデータＤＯＴ０は「Ｌ」レ
ベルとなる。

【００４９】データＤＯ０，ＤＯ１がそれぞれ「Ｌ」レ
ベルおよび「Ｈ」レベルの場合は、ＭＯＳトランジスタ
１３１，１３３，１３５が導通し、ＭＯＳトランジスタ
１３２，１３４，１３６が非導通となって中間ノードＮ
１３３が電源電位ＶＣＣとなり、テストデータＤＯＴ０
は「Ｌ」レベルとなる。

【００５０】すなわち、読出データＤＯ０とＤＯ１が一
致した場合はテストデータＤＯＴ0が「Ｈ」レベルとな
り、データＤＯ０とＤＯ１が不一致の場合はテストデー
タＧＯＴ０が「Ｌ」レベルとなる。図１６および図１７
で説明した回路によってデータＤＩＴ０が書込まれた２
つのメモリセルＭＣが正常であれば、データＤＯ０とＤ
Ｏ１は一致するはずである。したがって、テスト装置
は、テストデータＤＯＴ０が「Ｈ」レベルであれば２つ
のメモリセルＭＣは正常であると判定し、データＤＯＴ
０が「Ｌ」レベルであれば２つのメモリセルＭＣはうち
の少なくとも一方は不良であると判定する。他の一致／
不一致判定回路１２２，…，１２６も一致／不一致判定
回路１２０と同様である。

【００５１】このように、Ｉ／Ｏ縮退モードでは、デー
タ入出力端子８０〜８７のうちの半数だけが使用される
ので、データ入出力端子数の増加に伴って１台のテスト
装置で同時にテストできるＳＤＲＡＭ７０の数が減少
し、テストコストが高くなることが防止される。

【００５２】

【発明が解決しようとする課題】しかし、従来のＩ／Ｏ
縮退モードでは、縮退されるデータ入出力端子の組合せ
が限定されていたので、実施可能なテストが制限されて
いた。たとえば、図１３で示したようにデータ入出力線
対ＬＩＯとＬＩＯ′，ＧＩＯとＧＩＯ′は２組ずつ近接
して配置されているが、従来のＩ／Ｏ縮退モードでは近
接した２組のデータ入出力線対ＬＩＯとＬＩＯ′，ＧＩ
ＯとＧＩＯ′に同一のデータを与えることしかできず異
なるデータを与えた時の干渉の程度をテストすることは
できなかった。

【００５３】また、従来のＩ／Ｏ縮退モードでは、使用
されるデータ入出力端子が限定されていたので、Ｉ／Ｏ
縮退の仕様が異なり使用されるデータ入出力端子が異な
る品種をテストする場合はテスト装置用の治具などを交
換する必要があり、テストコストが高くなっていた。

【００５４】それゆえに、この発明の主たる目的は、テ
ストモード時に縮退される複数のデータ入出力端子の組
合せを任意に選択することが可能な半導体記憶装置を提
供することである。

【００５５】また、この発明の他の目的は、テストモー
ド時に使用されるデータ入出力端子を任意に選択するこ
とが可能な半導体記憶装置を提供することである。

【００５６】

【課題を解決するための手段】請求項１に係る発明は、
Ｍ×Ｎ個（ただし、ＭおよびＮは２以上の整数である）
のデータ入出力端子をＭ個のデータ入出力端子に縮退さ
せるテストモードを有する半導体記憶装置であって、メ
モリアレイ、Ｍ×Ｎ組のデータ入出力線、グループ化手
段、およびスイッチ手段を備える。メモリアレイは、行
列状に配列された複数のメモリセルを含む。Ｍ×Ｎ組の
データ入出力線は、メモリアレイとＭ×Ｎ個のデータ入
出力端子との間でデータの入出力を行なうために設けら
れる。グループ化手段は、テストモード時にＭ×Ｎ組の
データ入出力線を任意にＮ組ずつ選択して、それぞれが
Ｍ個のデータ入出力端子に対応するＭ組のグループを作
成する。スイッチ手段は、グループ化手段によって作成
された各グループに属するＮ組のデータ入出力線と対応
のデータ入出力端子とを結合させる。

【００５７】請求項２に係る発明は、Ｍ×Ｎ個（ただ
し、ＭおよびＮは２以上の整数である）のデータ入出力
端子をＭ個のデータ入出力端子に縮退させるテストモー
ドを有する半導体記憶装置であって、メモリアレイ、選
択手段、読出手段、グループ化手段、および判定手段を
備える。メモリアレイは、行列状に配列され、予めＭ×
Ｎ個ずつグループ化された複数のメモリセルを含む。選
択手段は、アドレス信号に従って、メモリアレイのうち
のいずれかのグループを選択する。読出手段は、選択手
段によって選択されたグループに属するＭ×Ｎ個のメモ
リセルのデータを並列に読出す。グループ化手段は、テ
ストモード時に、読出手段によって読出されたＭ×Ｎビ
ットのデータを任意にＮビットずつ選択して、それぞれ
がＭ個のデータ入出力端子に対応するＭ組のグループを
作成する。判定手段は、グループ化手段によって作成さ
れた各グループに属するＮビットのデータが互いに一致
しているか否かを判定し、判定結果に応じたデータを対
応のデータ入出力端子に出力する。

【００５８】請求項３に係る発明は、複数のデータ入出
力端子を１つのデータ入出力端子に縮退させるテストモ
ードを有する半導体記憶装置であって、メモリアレイ、
複数のデータ入出力線、選択手段、およびスイッチ手段
を備える。メモリアレイは、行列状に配列された複数の
メモリセルを含む。複数のデータ入出力線は、メモリア
レイと複数のデータ入出力端子との間でデータの入出力
を行なうために設けられる。選択手段は、テストモード
時に複数のデータ入出力端子のうちのいずれかのデータ
入出力端子を選択する。スイッチ手段は、選択手段によ
って選択されたデータ入出力端子と複数のデータ入出力
線とを結合させる。

【００５９】請求項４に係る発明は、複数のデータ入出
力端子を１つのデータ入出力端子に縮退させるテストモ
ードを有する半導体記憶装置であって、メモリアレイ、
第１の選択手段、読出手段、第２の選択手段、および判
定手段を備える。メモリアレイは、行列状に配列され、
データ入出力端子と同じ数ずつ予めグループ化された複
数のメモリセルを含む。第１の選択手段は、アドレス信
号に従って、メモリアレイのうちのいずれかのグループ
を選択する。読出手段は、第１の選択手段によって選択
されたグループに属する複数のメモリセルのデータを並
列に読出す。第２の選択手段は、テストモード時に複数
のデータ入出力端子のうちのいずれかのデータ入出力端
子を選択する。判定手段は、読出手段によって読出され
た複数ビットのデータが互いに一致しているか否か判定
し、判定結果に応じたデータを第２の選択手段によって
選択されたデータ入出力端子に出力する。

【００６０】

【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１によるＳＤＲＡＭのＩ／Ｏ縮退モード
におけるデータ書込に関連する部分の構成を示す回路ブ
ロック図であって、図１６と対比される図である。ただ
し、これ以降、図面および説明の簡単化のため、４つの
データ入出力端子８０〜８３に対応し、かつＩ／Ｏ縮退
モードに関連する部分についてのみ説明する。

【００６１】図１を参照して、このＳＤＲＡＭでは、デ
ータバスＤＢ１〜ＤＢ３の途中にそれぞれ縮退書込切換
回路１〜３が設けられる。データバスＤＢ１〜ＤＢ３
は、縮退書込切換回路１〜３により、入出力バッファ８
１〜８３側の部分ＤＢ１ａ〜ＤＢ３ａとデータバス制御
回路９８側の部分ＤＢ１ｂ〜ＤＢ３ｂとに２分割され
る。

【００６２】縮退書込切換回路１〜３の各々は、図２に
示すように、スイッチングインバータ４〜６およびイン
バータ７を含む。データバスＤＢ０のデータＤＩＴ０
は、縮退書込切換回路１〜３のスイッチングインバータ
４に入力される。データバスＤＢ２ａのデータＤＩＴ２
は、縮退書込切換回路１〜３のスイッチングインバータ
５，６に入力される。

【００６３】縮退書込切換回路１のスイッチングインバ
ータ４，５，６は、それぞれテスト信号φｗ１，φｗ
２，φｗ３が活性化レベルの「Ｈ」レベルになったこと
に応じて活性化される。

【００６４】縮退書込切換回路２のスイッチングインバ
ータ４，５，６は、それぞれテスト信号φｗ２，φｗ
１，φｗ３が活性化レベルの「Ｈ」レベルになったこと
に応じて活性化される。

【００６５】縮退書込切換回路３のスイッチングインバ
ータ４，５，６は、それぞれテスト信号φｗ３，φｗ
１，φｗ２が活性化レベルの「Ｈ」レベルになったこと
に応じて活性化される。スイッチングインバータ４〜６
の出力は、ともにインバータ７に入力される。縮退書込
切換回路１〜３のインバータ７の出力は、それぞれデー
タバスＤＢ１ｂ〜ＤＢ３ｂのデータＤＩＴ０（またはＤ
ＩＴ２）となる。

【００６６】テスト信号φｗ１〜φｗ３は、図１１のテ
ストモード回路７４で生成される。テスト信号φｗ１〜
φｗ３は、図３に示すように、信号／ＣＳ，／ＲＡＳ，
／ＣＡＳ，／ＷＥを「Ｌ」レベルにするとともに、アド
レス信号Ａ０〜Ａｍおよびバンク選択信号ＢＡを所定の
組合せで「Ｈ」レベルまたは「Ｌ」レベルにすることに
よりセットされる（時刻ｔ１）。テスト信号φｗ１〜φ
ｗ３のうちのいずれか１つの信号（図ではφｗ１）のみ
が活性化レベルの「Ｈ」レベルとなる。

【００６７】テスト信号φｗ１のみが活性化レベルの
「Ｈ」レベルとなった場合は、縮退書込切換回路１〜３
においてそれぞれスイッチングインバータ４，５，５が
活性化され、データバスＤＢ０，ＤＢ１ｂ，ＤＢ２ｂ，
ＤＢ３ｂのデータがそれぞれＤＩＴ０，ＤＩＴ０，ＤＩ
Ｔ２，ＤＩＴ２となる。

【００６８】テスト信号φｗ２のみが活性化レベルの
「Ｈ」レベルとなった場合は、縮退書込切換回路１〜３
においてそれぞれスイッチングインバータ５，４，６が
活性化され、データバスＤＢ０，ＤＢ１ｂ，ＤＢ２ｂ，
ＤＢ３ｂのデータはそれぞれＤＩＴ０，ＤＩＴ２，ＤＩ
Ｔ０，ＤＩＴ２となる。

【００６９】テスト信号φｗ３のみが活性化レベルの
「Ｈ」レベルとなった場合は縮退書込切換回路１〜３に
おいてそれぞれスイッチングインバータ６，６，４が活
性化され、データバスＤＢ０，ＤＢ１ｂ，ＤＢ２ｂ，Ｄ
Ｂ３ｂのデータはそれぞれＤＩＴ０，ＤＩＴ２，ＤＩＴ
２，ＤＩＴ０となる。データバスＤＢ０，ＤＢ１ｂ，Ｄ
Ｂ２ｂ，ＤＢ３ｂのデータは、データバス制御回路９８
を介して選択されたメモリセルＭＣに書込まれる。

【００７０】したがって、テスト信号φｗ１〜φｗ３の
うちのいずれか１つの信号のみを活性化レベルの「Ｈ」
レベルにすることにより、所望の組合せで４つのデータ
入出力端子８０〜８３を２つのデータ入出力端子８０，
８２に縮退させることができる。このため、たとえばテ
スト信号φｗ２のみを活性化レベルの「Ｈ」レベルにす
ることにより、近接する２組のデータ入出力線対ＬＩＯ
とＬＩＯ′，ＧＩＯとＧＩＯ′に異なるデータを与えて
干渉の程度をテストすることもできる。

【００７１】テスト信号φｗ１〜φｗ３は、図３に示す
ように、信号／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥを
「Ｌ」レベルにするとともに、アドレス信号Ａ０〜Ａｍ
およびバンク選択信号ＢＡをセット時と異なる所定の組
合せで「Ｈ」レベルまたは「Ｌ」レベルにすることによ
りリセットされる（時刻ｔ２）。これによりテスト信号
φｗ１〜φｗ３はすべて非活性化レベルの「Ｌ」レベル
となり縮退書込切換回路１〜３のスイッチングインバー
タ４〜６は非活性化される。

【００７２】図４および図５は、このＳＤＲＡＭのＩ／
Ｏ縮退モードにおけるデータ読出に関連する部分の構成
を示す回路ブロック図であって、図１８と対比される図
である。図４および図５を参照して、このＳＤＲＡＭに
は、一致／不一致判定回路１０〜１５、スイッチングイ
ンバータ２０〜２５およびインバータ３０〜３５が設け
られる。

【００７３】一致／不一致判定回路１０〜１５は、それ
ぞれデータ入出力回路ＰＷ０〜ＰＷ３によって読出され
た読出データＤＯ０とＤＯ１，ＤＯ２とＤＯ３，ＤＯ１
とＤＯ３，ＤＯ０とＤＯ２，ＤＯ１とＤＯ２，ＤＯ０と
ＤＯ３が一致しているか否かを判定し、判定結果である
テストデータＤＯＴ０１，ＤＯＴ２３，ＤＯＴ１３，Ｄ
ＯＴ０２，ＤＯＴ１２，ＤＯＴ０３を出力する。

【００７４】テストデータＤＯＴ０１，ＤＯＴ２３，Ｄ
ＯＴ０２，ＤＯＴ１３，ＤＯＴ０３，ＤＯＴ１２は、そ
れぞれスイッチングインバータ２０〜２５に入力され
る。スイッチングインバータ２０と２１，２２と２３，
２４と２５は、それぞれテスト信号φｒ１，φｒ２，φ
ｒ３が活性化レベルの「Ｈ」レベルになったことに応じ
て活性化される。スイッチングインバータ２０，２２，
２４の出力は、それぞれインバータ３０，３２，３４を
介してデータバスＤＢ０に入力される。スイッチングイ
ンバータ２１，２３，２５の出力は、それぞれインバー
タ３１，３３，３５を介してデータバスＤＢ２に入力さ
れる。テスト信号φｒ１〜φｒ３は、テスト信号φｗ１
〜φｗ３と同様に図３で示した方法でセットまたはリセ
ットされる。テスト信号φｒ１〜φｒ３のいずれか１つ
の信号のみが活性化レベルの「Ｈ」レベルとなる。

【００７５】テスト信号φｒ１が活性化レベルの「Ｈ」
レベルとなった場合は、スイッチングインバータ２０〜
２５のうちのスイッチングインバータ２０，２１のみが
活性化され、テストデータＤＯＴ０１，ＤＯＴ２３がそ
れぞれデータバスＤＢ０，ＤＢ２に出力される。

【００７６】テスト信号φｒ２のみが活性化レベルの
「Ｈ」レベルとなった場合は、スイッチングインバータ
２０〜２５のうちのスイッチングインバータ２２，２３
のみが活性化され、テストデータＤＯＴ０２，ＤＯＴ１
３がそれぞれデータバスＤＢ０，ＤＢ２に出力される。

【００７７】テスト信号φｒ３のみが活性化レベルの
「Ｈ」レベルとなった場合は、スイッチングインバータ
２０〜２５のうちのスイッチングインバータ２４，２５
のみが活性化され、テストデータＤＯＴ０３，ＤＯＴ１
２がそれぞれデータバスＤＢ０，ＤＢ２に出力される。
データバスＤＢ０，ＤＢ２のデータは、それぞれ入出力
バッファ９０，９２を介してデータ入出力端子８０，８
２に出力される。

【００７８】したがって、テスト信号φｒ１〜φｒ３の
うちのいずれか１つの信号のみを活性化レベルの「Ｈ」
レベルにすることにより、所望の組合せで４つのデータ
入出力端子８０〜８３を２つのデータ入出力端子８０，
８２に縮退させることができる。

【００７９】［実施の形態２］図６は、この発明の実施
の形態２によるＳＤＲＡＭのＩ／Ｏ縮退モードにおける
データ書込に関連する部分の構成を示す回路ブロック図
であって、図１６と対比される図である。

【００８０】図６を参照して、このＳＤＲＡＭでは、デ
ータバスＤＢ０〜ＤＢ３の途中にそれぞれ縮退書込切換
回路４０〜４３が設けられる。データバスＤＢ０〜ＤＢ
３は、縮退書込切換回路４０〜４３により、入出力バッ
ファ９０〜９３側の部分ＤＢ０ａ〜ＤＢ３ａとデータバ
ス制御回路９８側の部分ＤＢ０ｂ〜ＤＢ３ｂとに２分割
される。

【００８１】縮退書込切換回路４０〜４３の各々は、図
７および図８に示すように、スイッチングインバータ４
４，４５およびインバータ４６を含む。データバスＤＢ
０ａのデータＤＩＴ０は、縮退書込切換回路４０のスイ
ッチングインバータ４４および縮退書込切換回路４１の
スイッチングインバータ４５に入力される。データバス
ＤＢ１ａのデータＤＩＴ１は、縮退書込切換回路４０の
スイッチングインバータ４５および縮退書込切換回路４
１のスイッチングインバータ４４に入力される。データ
バスＤＢ２ａのデータＤＩＴ２は、縮退書込切換回路４
２のスイッチングインバータ４４および縮退書込切換回
路４３のスイッチングインバータ４５に入力される。デ
ータバスＤＢ３ａのデータＤＩＴ３は、縮退書込切換回
路４２のスイッチングインバータ４５および縮退書込切
換回路４３のスイッチングインバータ４４に入力され
る。

【００８２】縮退書込切換回路４０，４１のスイッチン
グインバータ４４は、テスト信号φｗＡが活性化レベル
の「Ｈ」レベルになったことに応じて活性化される。縮
退書込切換回路４０，４１のスイッチングインバータ４
５は、テスト信号φｗＡが非活性化レベルの「Ｌ」レベ
ルになったことに応じて活性化される。縮退書込切換回
路４２，４３のスイッチングインバータ４４は、テスト
信号φｗＢが活性化レベルの「Ｈ」レベルになったこと
に応じて活性化される。縮退書込切換回路４２，４３の
スイッチングインバータ４５は、テスト信号φｗＢが非
活性化レベルの「Ｌ」レベルになったことに応じて活性
化される。スイッチングインバータ４４，４５の出力
は、ともにインバータ４６に入力される。縮退書込切換
回路４０〜４３のインバータ４６の出力は、それぞれデ
ータバスＤＢ０ｂ〜ＤＢ３ｂのデータとなる。

【００８３】テスト信号φｗＡ，φｗＢは、図３で示し
た方法でセットまたはリセットされる。テスト信号φｗ
Ａ，φｗＢは、それぞれ「Ｈ」レベルまたは「Ｌ」レベ
ルとなる。

【００８４】テスト信号φｗＡ，φｗＢがともに「Ｈ」
レベルの場合は、縮退書込切換回路４０，４２のスイッ
チングインバータ４４および縮退書込切換回路４１，４
３のスイッチングインバータ４５が活性化され、データ
バスＤＢ０ａのデータＤＩＴ０がデータバスＤＢ０ｂ，
ＤＢ１ｂに伝達されるとともに、データバスＤＢ２ａの
データＤＩＴ２がデータバスＤＢ２ｂ，ＤＢ３ｂに伝達
される。

【００８５】テスト信号φｗＡ，φｗＢがそれぞれ
「Ｈ」レベルおよび「Ｌ」レベルの場合は、縮退書込切
換回路４０，４３のスイッチングインバータ４４および
縮退書込切換回路４１，４２のスイッチングインバータ
４５が活性化され、データバスＤＢ０ａのデータＤＩＴ
０がデータバスＤＢ０ｂ，ＤＢ１ｂに伝達されるととも
に、データバスＤＢ３ａのデータＤＩＴ３がデータバス
ＤＢ２ｂ，ＤＢ３ｂに伝達される。

【００８６】テスト信号φｗＡ，φｗＢがそれぞれ
「Ｌ」レベルおよび「Ｈ」レベルの場合は、縮退書込切
換回路４１，４２のスイッチングインバータ４４および
縮退書込切換回路４０，４３のスイッチングインバータ
４５が活性化され、データバスＤＢ１ａのデータＤＩＴ
１がデータバスＤＢ０ｂ，ＤＢ１ｂに伝達されるととも
に、データバスＤＢ２ａのデータＤＩＴ２がデータバス
ＤＢ２ｂ，ＤＢ３ｂに伝達される。

【００８７】テスト信号φｗＡ，φｗＢがともに「Ｌ」
レベルの場合は、縮退書込切換回路４０，４２のスイッ
チングインバータ４５および縮退書込切換回路４１，４
３のスイッチングインバータ４４が活性化され、データ
バスＤＢ１ａのデータＤＩＴ１がデータバスＤＢ０ｂ，
ＤＢ１ｂに伝達されるとともに、データバスＤＢ３ａの
データＤＩＴ３がデータバスＤＢ２ｂ，ＤＢ３ｂに伝達
される。

【００８８】したがって、テスト信号φｗＡ，φｗＢを
それぞれ「Ｈ」レベルまたは「Ｌ」レベルにすることに
より、４つのデータ入出力端子８０〜８３のうちの所望
の２つのデータ入出力端子８０と８２，８０と８３，８
１と８２，８１と８３をＩ／Ｏ縮退モードに使用するこ
とができる。このため、従来はＩ／Ｏ縮退モード時にデ
ータ入出力端子８０と８２を使用する品種とデータ入出
力端子８１と８３を使用する品種とではテスト装置用の
治具などを交換する必要があったが、このＳＤＲＡＭで
はテスト信号φｗＡ，φｗＢを切換えるだけで足りる。

【００８９】図９は、このＳＤＲＡＭのＩ／Ｏ縮退モー
ドにおけるデータ読出に関連する部分の構成を示す回路
ブロック図であって、図１８と対比される図である。図
９を参照して、このＳＤＲＡＭには一致／不一致判定＋
切換回路５０，５２が設けられる。

【００９０】一致／不一致判定＋切換回路５０，５２の
各々は、図１０に示すように、一致／不一致判定回路５
３，スイッチングインバータ５４，５５およびインバー
タ５６，５７を含む。一致／不一致判定＋切換回路５０
においては、一致／不一致判定回路５３は読出データＤ
Ｏ０とＤＯ１の一致／不一致を判定し、判定結果である
テストデータＤＯＴ０１を出力する。テストデータＤＯ
Ｔ０１はスイッチングインバータ５４，５５に入力され
る。スイッチングインバータ５４はテスト信号φｒＡが
活性化レベルの「Ｈ」レベルになったことに応じて活性
化され、スイッチングインバータ５５はテスト信号φｒ
Ａが非活性化レベルの「Ｌ」レベルになったことに応じ
て活性化される。スイッチングインバータ５４，５５の
出力は、それぞれインバータ５６，５７を介してデータ
バスＤＢ０，ＤＢ１に入力される。

【００９１】一致／不一致判定＋切換回路５２において
は、一致／不一致判定回路５３は読出データＤＯ２とＤ
Ｏ３の一致／不一致を判定し、判定結果であるテストデ
ータＤＯＴ２３を出力する。テストデータＤＯＴ２３は
スイッチングインバータ５４，５５に入力される。スイ
ッチングインバータ５４はテスト信号φｒＢが活性化レ
ベルの「Ｈ」レベルになったことに応じて活性化され、
スイッチングインバータ５５はテスト信号φｒＢが非活
性化レベルの「Ｌ」レベルになったことに応じて活性化
される。スイッチングインバータ５４，５５の出力は、
それぞれインバータ５６，５７を介してデータバスＤＢ
２，ＤＢ３に入力される。

【００９２】テスト信号φｒＡ，φｒＢは、図３で示し
た方法でセットまたはリセットされる。テスト信号φｒ
Ａ，φｒＢは、それぞれ「Ｈ」レベルまたは「Ｌ」レベ
ルとなる。

【００９３】テスト信号φｒＡ，φｒＢがともに「Ｈ」
レベルの場合は、テストデータＴＯＴ０１，ＴＯＴ２３
はそれぞれデータ入出力端子８０，８２に出力される。
テスト点号φｒＡ，φｒＢがそれぞれ「Ｈ」レベルおよ
び「Ｌ」レベルの場合は、テストデータＤＯＴ０１，Ｄ
ＯＴ２３はそれぞれデータ入出力端子８０，８３に出力
される。テスト信号φｒＡ，φｒＢがそれぞれ「Ｌ」レ
ベルおよび「Ｈ」レベルの場合は、テストデータＤＯＴ
０１，ＤＯＴ２３はそれぞれデータ入出力端子８１，８
２に出力される。テスト信号φｒＡ，φｒＢがともに
「Ｌ」レベルの場合は、テストデータＤＯＴ０１，ＤＯ
Ｔ２３はそれぞれデータ入出力端子８１，８３に出力さ
れる。

【００９４】したがって、テスト信号φｒＡ，φｒＢを
それぞれ「Ｈ」レベルまたは「Ｌ」レベルにすることに
より、４つのデータ入出力端子８０〜８３のうちの所望
の２つのデータ入出力端子８０と８２，８０と８３，８
１と８２，８１と８３をＩ／Ｏ縮退モード時に使用する
ことができる。

【００９５】なお、この実施の形態では、縮退されたデ
ータ入出力端子８０と８１，８２と８３同士での切換し
かできないが、データ入出力端子８０〜８３のうちの任
意のデータ入出力端子同士での切換もこの実施の形態を
拡張にすることにより容易に実現できることはいうまで
もない。

【００９６】

【発明の効果】以上のように、請求項１に係る発明で
は、Ｍ×Ｎ組のデータ入出力線を任意にＮ組ずつ選択し
てＭ個のデータ入出力端子に対応するＭ組のグループを
作成するグループ化手段と、各グループに属するＮ組の
データ入出力線を対応のデータ入出力端子に結合させる
スイッチ手段とが設けられる。したがって、テストモー
ド時に縮退される複数のデータ入出力端子の組合せを任
意に選択できる。

【００９７】請求項２に係る発明では、Ｍ×Ｎビットの
読出データを任意にＮビットずつ選択してＭ個のデータ
入出力端子に対応するＭ組のグループを作成するグルー
プ化手段と、各グループに属するＮビットのデータが互
いに一致しているか否かを判定し、判定結果に応じたデ
ータを対応のデータ入出力端子に出力する判定手段とが
設けられる。したがって、テストモード時に縮退される
複数のデータ入出力端子の組合せを任意に選択できる。

【００９８】請求項３に係る発明では、複数のデータ入
出力端子のうちのいずれかの入出力端子を選択するため
の選択手段と、選択されたデータ入出力端子と複数のデ
ータ入出力線とを結合させるスイッチ手段とが設けられ
る。したがって、テストモード時に使用されるデータ入
出力端子を任意に選択できる。

【００９９】請求項４に係る発明では、複数のデータ入
出力端子のうちのいずれかのデータ入出力端子を選択す
るための第２の選択手段と、複数ビットのデータが互い
に一致しているか否かを判定し、判定結果に応じたデー
タを選択されたデータ入出力端子に出力する判定手段と
が設けられる。したがって、テストモード時に使用され
るデータの入出力端子を任意に選択できる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１によるＳＤＲＡＭの
Ｉ／Ｏ縮退モードにおけるデータ書込に関連する部分の
構成を示す回路ブロック図である。

【図２】 図１に示した縮退書込切換回路の構成を示す
回路図である。

【図３】 図２に示したテスト信号φｗ１〜φｗ３の生
成方法を説明するためのタイムチャートである。

【図４】 図１〜図３で示したＳＤＲＡＭのＩ／Ｏ縮退
モードにおけるデータ読出に関連する部分の一部を示す
回路ブロック図である。

【図５】 図４に示したデータ書込に関連する部分の他
の部分を示す回路ブロック図である。

【図６】 この発明の実施の形態２によるＳＤＲＡＭの
Ｉ／Ｏ縮退モードにおけるデータ書込に関連する部分の
構成を示す回路ブロック図である。

【図７】 図６に示した縮退書込切換回路４０，４１の
構成を示す回路図である。

【図８】 図６に示した縮退書込切換回路４２，４３の
構成を示す回路図である。

【図９】 図６〜図８で示したＳＤＲＡＭのＩ／Ｏ縮退
モードにおけるデータ読出に関連する部分の構成を示す
回路ブロック図である。

【図１０】 図９に示した一致／不一致判定＋切換回路
の構成を示す回路ブロック図である。

【図１１】 従来のＳＤＲＡＭの全体構成を示すブロッ
ク図である。

【図１２】 図１１に示したＳＤＲＡＭのチップレイア
ウトを示す図である。

【図１３】 図１２の上部半分の領域をより詳細に示す
図である。

【図１４】 図１３のＺ部拡大図である。

【図１５】 図１４に示したセンスアンプ帯ＳＡ１およ
びメモリアレイブロックＭＫ１の構成を示す回路ブロッ
ク図である。

【図１６】 図１１〜図１５で示したＳＤＲＡＭのＩ／
Ｏ縮退モードにおけるデータ書込に関連する部分の構成
を示す回路ブロック図である。

【図１７】 図１６に示した縮退書込切換回路の構成を
示す回路図である。

【図１８】 図１１〜図１５で示したＳＤＲＡＭのＩ／
Ｏ縮退モードにおけるデータ読出に関連する部分の構成
を示す回路ブロック図である。

【図１９】 図１８に示した一致／不一致判定回路の構
成を示す回路図である。

【符号の説明】

１〜３，４０〜４３，１０１，１０３，１０７ 縮退書
込切換回路、４〜６，２０，２５，４４，４５，５４，
５５，１１１，１１２ スイッチングインバータ、７，
３０〜３５，４６，５６，５７，１１３，１３９〜１４
１ インバータ、１０〜１５，５３，１２０，１２２，
１２６ 一致／不一致判定回路、５０，５２ 一致／不
一致判定＋切換回路、７０ ＳＤＲＡＭ、７１ クロッ
クバッファ、７２ 制御信号バッファ、７３ アドレス
バッファ、７４ テストモード回路、７５ 制御回路、
７６ モードレジスタ、７７，７８ メモリアレイ群、
７９ 読出／書込回路、８０〜８７ データ入出力端
子、９０〜９７ 入出力バッファ、９８ データバス制
御回路、１００ センスアンプ、１３１〜１３３ Ｐチ
ャネルＭＯＳトランジスタ、１３４〜１３６ Ｎチャネ
ルＭＯＳトランジスタ、１３７，１３８ ＮＡＮＤゲー
ト、１４２ ＮＯＲゲート、ＭＭ メモリマット、ＳＡ
センスアンプ帯、ＭＫ メモリアレイブロック、ＭＡ
メモリアレイ、ＣＤ コラムデコーダ、ＲＤ ロウデ
コーダ、ＰＷ データ入出力回路、ＰＡプリアンプ、Ｗ
Ｂ ライトバッファ、Ｐ パッド、ＤＢ データバス、
ＧＩＯグローバルデータ入出力線対、ＬＩＯ ローカル
データ入出力線対、ＷＬ ワード線、ＢＬ，／ＢＬ ビ
ット線、ＭＣ メモリセル、ＢＳ ブロック選択スイッ
チ。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 Ｍ×Ｎ個（ただし、ＭおよびＮは２以上
   の整数である）のデータ入出力端子をＭ個のデータ入出
   力端子に縮退させるテストモードを有する半導体記憶装
   置であって、 行列状に配列された複数のメモリセルを含むメモリアレ
   イ、 前記メモリアレイと前記Ｍ×Ｎ個のデータ入出力端子と
   の間でデータの入出力を行なうためのＭ×Ｎ組のデータ
   入出力線、 前記テストモード時にＭ×Ｎ組のデータ入出力線を任意
   にＮ組ずつ選択して、それぞれが前記Ｍ個のデータ入出
   力端子に対応するＭ組のグループを作成するグループ化
   手段、および前記グループ化手段によって作成された各
   グループに属するＮ組のデータ入出力線と対応のデータ
   入出力端子とを結合させるスイッチ手段を備える、半導
   体記憶装置。
2. 【請求項２】 Ｍ×Ｎ個（ただし、ＭおよびＮは２以上
   の整数である）のデータ入出力端子をＭ個のデータ入出
   力端子に縮退させるテストモードを有する半導体記憶装
   置であって、 行列状に配列され、予めＭ×Ｎ個ずつグループ化された
   複数のメモリセルを含むメモリアレイ、 アドレス信号に従って、前記メモリアレイのうちのいず
   れかのグループを選択する選択手段、 前記選択手段によって選択されたグループに属するＭ×
   Ｎ個のメモリセルのデータを並列に読出す読出手段、 前記テストモード時に、前記読出手段によって読出され
   たＭ×Ｎビットのデータを任意にＮビットずつ選択し
   て、それぞれが前記Ｍ個のデータ入出力端子に対応する
   Ｍ組のグループを作成するグループ化手段、および前記
   グループ化手段によって作成された各グループに属する
   Ｎビットのデータが互いに一致しているか否かを判定
   し、判定結果に応じたデータを対応のデータ入出力端子
   に出力する判定手段を備える、半導体記憶装置。
3. 【請求項３】 複数のデータ入出力端子を１つのデータ
   入出力端子に縮退させるテストモードを有する半導体記
   憶装置であって、 行列状に配列された複数のメモリセルを含むメモリアレ
   イ、 前記メモリアレイと前記複数のデータ入出力端子との間
   でデータの入出力を行なうための複数のデータ入出力
   線、 前記テストモード時に前記複数のデータ入出力端子のう
   ちのいずれかのデータ入出力端子を選択するための選択
   手段、および 前記選択手段によって選択されたデータ入出力端子と前
   記複数のデータ入出力線とを結合させるスイッチ手段と
   を備える、半導体記憶装置。
4. 【請求項４】 複数のデータ入出力端子を１つのデータ
   入出力端子に縮退させるテストモードを有する半導体記
   憶装置であって、 行列状に配列され、前記データ入出力端子と同じ数ずつ
   予めグループ化された複数のメモリセルを含むメモリア
   レイ、 アドレス信号に従って、前記メモリアレイのうちのいず
   れかのグループを選択する第１の選択手段、 前記第１の選択手段によって選択されたグループに属す
   る複数のメモリセルのデータを並列に読出す読出手段、 前記テストモード時に前記複数のデータ入出力端子のう
   ちのいずれかのデータ入出力端子を選択する第２の選択
   手段、および前記読出手段によって読出された複数ビッ
   トのデータが互いに一致しているか否か判定し、判定結
   果に応じたデータを前記第２の選択手段によって選択さ
   れたデータ入出力端子に出力する判定手段を備える、半
   導体記憶装置。