JP3604753B2 - 半導体記憶装置 - Google Patents

半導体記憶装置 Download PDF

Info

Publication number
JP3604753B2
JP3604753B2 JP00193195A JP193195A JP3604753B2 JP 3604753 B2 JP3604753 B2 JP 3604753B2 JP 00193195 A JP00193195 A JP 00193195A JP 193195 A JP193195 A JP 193195A JP 3604753 B2 JP3604753 B2 JP 3604753B2
Authority
JP
Japan
Prior art keywords
memory array
line pair
bit line
signal input
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP00193195A
Other languages
English (en)
Other versions
JPH08190786A (ja
Inventor
豊 池田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Priority to JP00193195A priority Critical patent/JP3604753B2/ja
Priority to US08/553,910 priority patent/US5606528A/en
Priority to DE19547294A priority patent/DE19547294C2/de
Publication of JPH08190786A publication Critical patent/JPH08190786A/ja
Application granted granted Critical
Publication of JP3604753B2 publication Critical patent/JP3604753B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C29/00Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/30Accessing single arrays
    • G11C29/34Accessing multiple bits simultaneously

Landscapes

  • Dram (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Description

【0001】
【産業上の利用分野】
この発明は半導体記憶装置に関し、特に、電気的にデータの書換えが可能な半導体記憶装置に関する。
【0002】
【従来の技術】
図8は従来の4Mビットのダイナミックランダムアクセスメモリ(以下、DRAMと略記する)の構成を示す回路ブロック図である。図8を参照して、このDRAMは、制御信号入力端子50〜53、データ信号入出力端子群54、アドレス信号入力端子群55を備える。また、このDRAMは、クロック発生回路56、データ入力バッファ57、データ出力バッファ58、アドレスバッファ59、コラムデコーダ60、プリデコーダ61、ロウデコーダ62および1Mビットのメモリマット63を備える。コラムデコーダ60、ロウデコーダ62およびメモリマット63は4つのデータ信号入出力端子DQ1〜DQ4に対応して4組設けられる。
【0003】
クロック発生回路56は、制御信号入力端子50,51を介して外部から与えられた信号/CAS,/RASに基づいて所定の動作モードを選択し、DRAM全体を制御する。データ入力バッファ57は、制御信号入力端子52を介して外部から与えられた信号/WEに応答して、データ信号入出力端子群54から入力されたデータをグローバル信号入出力線対GIO,/GIOを介してメモリマット63に与える。
【0004】
データ出力バッファ58は、制御信号入力端子53を介して外部から与えられた信号/OEに応答して、メモリマット63から読出されたデータをデータ信号入出力端子群54に与える。
【0005】
アドレスバッファ59は、アドレス信号入力端子群55を介して外部から与えられたアドレス信号A0〜A9に応答して、コラムデコーダ60にコラムアドレス信号CA0〜CA9,/CA0〜/CA9を与え、メモリマット63にコラムアドレス信号/CA0,CA0を与え、プリデコーダ61にロウアドレス信号RA0〜RA9,/RA0〜/RA9を与える。
【0006】
コラムデコーダ60は、アドレスバッファ59から与えられたコラムアドレス信号CA1〜CA9,/CA1〜/CA9に応答して、メモリマット63の512本の列選択線CSL0〜CSL511のうちの1本を選択する。
【0007】
プリデコーダ61は、アドレスバッファ59から与えられたロウアドレス信号RA0〜RA9,/RA0〜/RA9と、クロック発生回路56から与えられた活性化信号XADEとに応答して、ロウデコーダ62にプリデコード信号AXA0〜AXA3,AXB0〜AXB3,AXC0〜AXC7,AXD0〜AXD7を与えるともに、メモリマット63にプリデコード信号AXD0〜AXD7を与える。
【0008】
プリデコーダ61は、図9〜図12に示すように、24個のANDゲート61a〜61xを含む。各ANDゲート61a〜61xは、直列接続されたNANDゲートおよびインバータを含む。ロウアドレス信号RA0,RA1,/RA0,/RA1のうちのいずれか2つの信号と活性化信号XADEとが「H」レベルになったときプリデコード信号AXA0〜AXA3のうちのいずれか1つの信号が活性化レベルである「H」レベルとなる。ロウアドレス信号RA2,RA3,/RA2,/RA3のうちのいずれか2つの信号が「H」レベルとなったときプリデコード信号AXB0〜AXB3のうちのいずれか1つの信号が活性化レベルである「H」レベルとなる。ロウアドレス信号RA4,RA5,RA6,/RA4,/RA5,/RA6のうちのいずれか3つの信号が「H」レベルになったときプリデコード信号AXC0〜AXC7のうちのいずれか1つの信号が活性化レベルである「H」レベルとなる。ロウアドレス信号RA7,RA8,RA9,/RA7,/RA8,/RA9のうちのいずれか3つの信号が「H」レベルになったときプリデコード信号AXD0〜AXD7のうちのいずれか1つの信号が活性化レベルである「H」レベルとなる。
【0009】
ロウデコーダ62は、プリデコーダ61から与えられたプリデコード信号AXA0〜AXA3,AXB0〜AXB3,AXC0〜AXC7,AXD0〜AXD7に応答して、メモリマット63の1024本のワード線WL0〜WL1023のうちの1本を選択する。
【0010】
メモリマット63は、アドレスバッファ59から与えられたコラムアドレス信号CA0,/CA0と、プリデコーダ61から与えられたプリデコード信号AXD0〜AXD7と、クロック発生回路56から与えられた信号S0,/IOEQとに応答して、コラムデコード60およびロウデコーダ62によって選択されたメモリセルをグローバル信号入出力線対GIO,/GIOに接続する。
【0011】
図13は図8に示したDRAMのチップレイアウトを示す図である。図13において、4つのメモリマット63は、それぞれ長方形のチップの4隅に設けられる。4つのロウデコーダ62は、それぞれ4つのメモリマット63の長辺に沿って設けられる。4つのコラムデコード60は、それぞれ4つのメモリマット63の短辺に沿って設けられる。チップの中央部の周辺回路領域64には、図8に示したクロック発生回路56などが設けられる。
【0012】
図14は図8および図13に示したメモリマット63の構成を示す回路ブロック図である。図14を参照して、メモリマット63は、9つのセンスアンプ領域SA0〜SA8と、それらの間に設けられた8つのメモリアレイ領域MA0〜MA7と、センスアンプ領域SA0〜SA8およびメモリアレイ領域MA0 〜MA7を横切るように配置されたグローバル信号入出力線対GIO,/GIOとを含む。
【0013】
メモリアレイ領域MA0,MA2,MA4,MA6には、それぞれ8つのメモリアレイブロックMKが設けられる。メモリアレイ領域MA1,MA3,MA5,MA7には、それぞれ8つのメモリアレイブロック/MKが設けられる。
【0014】
図15は図14に示したメモリアレイブロックMKの構成を示す一部省略した回路ブロック図である。図15を参照して、このメモリアレイブロックMKは、いわゆる交互可変型セル配置構造をしており、128本のワード線WL0〜WL127と、256本のビット線BL0,/BL0〜/BL63,BL63;BL0′,/BL0′〜/BL63′,BL63′と、2本のワード線WLと1本のビット線BLとの交差部に周期的に配置されたメモリセル対MCPとを含む。
【0015】
メモリセル対MCPは、図16に示すように、2本のワード線WLのうちの一方のワード線WLとビット線BLに接続されたメモリセルMCと、他方のワード線WLとビット線BLに接続されたメモリセルMCとを含む。メモリセルMCは、アクセス用のトランジスタQと情報記憶用のキャパシタCとを含む。
【0016】
8n+1(nは0から31までの整数である)番と8n+3番のビット線、8n+2番と8n+4番のビット線、8n+7番と8n+5番のビット線および8n+8番と8n+6番のビット線の各々がビット線対を構成している。
【0017】
1番目のビット線BL0と、4m+1(mは0から31までの整数である)番および4m+2番のワード線WL0,WL1;…との交差部の各々にメモリセル対MCPが配置される。2番目のビット線BL0′と、4m+2番および4m+3番のワード線WL1,WL2;…との交差部の各々にメモリセル対MCPが配置される。3番目のビット線/BL0と、4m+3番および4m+4番のワード線WL2,WL3;…との交差部の各々にメモリセル対MCPが配置される。4番目のビット線/BL0と、4m+1番および4m+4番のワード線WL0,WL3;…との交差部の各々にメモリセル対MCPが配置される。以下、同じ周期でメモリセル対MCPが1本のビット線BLと2本のワード線WLの交差部に配置される。
【0018】
奇数番のビット線BL,/BLはメモリアレイブロックMKの上端に設けられたアレイ選択ゲートSAGに接続され、偶数番のビット線BL′,/BL′はメモリアレイブロックMKの下端に設けられたアレイ選択ゲートSAG′に接続される。アレイ選択ゲートSAG,SAG′は、それぞれアレイ選択信号S1,S1′によって制御される。アレイ選択ゲートSAG,SAG′は、通常時(スタンバイ時)は閉じられており、メモリアレイブロックMKが選択されたときは、メモリアレイブロックMKのビット線延在方向に隣接するメモリアレイブロック/MKのアレイ選択ゲートSAGまたはSAG′が開放される。
【0019】
なお、ダミーワード線DWL0,DWL1と、ダミービット線DBL0,DBL1は、製造時の歩留りの向上のために設けられているものであり、データの書込および読出には使用されない。
【0020】
メモリアレイブロック/MKは、図17に示すように、図15で示したメモリアレイブロックMKをミラー反転した構成になっている。
【0021】
また、センスアンプ領域SA0〜SA8の各々には、8つのセンスアンプブロックSKと、8つのセンスアンプブロックSKによって共用されるローカル信号入出力線対LIO,/LIOと、センスアンプブロック制御回路71と、IO線制御回路72または72′と、メモリアレイ制御回路73とが設けられる。
【0022】
センスアンプ領域SA0のセンスアンプブロックSKは、メモリアレイ領域MA0のメモリアレイブロックMKの奇数番のビット線対BLPに接続される。センスアンプ領域SA1のセンスアンプブロックSKは、メモリアレイ領域MA0のメモリアレイブロックMKとメモリアレイ領域MA1のメモリアレイブロック/MKの偶数番のビット線対BLP′に接続される。センスアンプ領域SA2のセンスアンプブロックSKは、メモリアレイ領域MA1のメモリアレイブロック/MKとメモリアレイ領域MA2のメモリアレイブロックMKの奇数番のビット線対BLPに接続される。以下、同様である。
【0023】
センスアンプ領域SA1のコラム選択線CSL0〜CSL63に対応するセンスアンプブロックSKは、図18に示すように、64個のビット線制御回路74.0〜74.63と、IO線プリチャージ回75とを含む。ビット線制御回路74.0〜74.63は、それぞれメモリアレイ領域MA0のメモリアレイブロックMKとメモリアレイ領域MA1のメモリアレイブロック/MKとの偶数番のビット線対BL0′,/BL0′;/BL1′,BL1′;…;/BL63′,BL63′によって共用される。また、ビット線制御回路74.0〜74.63は、それぞれコラム選択線CSL0〜CSL63に接続される。他のコラム選択線CSL64〜CSL127;…;CSL448〜CSL511に対応するセンスアンプブロックSKも同様である。
【0024】
ビット線制御回路74.0は、図19に示すように、Nチャネルセンスアンプ80、Pチャネルセンスアンプ81、ビット線イコライズ回路82およびコラム選択ゲート83を含む。
【0025】
Nチャネルセンスアンプ80は、ノード84とS2Nの間に接続されるNチャネルMOSトランジスタ86と、ノード85とS2Nの間に接続されるNチャネルMOSトランジスタ87と、ノードS2Nと接地電位ライン102の間に接続されるNチャネルMOSトランジスタ88とを含む。NチャネルMOSトランジスタ86のゲートはノード85に接続され、NチャネルMOSトランジスタ87のゲートはノード84に接続される。NチャネルMOSトランジスタ88のゲートは活性化信号S0Nを受ける。
【0026】
Pチャネルセンスアンプ81は、ノード84とS2Pの間に接続されるPチャネルMOSトランジスタ89と、ノード85とS2Pの間に接続されるPチャネルMOSトランジスタ90と、ノードS2Pと電源電位ライン100の間に接続されるPチャネルMOSトランジスタ91とを含む。PチャネルMOSトランジスタ89のゲートはノード85に接続され、PチャネルMOSトランジスタ90のゲートはノード84に接続される。PチャネルMOSトランジスタ91のゲートは活性化信号/S0Pを受ける。
【0027】
ビット線イコライズ回路82は、ノード84とプリチャージ電位ライン101の間に接続されたNチャネルMOSトランジスタ92と、ノード85とプリチャージ電位ライン101の間に接続されたNチャネルMOSトランジスタ93と、ノード84と85の間に接続されたNチャネルMOSトランジスタ94を含む。NチャネルMOSトランジスタ92〜94のゲートは、ともにビット線イコライズ信号BLEQを受ける。プリチャージ電位ライン101には、プリチャージ電位VBL(=Vcc/2)が印加される。
【0028】
コラム選択ゲート83はNチャネルMOSトランジスタ95,96を含む。NチャネルMOSトランジスタ95はノード84とローカル信号入出力線LIO1の間に接続され、NチャネルMOSトランジスタ96はノード85とローカル信号入出力線/LIO1の間に接続される。NチャネルMOSトランジスタ95,96のゲートは、ともにコラム選択線CSL0に接続される。
【0029】
ノード84はメモリアレイ領域MA0とMA1のビット線BL0′に接続され、ノード85はメモリアレイ領域MA0とMA1のビット線/BL0′に接続される。他の奇数番のビット線制御回路74.0,74.2,…,74.62も同様である。
【0030】
図20はビット線制御回路74.1の構成を示す回路図である。ビット線制御回路74.1の回路構成は図19で示したビット線制御回路74.0と同様であるが、コラム選択ゲート83およびノード84,85の接続先が異なる。すなわち、コラム選択ゲート83のNチャネルMOSトランジスタ95はノード84とローカル信号入出力線/LIO1の間に接続され、NチャネルMOSトランジスタ96はノード85とローカル信号入出力線LIO1の間に接続され、NチャネルMOSトランジスタ95,96のゲートは、ともにコラム選択線CSL1に接続される。ノード84はメモリアレイ領域MA0とMA1のビット線/BL1′に接続され、ノード85はメモリアレイ領域MA0とMA1のビット線BL1′に接続される。他の偶数番のビット線制御回路74.1,74.3,…,74.63も同様である。
【0031】
IO線プリチャージ回路75は、各ビット線制御回路74.0〜74.63のNチャネルセンスアンプ80のノードS2Nとローカル信号入出力線LIO1との間に直列接続されたNチャネルMOSトランジスタ76,77と、各ビット線制御回路74.0〜74.63のPチャネルセンスアンプ81のノードS2Pとローカル信号入出力線/LIO1の間に直列接続されたPチャネルMOSトランジスタ78およびNチャネルMOSトランジスタ79とを含む。NチャネルMOSトランジスタ76,77,79のゲートはビット線イコライズ信号BLEQを受ける。PチャネルMOSトランジスタ78のゲートはビット線イコライズ信号の反転信号/BLEQを受ける。MOSトランジスタ76と77の接続ノードおよびMOSトランジスタ78と79の接続ノードは、ともにプリチャージ電位ライン101に接続される。
【0032】
図21はセンスアンプ領域SA1のセンスアンプブロック制御回路71の構成を示す回路図である。図21を参照して、このセンスアンプブロック制御回路71は、NORゲート100、NANDゲート101,102およびインバータ103〜111を含む。NORゲート100は、プリデコード信号AXD0,AXD1を受け、NANDゲート101,102の一方入力ノードは、ともにセンスアンプ活性化信号S0を受ける。
【0033】
NORゲート100の出力は、インバータ103、NANDゲート101およびインバータ104〜106によって遅延され信号S0Nとなる。信号S0Nは、さらにNANDゲート102およびインバータ107,108によって遅延され信号/S0Pとなる。また、NORゲート100の出力は、インバータ109,110によって遅延され、信号BLEQとなる。また、NORゲート100の出力は、インバータ111によって遅延され、信号/BLEQとなる。これらの信号S0N,/S0P,BLEQ,/BLEQは、2つのプリデコード信号AXD0,AXD1のいずれか一方と、センスアンプ活性化信号S0とが活性化レベルである「H」レベルになったとき、センスアンプ領域SA1のセンスアンプブロックSKの各々に与えられる。
【0034】
プリデコード信号AXD0,AXD1は、それぞれメモリアレイ領域MA0,MA1が選択されたことを示す信号である。センスアンプ領域SA1は、メモリアレイ領域MA0とMA1によって共用されるので、メモリアレイ領域MA0とMA1のいずれか一方が選択され、かつセンスアンプ活性化信号S0が活性化レベルである「H」レベルになったときセンスアンプブロックSKが活性化されるようにしたものである。
【0035】
他のセンスアンプ領域SA0,SA2〜SA8のセンスアンプブロック制御回路71も同様である。ただし、センスアンプブロックSA0のセンスアンプブロック制御回路71は、信号AXD0およびS0が活性化レベルである「H」レベルになったことに応じて、信号S0N,/S0P,BLEQ,/BLEQを出力する。また、センスアンプ領域SA8のセンスアンプブロック制御回路71は、信号AXD7およびS0が活性化レベルである「H」レベルになったことに応じて、信号S0N,/S0P,BLEQ,/BLEQを出力する。
【0036】
図22はセンスアンプ領域SA1のIO線制御回路72′の構成を示す回路図である。図22を参照して、このIO線制御回路72′は、NORゲート112,113、NチャネルMOSトランジスタ114,115、トランスファーゲート116,118およびインバータ117,118を含む。NチャネルMOSトランジスタ114は、ローカル信号入出力線/LIO1の一端とグローバル信号入出力線GIOの一端の間に接続される。NチャネルMOSトランジスタ115は、ローカル信号入出力線LIO1の一端とグローバル信号入出力線/GIOの一端の間に接続される。すなわちローカル信号入出力線対LIO1,/LIO1とグローバル信号入出力線対GIO,/GIOはNチャネルMOSトランジスタ114,115を介して逆相で接続される。この理由は後で詳細に説明される。
【0037】
NORゲート112はプリデコード信号AXD0,AXD1を受ける。NORゲート113はNORゲート112の出力とコラムアドレス信号CA0を受ける。NORゲート113の出力は、NチャネルMOSトランジスタ114,115のゲートに与えられる。
【0038】
トランスファーゲート116はローカル信号入出力線対LIO1と/LIO1の間に接続される。信号/IOEQは、トランスファーゲート116のPチャネルMOSトランジスタ側のゲート116aに入力されるとともに、インバータ117を介してトランスファーゲート116のNチャネルMOSトランジスタ側のゲート116bに入力される。
【0039】
トランスファーゲート118はグローバル信号入出力線対GIOと/GIOの間に接続される。信号/IOEQは、トランスファーゲート118のPチャネルMOSトランジスタ側のゲート118aに入力されるとともに、インバータ119を介してトランスファーゲート118のNチャネルMOSトランジスタ側のゲート118bに入力される。
【0040】
プリデコード信号AXD0,AXD1は、それぞれメモリアレイ領域MA0,MA1を選択する信号である。コラムアドレス信号GA0は、奇数番のビット線対BLPを選択する信号である。プリデコード信号AXD0とAXD1のいずれか一方が活性化レベルである「H」レベルとなり、かつコラムアドレス信号CA0が非活性化レベルである「L」レベルになったときNチャネルMOSトランジスタ114,115が導通するようにしたのは、ローカル信号入出力線対LIO1,/LIO1がメモリアレイ領域MA0の偶数番のビット線対BLP′とメモリアレイ領域MA1の偶数番のビット線対BLP′とで共用されるからである。
【0041】
センスアンプ領域SA3,SA5,SA7のセンスアンプブロック制御回路72′も同様である。
【0042】
図23はセンスアンプ領域SA2のIO線制御回路72の構成を示す回路図である。図23を参照して、このIO線制御回路72が図22で示したIO線制御回路72′と異なる主な点は、NチャネルMOSトランジスタ114がローカル信号入出力線LIO2の一端とグローバル信号入出力線GIOの一端の間に接続され、NチャネルMOSトランジスタ115がローカル信号入出力線/LIO2の一端とグローバル信号入出力線/GIOの一端の間に接続され、ローカル信号入出力線対LIO2,/LIO2とグローバル信号入出力線対GIO,/LIO2が正相で接続されている点である。また、NORゲート112はプリデコード信号AXD1,AXD2を受け、NORゲート113はNORゲート112の出力とコラムアドレス信号/CA0を受ける。
【0043】
プリデコード信号AXD1,AXD2は、それぞれメモリアレイ領域MA1,MA2を選択する信号である。コラムアドレス信号/CA0は奇数番のビット線対BLPを選択する信号である。プリデコード信号AXD1とAXD2のいずれか一方が活性化レベルである「H」レベルとなり、かつコラムアドレス信号/CA0が活性化レベルである「L」レベルになったときNチャネルMOSトランジスタ114,115が導通するようにしたのは、ローカル信号入出力線対LIO2,/LIO2がメモリアレイ領域MA1の奇数番のビット線対BLPとメモリアレイ領域MA2の奇数番のビット線対BLPとで共用されるからである。
【0044】
センスアンプ領域SA0,SA4,SA6,SA8のIO線制御回路72も同様である。ただし、センスアンプ領域SA0のIO線制御回路72は信号AXD0,/CA0によって活性化され、センスアンプ領域SA8のIO線制御回路72は信号AXD7,/CA0によって活性化される。
【0045】
図24はセンスアンプ領域SA1のメモリアレイブロック制御回路73の構成を示す回路図である。図24を参照して、このメモリアレイブロック制御回路73はインバータ120〜125を含む。プリデコード信号AXD0は、インバータ120〜122によって遅延され反転されてアレイ選択信号S1′となる。プリデコード信号AXD2は、インバータ123〜125によって遅延され反転されてアレイ選択信号S1となる。アレイ選択信号S1′,S1は、それぞれメモリアレイ領域MA1のメモリアレイブロック/MKのアレイ選択ゲートSAG′,SAGに入力される。
【0046】
すなわち、プリデコード信号AXD1が活性化レベルである「H」レベルとなって、メモリアレイ領域MA1のメモリアレイブロック/MKが選択されたときに、メモリアレイ領域MA0のメモリアレイブロックMKのアレイ選択ゲートSAG′とメモリアレイ領域MA2のメモリアレイブロックMKのアレイ選択ゲートSAGが遮断される。そして、メモリアレイ領域MA0,MA2のメモリアレイブロックMKとセンスアンプ領域SA1,SA2のセンスアンプブロックSKとが遮断される。
【0047】
また、プリデコード信号AXD2が活性化レベルである「H」レベルとなって、メモリアレイ領域MA2のメモリアレイブロックMKが選択されたときは、メモリアレイ領域MA1のメモリアレイブロック/MKのアレイ選択ゲートSAGとメモリアレイ領域MA3のメモリアレイブロック/MKのアレイ選択ゲートSAG′が遮断される。そして、メモリアレイ領域MA1,MA3のメモリアレイブロック/MKとセンスアンプ領域SA2,SA3のセンスアンプブロックSAとが遮断される。
【0048】
他のセンスアンプ領域SA0,SA2〜SA7のメモリアレイブロック制御回路73も同様である。ただし、センスアンプ領域SA0のメモリアレイブロック制御回路73は、メモリアレイ領域MA1のメモリアレイブロック/MKが選択されたときのみメモリアレイ領域MA0のメモリアレイブロックMKのアレイ選択ゲートSAG′を遮断する。また、センスアンプ領域SA7のメモリアレイブロック制御回路73は、メモリアレイ領域MA6のメモリアレイブロックMKが選択されたときのみメモリアレイ領域MA7のメモリアレイブロック/MKのアレイ選択ゲートSAG′を遮断する。メモリアレイ領域MA0のメモリアレイブロックMKとメモリアレイ領域MA7のメモリアレイブロック/MKのアレイ選択ゲートSAGは常に導通状態にある。
【0049】
図25は図8〜図24で示したDRAMの動作を説明するためのタイムチャートである。以下、図8〜図25を参照して、このDRAMの読出動作について説明する。
【0050】
まず、制御信号入力端子51に与えられる信号/RASが活性化レベルである「L」レベルになると、クロック発生回路56がアドレスバッファ59を活性化させる。アドレスバッファ59は、アドレス信号入力端子群55からアドレス信号A0〜A9を取込み、ロウアドレス信号RA0〜RA9,/RA0〜/RA9をプリデコーダ61に与える。
【0051】
次いで、クロック発生回路56からの活性化信号XADEに応答して、プリデコーダ61はプリデコード信号AXA0〜AXA3,AXB0〜AXB3,AXC0〜AXC7,AXD0〜AXD7をロウデコーダ62に与えるとともに、プリデコード信号AXD0〜AXD7をメモリマット63に与える。
【0052】
このときのプリデコード信号AXA0〜AXA3,AXB0〜AXB3,AXC0〜AXC7,AXD0〜AXD7はメモリマット63のメモリアレイ領域MA1のワード線WL128を指定するものであり、プリデコード信号AXD1が活性化レベルである「H」レベルであったとすると、センスアンプ領域SA1,SA2のセンスアンプブロック制御回路71の出力であるビット線イコライズ信号BLEQ,/BLEQがそれぞれ「L」レベル,「H」レベルとなる。これにより、センスアンプ領域SA1,SA2のセンスアンプブロックSKのビット線イコライズ回路82のトランジスタ92〜94とIO線プリチャージ回路75のトランジスタ76〜79が遮断状態となり、ビット線へのデータの読出しが可能になる。
【0053】
また、プリデコード信号AXD1が活性化レベルである「H」レベルになったことに応じて、センスアンプ領域SA0のメモリアレイブロック制御回路73の出力であるアレイ選択信号S1′が「L」レベルになってメモリアレイ領域MA0のメモリアレイブロックMKとセンスアンプ領域SA1のセンスアンプブロックSKが遮断され、センスアンプ領域SA2のメモリアレイブロック制御回路73の出力であるアレイ選択信号S1が「L」レベルになってメモリアレイ領域MA2のメモリアレイブロックMKとセンスアンプ領域SA2のセンスアンプブロックSKが遮断される。
【0054】
また、ロウデコーダ62がプリデコード信号AXA0〜AXA3,AXB0〜AXB3,AXC0〜AXC7,AXD0〜AXD7に応答して対応のワード線WL128を選択レベルである「H」レベルに立上げる。ワード線WL128が「H」レベルになると、ワード線WL128に接続されているすべてのメモリセルMCのトランジスタQが導通し情報記録用のキャパシタCに保持されていた電位に応じてビット線BL,/BL,BL′,/BL′の電位が微小量変化する。
【0055】
次いで、クロック発生回路56の出力であるセンスアンプ活性化信号S0が活性化レベルである「H」レベルになると、センスアンプ領域SA1,SA2のセンスアンプブロック制御回路71の出力である信号S0N,/S0Pがそれぞれ「H」レベル,「L」レベルとなる。
【0056】
信号S0Nが「H」レベルになったことに応じてNチャネルセンスアンプ80が活性化され、信号/S0Pが「L」レベルになったことに応じてPチャネルセンスアンプ81が活性化され、メモリアレイ領域MA1のメモリアレイブロック/MKのすべてのビット線の電位が増幅され、メモリセルMCに記録されていた情報に応じて「H」レベルまたは「L」レベルとなる。
【0057】
次に、アドレスバッファ59がアドレス信号入力端子群55からアドレス信号A0〜A9を取込み、コラムアドレス信号CA0〜CA9,/CA0〜/CA9をコラムデコード60に与えるとともに、メモリマット63にコラムアドレス信号CA0,/CA0を与える。
【0058】
このときのコラムアドレス信号CA0〜CA9,/CA0〜/CA9はメモリアレイ領域MA1の2番目のビット線対BL0′,/BL0′を指定するものでありコラムアドレス信号CA0は「L」レベルであったものとすると、センスアンプ領域SA1のIO線制御回路72′のNチャネルMOSトランジスタ114,115が導通する。また、このときクロック発生回路56の出力であるIO線イコライズ信号/IOEQが非活性化レベルである「H」レベルとなりトランスファーゲート116,118が遮断状態となる。
【0059】
次いでまたは同時に、コラムデコード60がコラムアドレス信号CA1〜CA9,/CA1〜/CA9に応答して対応のコラム選択線CSL0を選択レベルである「H」レベルに立上げる。コラム選択線CSL0が「H」レベルになると、メモリアレイ領域MA0〜MA7の1番目のビット線対BL0,/BL0と2番目のビット線対BL0′,/BL0′がそれぞれ対応のローカル信号入出力線対LIO,/LIOに接続されるが、グローバル信号入出力線対GIO,/GIOに接続されるのはメモリアレイ領域MA1の2番目のビット線対BL0′,/BL′だけである。
【0060】
データ出力バッファ58は、グローバル信号入出力線対GIO,/GIOのデータを保持し、制御信号入力端子53に与えられる出力イネーブル信号/OEが活性化レベルである「L」レベルになったことに応じて、保持したデータを対応の入出力端子(たとえばDQ1)に与える。
【0061】
次に、このようなDRAMチップの出荷前に各チップについて行なわれるBI(Burn In)テストについて説明する。
【0062】
BIテストでは、各チップは通常よりも故障しやすい条件、すなわち通常より高い書込電圧Vt(>Vcc)で、かつ高温環境下で駆動され、故障したチップは排除される。これにより、出荷前に通常の条件でテストすると故障しないが、出荷後に極めて早い時期に故障するチップが排除される。また、故障したチップは詳細に調査され、そのデータはチップの歩留りの向上に役立てられる。
【0063】
ところで、このようなBIテストを自動的に行なうテスト装置は、低コスト化のため、DRAMチップのすべてのアドレスに同一のデータしか書込めないように設計されているものが多い。そのようなテスト装置を用いた場合、上述のように、ローカル信号入出力線対LIO1,/LIO1;…LIO7,/LIO7を逆相でグローバル信号入出力線対GIO,/GIOに接続していないと次のような問題が生じる。
【0064】
図26は、すべてのローカル信号入出力線対LIO,/LIOが同相でグローバル信号入出力線対GIO,/GIOに接続されたDRAMのメモリマット63′を模式的に表わした図である。
【0065】
図26では、センスアンプ領域SA1のIO線制御回路72が導通状態となりメモリアレイ領域MA1のメモリアレイブロック/MKの偶数番のビット線対BL0′,/BL0′;/BL1′,BL1′;…が順次ローカル信号入出力線対LIO1,/LIO1に接続されてデータ「1」が書込まれ、次いで、センスアンプ領域SA2のIO線制御回路72が導通状態となりメモリアレイ領域MA1のメモリアレイブロック/MKの奇数番のビット線対BL0,/BL0;/BL1,BL1;…が順次ローカル信号入出力線対LIO2,/LIO2に接続されてデータ「1」が書込まれた状態が示される。このときグローバル信号入出力線対GIO,/GIOの電位は、それぞれVt,0になっている。
【0066】
メモリアレイ領域MA1のメモリアレイブロック/MKのデータを読出すときには、上述のようにセンスアンプ領域SA1,SA2のセンスアンプ80,81がすべて活性化され、メモリアレイ領域MA1のメモリアレイブロック/MKのすべてのビット線に書込時と同じ電位が現れる。
【0067】
このとき隣接する4つのビット線(たとえば/BL0,/BL0′,/BL1,/BL1′)に同じ電位0が現れるので、ビット線間のショートを検出する能力が低い。
【0068】
そこで、図27に示すように、ローカル信号入出力線対LIO1,/LIO1;LIO3,/LIO3;…を逆相でグローバル信号入出力線対GIO,/GIOに接続し、あるビット線の両側に隣接する2本のビット線のうちの少なくとも一方がそのビット線の電位と異なる電位になるようにして、ビット線間のショートを検出する能力を高めているのである。
【0069】
【発明が解決しようとする課題】
しかし、従来のDRAMにあっては、メモリアレイ領域MA0〜MA7のメモリアレイブロックが交互にミラー反転されていたので、BIテストにおいて不良なアドレスがわかってもそのアドレスに対応するメモリセルを特定するのが容易でなかった。
【0070】
それゆえに、この発明の主たる目的は、すべてのアドレスに同一のデータしか書込むことができない低価格のテスト装置を用いても不良検出能力が高いテストを行なうことができ、かつテストで検出された不良なアドレスに対応するメモリセルを容易に特定することができる半導体記憶装置を提供することである。
【0071】
【課題を解決するための手段】
この発明の半導体記憶装置は、電気的にデータの書換えが可能な半導体記憶装置であって、各々が、行列状に配列された複数のメモリセルと、各行に対応して設けられたワード線と、各列に対応して設けられたビット線対とを含み、前記ビット線の延在する方向に配列された複数のメモリアレイブロック、あるメモリアレイブロックの偶数番のビット線対と、そのメモリアレイブロックの一方方向に隣接するメモリアレイブロックの奇数番のビット線対とに共通に設けられたローカル信号入出力線対、前記複数のメモリアレイブロックに共通に設けられたグローバル信号入出力線対、外部から与えられるアドレス信号に従って、前記複数のメモリアレイブロックのうちのいずれかのメモリアレイブロックと、そのメモリアレイブロックに属するいずれかのメモリセルとを選択する選択回路、前記選択回路によって選択されたメモリセルに対応するビット線対を対応のローカル信号入出力線対の一端に接続する接続手段、前記接続手段によって前記ローカル信号入出力線対の一端に接続されたビット線対が前記あるメモリアレイブロックの偶数番のビット線対であるかそのメモリアレイブロックの一方方向に隣接するメモリアレイブロックの奇数番のビット線対であるかに応じて、前記ローカル信号入出力線対の他端を逆相または正相で前記グローバル信号入出力線対の一端に接続する切換手段、および前記グローバル信号入出力線対の他端と外部との間でデータ信号の入出力を行なうためのデータ入出力回路を備えたことを特徴としている。
【0072】
また、前記複数のメモリアレイブロックの各々は8×N本のビット線を含み、8n+1番と8n+3番のビット線、8n+2番と8n+4番のビット線、8n+7番と8n+5番のビット線および8n+8番と8n+6番のビット線の各々が前記ビット線対を構成することとしてもよい。
【0073】
また、前記切換手段は、前記アドレス信号に含まれる前記あるメモリアレイブロックを選択するためのブロック選択信号と偶数番のビット線対を選択するための列選択信号の両方が入力されたことに応じて第1の信号を出力する第1の論理回路と、前記第1の論理回路から前記第1の信号が出力されたことに応じて、前記ローカル信号入出力線対の他端を逆相で前記グローバル信号入出力線対の一端に接続する第1の接続手段と、前記アドレス信号に含まれる前記あるメモリアレイブロックの一方方向に隣接するメモリアレイブロックを選択するためのブロック選択信号と奇数番のビット線対を選択するための列選択信号の両方が入力されたことに応じて第2の信号を出力する第2の論理回路と、前記第2の論理回路から前記第2の信号が出力されたことに応じて、前記ローカル信号入出力線対の他端を正相で前記グローバル信号入出力線対の一端に接続する第2の接続手段とを含むこととしてもよい。
【0074】
【作用】
この発明の半導体記憶装置にあっては、ローカル信号入出力線対は、隣接する2つのメモリアレイブロックのうちの一方のメモリアレイブロックの偶数番のビット線対と、他方のメモリアレイブロックの奇数番のビット線対とに共通に設けられる。そして、ローカル信号入出力線対の一端が2つのメモリアレイブロックのうちの一方または他方に接続されたことに応じて、そのローカル信号入出力線対の他端が逆相または正相でグローバル信号入出力線対の一端に接続される。したがって、同一構成のメモリアレイブロックを配置し、かつ各メモリアレイブロックの偶数番のビット線対と奇数番のビット線対とに互いに反転したデータを書込むことができる。よって、すべてのアドレスに同時のデータしか書込むことができない低価格のテスト装置を用いても不良検出能力が高いテストを行なうことができ、かつテストで検出された不良アドレスに対応するメモリセルを容易に特定できる。
【0075】
また、各メモリアレイブロックは8×N本のビット線を含み、8n+1番と8n+3番のビット線、8n+2番と8n+4番のビット線、8n+7番と8n+5番のビット線および8n+8番と8n+6番のビット線の各々がビット線対を構成することとすると好適である。
【0076】
また、切換手段は、一方のメモリアレイブロックの偶数番のビット線対が選択されたことに応じて第1の信号を出力する第1の論理回路と、その第1の信号に応じてローカル信号入出力線対の他端をグローバル信号入出力線対の一端に逆相で接続する第1の接続手段と、他方のメモリアレイブロックの奇数番のビット線対が選択されたことに応じて第2の信号を出力する第2の論理回路と、その第2の信号に応じてローカル信号入出力線対の他端をグローバル信号入出力線対の一端に正相で接続する第2の接続手段とを含むこととすれば、切換手段を容易に構成できる。
【0077】
【実施例】
図1は、この発明の一実施例によるDRAMのメモリマット1の構成を示す回路ブロック図である。図1を参照して、このDRAMのメモリマット1が図14で示したDRAMのメモリマット63と異なる点は、すべてのメモリアレイ領域MA0〜MA7に同一構成のメモリアレイブロックMKが配置されている点と、IO線制御回路72または72′の代わりにIO線制御回路2が設けられている点である。
【0078】
すべてのメモリアレイ領域MA0〜MA7に同一構成のメモリアレイブロックMKが配置されたことに伴い、センスアンプ領域SA1〜SA7のセンスアンプブロックSKは、それぞれ上段のメモリアレイ領域MA0〜MA6のメモリアレイブロックMKの偶数番のビット線対BLP′と、下段のメモリアレイ領域MA1〜MA7のメモリアレイブロックMKの奇数番のビット線対BLPとで共用される。
【0079】
図2はセンスアンプ領域SA1のコラム選択線CSL0〜CSL63に対応するセンスアンプブロックSKの構成を示す回路ブロック図、図3はセンスアンプ領域SA1のコラム選択線CSL0に対応するビット線制御回路74.0の構成を示す回路図、図4はセンスアンプ領域SA1のコラム選択線CSL1に対応するビット線制御回路74.1の構成を示す回路図であって、それぞれ従来のDRAMを示す図18、図19、図20と対比される図である。
【0080】
図2〜図4を参照して、コラム選択線CSL0に対応するビット線制御回路74.0はメモリアレイ領域MA0の2番目のビット線対BL0′,/BL0′とメモリアレイ領域MA1の1番目のビット線対BL0,/BL0とで共用される。コラム選択線CSL1に対応するビット線制御回路74.1はメモリアレイ領域MA0の4番目のビット線対BL1′,/BL1′とメモリアレイ領域MA1の3番目のビット線対BL1,/BL1とで強要される。ビット線制御回路74.2〜74.63も同様である。
【0081】
図5はセンスアンプ領域SA1のIO線制御回路2の構成を示す回路図であって、従来のDRAMを示す図22と対比される図である。
【0082】
図5を参照して、このIO線制御回路2は、NチャネルMOSトランジスタ3〜6、インバータ7,9,117,119、NORゲート8,10およびトランスファーゲート116,118を含む。
【0083】
NチャネルMOSトランジスタ3は、ローカル信号入出力線/LIO1の一端とグローバル信号入出力線GIOの一端の間に接続される。NチャネルMOSトランジスタ4は、ローカル信号入出力線LIO1の一端とグローバル信号入出力線/GIOの一端の間に接続される。NチャネルMOSトランジスタ5はローカル信号入出力線LIO1の一端とグローバル信号入出力線GIOの一端の間に接続される。NチャネルMOSトランジスタ6はローカル信号入出力線/LIO1の一端とグローバル信号入出力線/GIOの一端の間に接続される。すなわち、ローカル信号入出力線対LIO1,/LIO1はNチャネルMOSトランジスタ3,4を介してグローバル信号入出力線対GIO,/GIOに逆相で接続され、ローカル信号入出力線対LIO1,/LIO1はNチャネルMOSトランジスタ5,6を介してグローバル信号入出力線対GIO,スライドGIOに正相で接続される。
【0084】
プリデコード信号AXD0がインバータ7を介してNORゲート8の一方入力ノードに入力され、コラムアドレス信号CA0がNORゲート8の他方入力ノードに入力される。NORゲート8の出力はNチャネルMOSトランジスタ3,4のゲートに入力される。
【0085】
プリデコード信号AXD1がインバータ9を介してNORゲート10の一方入力ノードに入力され、コラムアドレス信号/CA0がNORゲート10の他方入力ノードに入力される。NORゲート10の出力はNチャネルMOSトランジスタ5,6のゲートに入力される。トランスファーゲート116,118およびインバータ117,119は図22のIO線制御回路72′と同様に接続される。
【0086】
メモリアレイ領域MA0のメモリアレイブロックMKを選択する信号AXD0が活性化レベルの「H」レベルとなり、かつ奇数番のビット線対を選択する信号CA0が非活性化レベルの「L」レベルとなったとき、NORゲート8は「H」レベルを出力しNチャネルMOSトランジスタ3,4を導通させる。すなわち、メモリアレイ領域MA0のメモリアレイブロックMKの偶数番のビット線対BL′,/BL′はローカル信号入出力線対LIO1,/LIO1を介してグローバル信号入出力線対GIO,/GIOに逆相で接続される。
【0087】
また、メモリアレイ領域MA1のメモリアレイブロックMKを選択する信号AXD1が活性化レベルの「H」レベルとなり、かつ奇数番のビット線対を選択する信号/CA0が活性化レベルの「L」レベルとなったとき、NORゲート10は「H」レベルを出力しNチャネルMOSトランジスタ5,6を導通させる。すなわち、メモリアレイ領域MA1のメモリアレイブロックMKの奇数番のビット線対BL,/BLはローカル信号入出力線対LIO1,/LIO1を介してグローバル信号入出力線対GIO,/GIOに正相で接続される。
【0088】
図6および図7は、BIテスト時のメモリマット1を模式的に表わした図であって、図27と対比される図である。
【0089】
図6では、センスアンプ領域SA1のIO線制御回路2によってローカル信号入出力線対LIO1,/LIO1がグローバル信号入出力線対GIO,/GIOに正相で接続され、メモリアレイ領域MA1のメモリアレイブロックMKの奇数番のビット線対BL0,/BL0;/BL1,BL1;…が順次ローカル信号入出力線対LIO1,/LIO1に接続されてデータ「1」が書込まれる状態が示される。
【0090】
また、センスアンプ領域SA2のIO線制御回路2によってローカル信号入出力線対LIO2,/LIO2がグローバル信号入出力線対GIO,/GIOに逆相で接続され、メモリアレイ領域MA1のメモリアレイブロックMKの偶数番のビット線対BL0′,/BL0′;/BL1′,BL1′;…が順次ローカル信号入出力線対LIO2,/LIO2に接続されてデータ「1」が書込まれる状態が示される。
【0091】
さらに図7では、センスアンプ領域SA2のIO線制御回路2によってローカル信号入出力線対LIO2,/LIO2がグローバル信号入出力線対GIO,/GIOに正相で接続され、メモリアレイ領域MA2のメモリアレイブロックMKの奇数番のビット線対BL0,/BL0;/BL1,BL1;…が順次ローカル信号入出力線対LIO2,/LIO2に接続されてデータ「1」が書込まれる状態が示される。
【0092】
また、センスアンプ領域SA3のIO線制御回路2によってローカル信号入出力線対LIO3,/LIO3がグローバル信号入出力線対GIO,/GIOに逆相で接続され、メモリアレイ領域MA2のメモリアレイブロックMKの偶数番のビット線対BL0′,/BL0′;/BL1′,BL1′;…が順次ローカル信号入出力線対LIO3,/LIO3に接続されてデータ「1」が書込まれる状態が示される。
【0093】
この実施例においては、すべてのメモリアレイ領域MA0〜MA7に同一構成のメモリアレイブロックMKを配置したので、メモリアレイ領域MA0〜MA7のメモリアレイブロックが交互にミラー反転されていた従来に比べ、BIテストにおいて検出された不良なアドレスに対応するメモリセルを容易に特定することができる。
【0094】
また、各センスアンプ領域SA1〜SA7のIO線制御回路2は、そのセンスアンプ領域SA1〜SA7の上段のメモリアレイ領域MA0〜MA6が選択されたか下段のメモリアレイ領域MA1〜MA7が選択されたかに応じて、対応のローカル信号入出力線対LIO1,/LIO1;…;LIO7,/LIO7を逆相または正相でグローバル信号入出力線対GIO,/GIOに接続する。したがって、すべてのアドレスに同一のデータしか書込むことができない低価格のテスト装置を用いても、あるビット線の両側に隣接する2本のビット線のうちの少なくとも一方がそのビット線の電位と異なる電位になるようにすることができる。よって、低価格のテスト装置で不良検出能力が高いテストを行なうことができ、信頼性の高いDRAMを低価格で提供することができる。
【0095】
【発明の効果】
以上のように、この発明の半導体記憶装置にあっては、ローカル信号入出力線対の一端が一方のメモリアレイブロックの偶数番のビット線対に接続されたか他方のメモリアレイブロックの奇数番のビット線対に接続されたかに応じて、そのローカル信号入出力線対の他端が逆相または正相でグローバル信号入出力線対の一端に接続される。したがって、同一構成のメモリアレイブロックを配置し、かつ各メモリアレイブロックの偶数番のビット線対と奇数番のビット線対とに互いに反転したデータを書込むことができる。よって、すべてのアドレスに同一のデータしか書込むことができない低価格のテスト装置を用いても不良検出能力が高いテストを行なうことができ、かつテストで検出された不良アドレスに対応するメモリセルを容易に特定することができる。
【0096】
また、各メモリアレイブロックは8×N本のビット線を含み、8n+1番と8n+3番のビット線、8n+2番と8n+4番のビット線、8n+7番と8n+5番のビット線および8n+8番と8n+6番のビット線の各々がビット線対を構成することとすると好適である。
【0097】
また、切換手段は、一方のメモリアレイブロックの偶数番のビット線対が選択されたことに応じて第1の信号を出力する第1の論理回路と、その第1の信号に応じてローカル信号入出力線対の他端をグローバル信号入出力線対の一端に逆相で接続する第1の接続手段と、他方のメモリアレイブロックの奇数番のビット線対が選択されたことに応じて第2の信号を出力する第2の論理回路と、その第2の信号に応じてローカル信号入出力線対の他端をグローバル信号入出力線対の一端に正相で接続する第2の接続手段とを含むこととすれば、切換手段を容易に構成できる。
【図面の簡単な説明】
【図1】この発明の一実施例によるDRAMのメモリマット1の構成を示す一部省略した回路ブロック図である。
【図2】図1に示したメモリマット1のセンスアンプ領域SA1のセンスアンプブロックSKの構成を示す回路ブロック図である。
【図3】図2に示したセンスアンプブロックSKのビット線制御回路74.0の構成を示す回路図である。
【図4】図2に示したセンスアンプブロックSKのビット線制御回路74.1の構成を示す回路図である。
【図5】図1に示したメモリマット1のセンスアンプ領域SA1のIO線切換回路2の構成を示す回路図である。
【図6】図1に示したメモリマット1のBIテスト時の状態を説明するための模式図である。
【図7】図1に示したメモリマット1のBIテスト時の状態を説明するための他の模式図である。
【図8】従来のDRAMの構成を示す回路ブロック図である。
【図9】図8に示したDRAMのプリデコーダ61の構成を示す回路図である。
【図10】図9の分図であって、図8に示したDRAMのプリデコーダ61の構成を示す回路図である。
【図11】図9の分図であって、図8に示したプリデコーダ61の構成を示す回路図である。
【図12】図9の分図であって、図8に示したプリデコーダ61の構成を示す回路図である。
【図13】図8に示したDRAMのチップレイアウトを示す平面図である。
【図14】図8に示したDRAMのメモリマット63の構成を示す一部省略した回路ブロック図である。
【図15】図14に示したメモリマット63のメモリアレイブロックMKの構成を示す一部省略した回路ブロック図である。
【図16】図15に示したメモリアレイブロックMKのメモリセル対MCPの構成を示す回路図である。
【図17】図14に示したメモリマット63のメモリアレイブロック/MKの構成を示す一部省略した回路ブロック図である。
【図18】図14に示したメモリマット63のセンスアンプ領域SA1のセンスアンプブロックSKの構成を示す回路ブロック図である。
【図19】図18に示したセンスアンプブロックSKのビット線制御回路74.0の構成を示す回路図である。
【図20】図18に示したセンスアンプブロックSKのビット線制御回路74.1の構成を示す回路図である。
【図21】図14に示したメモリマット63のセンスアンプ領域SA1のセンスアンプブロック制御回路71の構成を示す回路図である。
【図22】図14に示したメモリマット63のセンスアンプ領域SA1のIO線制御回路72′の構成を示す回路図である。
【図23】図14に示したメモリマット63のセンスアンプ領域SA2のIO線制御回路72の構成を示す回路図である。
【図24】図14に示したメモリマット63のセンスアンプ領域SA1のメモリアレイブロック制御回路73の構成を示す回路図である。
【図25】図8〜図24に示したDRAMの動作を説明するためのタイムチャートである。
【図26】図8〜図25に示したDRAMのBIテスト時における問題点を説明するための模式図である。
【図27】図8〜図25に示したDRAMのBIテスト時における問題点を説明するための他の模式図である。
【符号の説明】
1,63 メモリマット、2,72,72′ IO線制御回路、3〜6,76,77,79,86〜88,92〜96,114,115 NチャネルMOSトランジスタ、7,9,103〜111,117,119〜125 インバータ、8,10,100,112,113 NORゲート、50〜53 制御信号入力端子、54 データ信号入出力端子群、55 アドレス信号入力端子群、56クロック発生回路、57 データ入力バッファ、58 データ出力バッファ、59 アドレスバッファ、60 コラムデコーダ、61 プリデコーダ、62 ロウデコーダ、64 周辺回路領域、71 センスアンプブロック制御回路、73メモリアレイブロック制御回路、74.0〜74.63 ビット線制御回路、78,89〜91 PチャネルMOSトランジスタ、80 Nチャネルセンスアンプ、81 Pチャネルセンスアンプ、82 ビット線プリチャージ回路、83コラム選択ゲート、116,118 トランスファーゲート、SA0〜SA8センスアンプ領域、SK センスアンプブロック、MA0〜MA7 メモリアレイ領域、MK,/MK メモリアレイブロック、LIO,/LIO ローカル信号入出力線対、GIO,/GIO グローバル信号入出力線対、CSL コラム選択線、BL,/BL ビット線対、WL ワード線、MC メモリセル、MCP メモリセル対。

Claims (3)

  1. 電気的にデータの書換えが可能な半導体記憶装置であって、各々が、行列状に配列された複数のメモリセルと、各行に対応して設けられたワード線と、各列に対応して設けられたビット線対とを含み、前記ビット線の延在する方向に配列された複数のメモリアレイブロック、
    あるメモリアレイブロックの偶数番のビット線対と、そのメモリアレイブロックの一方方向に隣接するメモリアレイブロックの奇数番のビット線対とに共通に設けられたローカル信号入出力線対、
    前記複数のメモリアレイブロックに共通に設けられたグローバル信号入出力線対、
    外部から与えられるアドレス信号に従って、前記複数のメモリアレイブロックのうちのいずれかのメモリアレイブロックと、そのメモリアレイブロックに属するいずれかのメモリセルとを選択する選択回路、
    前記選択回路によって選択されたメモリセルに対応するビット線対を対応のローカル信号入出力線対の一端に接続する接続手段、
    前記接続手段によって前記ローカル信号入出力線対の一端に接続されたビット線対が前記あるメモリアレイブロックの偶数番のビット線対であるかそのメモリアレイブロックの一方方向に隣接するメモリアレイブロックの奇数番のビット線対であるかに応じて、前記ローカル信号入出力線対の他端を逆相または正相で前記グローバル信号入出力線対の一端に接続する切換手段、および
    前記グローバル信号入出力線対の他端と外部との間でデータ信号の入出力を行なうためのデータ入出力回路を備える、半導体記憶装置。
  2. 前記複数のメモリアレイブロックの各々は8×N(Nは正の整数である)本のビット線を含み、8n+1(nは0からN−1の整数である)番と8n+3番のビット線、8n+2番と8n+4番のビット線、8n+7番と8n+5番のビット線および8n+8番と8n+6番のビット線の各々が前記ビット線対を構成する、請求項1に記載の半導体記憶装置。
  3. 前記切換手段は、
    前記アドレス信号に含まれる前記あるメモリアレイブロックを選択するためのブロック選択信号と偶数番のビット線対を選択するための列選択信号の両方が入力されたことに応じて第1の信号を出力する第1の論理回路と、
    前記第1の論理回路から前記第1の信号が出力されたことに応じて、前記ローカル信号入出力線対の他端を逆相で前記グローバル信号入出力線対の一端に接続する第1の接続手段と、
    前記アドレス信号に含まれる前記あるメモリアレイブロックの一方方向に隣接するメモリアレイブロックを選択するためのブロック選択信号と奇数番のビット線対を選択するための列選択信号の両方が入力されたことに応じて第2の信号を出力する第2の論理回路と、
    前記第2の論理回路から前記第2の信号が出力されたことに応じて、前記ローカル信号入出力線対の他端を正相で前記グローバル信号入出力線対の一端に接続する第2の接続手段とを含む、請求項1または2に記載の半導体記憶装置。
JP00193195A 1995-01-10 1995-01-10 半導体記憶装置 Expired - Lifetime JP3604753B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP00193195A JP3604753B2 (ja) 1995-01-10 1995-01-10 半導体記憶装置
US08/553,910 US5606528A (en) 1995-01-10 1995-11-06 Semiconductor memory device allowing data rewriting electrically
DE19547294A DE19547294C2 (de) 1995-01-10 1995-12-18 Halbleiterspeichervorrichtung

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP00193195A JP3604753B2 (ja) 1995-01-10 1995-01-10 半導体記憶装置

Publications (2)

Publication Number Publication Date
JPH08190786A JPH08190786A (ja) 1996-07-23
JP3604753B2 true JP3604753B2 (ja) 2004-12-22

Family

ID=11515361

Family Applications (1)

Application Number Title Priority Date Filing Date
JP00193195A Expired - Lifetime JP3604753B2 (ja) 1995-01-10 1995-01-10 半導体記憶装置

Country Status (3)

Country Link
US (1) US5606528A (ja)
JP (1) JP3604753B2 (ja)
DE (1) DE19547294C2 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100304690B1 (ko) * 1997-07-29 2001-11-02 윤종용 복합데이터테스트가간단한반도체메모리장치
JP2001143497A (ja) * 1999-11-17 2001-05-25 Hitachi Ltd 半導体記憶装置
US6795326B2 (en) * 2001-12-12 2004-09-21 Micron Technology, Inc. Flash array implementation with local and global bit lines
US6992939B2 (en) * 2004-01-26 2006-01-31 Micron Technology, Inc. Method and apparatus for identifying short circuits in an integrated circuit device
KR101097437B1 (ko) * 2009-10-12 2011-12-23 주식회사 하이닉스반도체 반도체 메모리 장치 및 이의 데이터 입출력 방법
US9502089B2 (en) 2014-09-30 2016-11-22 Everspin Technologies, Inc. Short detection and inversion

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0786425A (ja) * 1993-06-30 1995-03-31 Hitachi Ltd ダイナミック型ram
KR960006271B1 (ko) * 1993-08-14 1996-05-13 삼성전자주식회사 고속동작을 위한 입출력라인구동방식을 가지는 반도체메모리장치
JPH07130163A (ja) * 1993-11-01 1995-05-19 Matsushita Electron Corp 半導体メモリ

Also Published As

Publication number Publication date
DE19547294C2 (de) 1998-07-23
DE19547294A1 (de) 1996-07-18
JPH08190786A (ja) 1996-07-23
US5606528A (en) 1997-02-25

Similar Documents

Publication Publication Date Title
TWI761648B (zh) 半導體記憶元件以及操作半導體記憶元件的方法
US6310807B1 (en) Semiconductor integrated circuit device including tester circuit for defective memory cell replacement
US5970507A (en) Semiconductor memory device having a refresh-cycle program circuit
US5907515A (en) Semiconductor memory device
EP0884735B1 (en) Semiconductor memory device capable of multiple word-line selection and method of testing same
KR19980063307A (ko) 반도체 기억장치
US6687174B2 (en) Semiconductor memory device capable of switching output data width
KR100232336B1 (ko) 반도체 기억장치
JP3863968B2 (ja) 半導体記憶装置
JP3884976B2 (ja) 半導体記憶装置およびテスト方法
KR100257428B1 (ko) 반도체 기억장치
KR100567994B1 (ko) 스트레스 시험을 실행하는 다이나믹 메모리 디바이스
JP3604753B2 (ja) 半導体記憶装置
KR20100024588A (ko) 돈 캐어 기능을 갖는 테스트 수행회로를 가지는 반도체 메모리 장치
JP2006260735A (ja) 集積回路メモリ、集積回路メモリの動作方法、および集積回路メモリ用プリデコーダ
US6940767B2 (en) Semiconductor memory device having a plurality of signal lines for writing and reading data
JP3966718B2 (ja) 半導体記憶装置
KR100420427B1 (ko) 테스트 시간의 단축이 가능한 반도체 기억 장치
US6504744B2 (en) Semiconductor memory device with memory test circuit
JPH0821239B2 (ja) ダイナミック型半導体記憶装置およびそのテスト方法
JPH08195100A (ja) 半導体記憶装置の動作テスト方法および半導体記憶装置
JPH1173792A (ja) 半導体記憶装置
US6091651A (en) Semiconductor memory device with improved test efficiency
JP2002313099A (ja) メモリ回路及びその試験方法
JPH04370600A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20040921

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20040930

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081008

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081008

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091008

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091008

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101008

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111008

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111008

Year of fee payment: 7

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111008

Year of fee payment: 7

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111008

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121008

Year of fee payment: 8