DE19547294C2 - Halbleiterspeichervorrichtung - Google Patents

Description

Die vorliegende Erfindung betrifft Halbleiterspeichervorrich­ tungen. Speziell betrifft sie eine Halbleiterspeichervorrich­ tung, bei der elektrisches Wiedereinschreiben von Daten möglich ist.

Fig. 8 ist ein Schaltungsblockdiagramm, das einen Aufbau eines der Anmelderin bekannten dynamischen 4M-Bit Speichers mit wahl­ freiem Zugriff (im folgenden als DRAM bezeichnet) zeigt. Wie in Fig. 8 gezeigt ist, enthält der DRAM Steuersignaleingangsan­ schlüsse 50-53, eine Datensignal-Eingangs/Ausgangsanschlußgruppe 54 und eine Adressensignaleingangsanschlußgruppe 55. Der DRAM enthält weiter eine Takterzeugungsschaltung 56, einen Datenein­ gangspuffer 57, eine Datenausgangspuffer 58, einen Adressenpuf­ fer 59, einen Spaltendekoder 60, einen Vordekoder 61, einen Zei­ lendekoder 62 und ein 1M-Bit Speicherfeld 63. Vier Anordnungen des Spaltendekoders 60, des Zeilendekoders 62 und des Speicher­ feldes 63 sind entsprechend den vier Datensignal-Eingangs/Aus­ gangsanschlüssen DQ1-DQ4 vorgesehen. Die Takterzeugungsschal­ tung 56 wählt einen vorbestimmten Betriebsmodus entsprechend den über die Steuersignaleingangsanschlüsse 50 und 51 extern angelegten Signalen /CAS und /RAS aus und steuert den gesamten DRAM. Der Dateneingangspuffer 57 spricht auf ein über den Steuersignaleingangsanschluß 52 extern angelegtes Signal WE an, um Daten von der Datensignal-Eingangs/Ausgangsanschlußgruppe 54 zu dem Speicherfeld 63 über ein Paar von globalen Signalein­ gangs/-Ausgangsleitungen GIO, /GIO zur Verfügung zu stellen.

Der Datenausgangspuffer 58 spricht auf ein über den Steuersig­ naleingangsanschluß 53 extern angelegtes Signal /OE an, um von den Speicherfeld 63 ausgelesene Daten der Datensignal-Eingangs/Ausgangsanschlußgruppe 54 zur Verfügung zu stellen.

Der Adressenpuffer 59 spricht auf die über den Adressensignal­ eingangsanschlußgruppe 55 angelegte Adressensignale A0-A9 an, um Spaltenadressensignale CA0-CA9, /CA0-/CA9 dem Spaltende­ koder 60, Spaltenadreßsignale /CA0, CA0 dem Speicherfeld 63 und Zeilendadreßsignale RA0-RA9, /RA0-/RA0 dem Vordekoder 61 zur Verfügung zu stellen.

Der Spaltendekoder 60 spricht auf die Spaltenadreßsignale CA1-CA9, /CA1-/CA9 von dem Adressenpuffer 59 an, um eine der 512 Spaltenauswahlleitungen CSL0-CSL511 des Speicherfeldes 63 aus­ zuwählen.

Der Vordekoder 61 spricht auf die Zeilenadreßsignale RA0-RA9, /RA0-/RA9 von dem Adressenpuffer 59 und auf ein Aktivierungs­ signal XADE der Takterzeugungsschaltung 56 an, um vordekodierte Signale AXA0-AXA3, AXB0-AXB3, AXC0-AXC7, AXD0-AXD7 dem Zeilendekoder 62 und vordekodierte Signale AXD0-AXD7 dem Spei­ cherfeld 63 zur Verfügung zu stellen.

Wie in Fig. 9 bis 12 gezeigt ist, enthält der Vordekoder 61 vierundzwanzig AND-Gatter 61a-61x. Jedes der AND-Gatter 61a-61x enthält ein NAND-Gatter und einen Inverter, die mitein­ ander in Serie verbunden sind. Wenn zwei der Zeilenadreßsignale RA0, RA1, /RA0, /RA1 und das Aktivierungssignal XADE einen H-Pegel (logisch high bzw. hoch) erreichen, wird eins der vor­ dekodierten Signale AXA0- AXA3 in einen H-Pegel der Aktivie­ rung gebracht. Wenn zwei der Zeilenadreßsignale RA2, RA3, /RA2, /RA3 einen H-Pegel erreichen, wird eins der vordekodierten Sig­ nale AXB0-AXB3 einen H-Pegel der Aktivierung erreichen. Wenn drei der Zeilenadreßsignale RA4, RA5, RA6, /RA4, /RA5, /RA6 einen H-Pegel erreichen, wird eins der vordekodierten Signale AXC0-AXC7 einen H-Pegel der Aktivierung erreichen. Wenn drei der Zeilenadreßsignale RA7, RA8, RA9, /RA7, /RA8, /RA9 einen H-Pegel erreichen, wird eins der vordekodierten Signale AXD0-AXD7 einen H-Pegel der Aktivierung erreichen.

Der Zeilendekoder 62 spricht auf die vordekodierten Signale AXA0-AXA3, AXB0-AXB3, AXC0-AXC7, AXD0-AXD7 des Vorde­ koders 61 an, um eine der 1024 Wortleitungen WL0-WL1023 des Speicherfeldes 63 auszuwählen.

Das Speicherfeld 63 spricht auf die Spaltenadreßsignale CA0, /CA0 von dem Adressenpuffer 59, auf die vordekodierten Signale AXD0-AXD7 von dem Vordekoder 61 und auf die Signale S0, /IOEQ von der Takterzeugungsschaltung 56 an, um eine von dem Spalten- und dem Zeilendekoder 60 und 62 ausgewählte Speicherzelle mit dem Paar von globalen Signaleingangs/Ausgangsleitungen GIO, /GIO zu verbinden.

Fig. 13 zeigt ein Chip-Layout des DRAMs von Fig. 8. Wie in Fig. 13 gezeigt ist, sind die vier Speicherfelder 63 in den vier Ecken eines rechteckigen Chips angeordnet. Die vier Zeilendeko­ der 62 sind entlang der langen Seiten der vier Speicherfelder 63 angeordnet. Die vier Spaltendekoder 60 sind entlang den kurzen Seiten der vier Speicherfelder 63 angeordnet. Die in Fig. 8 gezeigte Takterzeugungsschaltung 56 ist in einem peri­ pheren Schaltungsbereich 64 in dem zentralen Abschnitt des Chips angeordnet.

Fig. 14 ist ein Schaltungsblockdiagramm, das einen Aufbau des in Fig. 8 und 13 gezeigten Speicherfeldes 63 zeigt. Wie in Fig. 14 gezeigt ist, enthält das Speicherfeld 63 neun Leseverstärker­ bereiche SA0-SA8, acht dazwischen angeordnete Speicherfeldbe­ reiche MA0-MA7 und ein Paar von globalen Signaleingangs/aus­ gangsleitungen GIO, /GIO, die so angeordnet sind, daß sie die Leseverstärkerbereiche SA0-SA8 und die Speicherfeldbereiche MA0-MA7 durchlaufen.

Es sind jeweils acht Speicherfeldblöcke MK in den Speicherfeld­ bereichen MA0, MA2, MA4 und MA6 vorgesehen. Es sind jeweils acht Speicherfeldblöcke /MK in den Speicherfeldbereichen MA1, MA3, MA5 und MA7 vorgesehen.

Fig. 15 ist ein Schaltungsblockdiagramm des Speicherfeldblocks MK von Fig. 14, wobei ein Abschnitt davon weggelassen ist. Wie in Fig. 15 gezeigt ist, enthält der Speicherfeldblock MK des Typs der abwechselnd variablen Zellanordnung einhundertachtund­ zwanzig Wortleitungen WL0-WL127, zweihundertsechsundfünfzig Bitleitungen BL0, /BL0-/BL63, BL63; BL0', /BL0'-/BL63', BL63' und ein Speicherzellenpaar MCP, das in einem vorbestimmten Intervall bei der Kreuzung von zwei Wortleitungen WL und einer Bitleitung BL angeordnet ist.

Wie in Fig. 16 gezeigt ist, enthält das Speicherzellenpaar MCP eine Speicherzelle MC, die mit einer der zwei Wortleitungen WL und der Bitleitung BL verbunden ist, und eine Speicherzelle MC, die mit der anderen Wortleitung WL und der Bitleitung BL ver­ bunden ist. Die Speicherzelle MC enthält einen Transistor Q für den Zugriff und einen Kondensator C zum Speichern von Informa­ tionen.

Die (8n + 1)te (n ist eine ganze Zahl von 0-31) und die (8n + 3)te Bitleitung, die (8n + 2)te und die (8n + 4)te Bitleitung, die (8n + 7)te und die (8n + 5)te Bitleitung und die (8n + 8)te und die (8n + 6)te Bitleitung bilden jeweils ein Bitleitungspaar.

Das Speicherzellenpaar MCP ist bei der Kreuzung der ersten Bit­ leitung BL0 und der (4m + 1)te (m ist eine ganze Zahl von 0-31) und der (4m + 2)te Wortleitung WL0, WL1; ... angeordnet. Das Speicherzellenpaar MCP ist bei der Kreuzung der zweiten Bitlei­ tung BL0' und der (4m + 2)te und der (4m + 3)te Wortleitung WL1, WL2, ... angeordnet. Das Speicherzellenpaar MCP ist bei der Kreuzung der dritten Begleitung /BL0 und der (4m + 3)te und der (4m + 4)te Wortleitung WL2, WL3; ... angeordnet. Ein Speicher­ zellenpaar MCP ist bei der Kreuzung der vierten Bitleitung /BL0' und der (4m + 1)te und der (4m + 4)te Wortleitung WL0 und WL3, ... angeordnet. Bei demselben Intervall bzw. Zwischenraum ist ein Speicherzellenpaar MCP bei der Kreuzung einer Bitlei­ tung BL und zweier Wortleitungen WL angeordnet.

Die Bitleitungen BL, /BL der ungeraden Zahlenordnung sind mit einem Feldauswahlgatter SAG verbunden, das in dem oberen Ende des Speicherfeldblockes MK angeordnet ist. Die Bitleitungen BL', /BL' der geraden Zahlenordnung sind mit einem Feldauswahl­ gatter SAG' verbunden, das im unteren Ende des Speicherfeld­ blockes MK angeordnet ist. Die Feldauswahlgatter SAG und SAG' sind jeweils durch die Feldauswahlsignale SA1 und SA1' ge­ steuert. Im normalen Zustand (in einem Stand-by Zustand) sind die Feldauswahlgatter SAG und SAG' geschlossen. Wenn der Speicherfeldblock MK ausgewählt ist, ist das Feldauswahlgatter SAG oder SAG' des Speicherfeldblocks /MK der benachbart zu dem Speicherfeldblock MK in der Richtung ist, in die sich die Bit­ leitung erstreckt, geöffnet.

Es ist anzumerken, daß Ersatzwortleitungen DWL0, DWL1 und Er­ satzbitleitungen DBL0, DBL1 zum Zweck der Verbesserung der Aus­ beute während der Herstellung vorgesehen sind und nicht beim Schreiben oder Lesen von Daten verwendet werden.

Wie in Fig. 17 gezeigt ist, bildet der Speicherfeldblock /MK eine Spiegelung des Speicherfeldblocks MK von Fig. 15.

Jede der Leseverstärkerbereiche SA0-SA8 enthält acht Lesever­ stärkerblöcke SK, ein Paar von lokalen Signaleingangs/Ausgangs­ leitungen LIO, /LIO, die überlicherweise durch die acht Lese­ verstärkerblöcke SK gemeinsam benutzt werden, eine Lesever­ stärkerblocksteuerschaltung 71, eine IO Leitungssteuerschaltung 72 oder 72' und eine Speicherfeldsteuerschaltung 73.

Der Leseverstärkerblock SK des Leseverstärkerbereichs SA0 ist mit dem ungeraden nummerierten Paar von Bitleitungen BLP des Speicherfeldblocks MK in dem Speicherfeldbereich MA0 verbunden. Der Leseverstärkerblock SK des Leseverstärkerbereichs SA1 ist mit dem Bitleitungspaar BLP' der geraden Nummernordnung des Speicherfeldblocks MK des Speicherfeldbereichs MA0 und des Speicherfeldblocks /MK des Speicherfeldbereichs MA1 verbunden. Der Leseverstärkerblock SK des Leseverstärkerbereichs SA2 ist mit dem Bitleitungspaar BLP der ungeraden Nummernordnung des Speicherfeldblocks /MK des Speicherfeldbereichs MA1 und des Speicherfeldblocks MK des Speicherfeldbereichs MA2 verbunden. Alle Leseverstärkerblöcke SK sind in einer ähnlichen Art und Weise verbunden.

Wie in Fig. 18 gezeigt ist, enthält der Leseverstärkerblock SK, der den Spaltenauswahlleitungen CSL0-CSL63 des Leseverstärker­ bereichs SA1 entspricht, vierundsechzig Bitleitungssteuerschal­ tungen 74.0-74.63 und eine IO Leitungsvorladeschaltung 75. Jede der Bitleitungssteuerschaltungen 74.0-74.63 wird üblicher­ weise jeweils gemeinsam durch die gerade nummerierten Bitlei­ tungspaare BL0', /BL0'; /BL1', BL1'; ...; /BL63', BL63' des Speicherfeldblocks MK des Speicherfeldbereichs MA0 und des Spei­ cherfeldblocks /MK des Speicherfeldbereichs MA1 benutzt. Die Bitleitungssteuerschaltungen 74.0-74.63 sind jeweils mit den Spaltenauswahlleitungen CSL0-CSL63 verbunden. Alle Lesever­ stärkerblöcke SK, die den anderen Spaltenauwahlleitungen CSL64-CSL127; ...; CSL448- CSL511 entsprechen, sind in einer ähn­ lichen Art verbunden.

Wie in Fig. 19 gezeigt ist, enthält die Bitleitungssteuerschal­ tung 74.0 einen N-Kanalleseverstärker 80, einen P-Kanallesever­ stärker 81, eine Bitleitungsausgleichsschaltung 82 und ein Spaltenauswahlgatter 83.

Der N-Kanalleseverstärker 80 enthält eine N-Kanal MOS Transistor 86, der zwischen den Knoten 84 und S2N angeschlossen ist, einen N-Kanal MOS Transistor 87, der zwischen Knoten 85 und S2N ange­ schlossen ist, und einen N-Kanal MOS Transistor 88, der zwischen einem Knoten S2N und der Massenpotentialleitung 102 angeschlos­ sen ist. Die Gates der N-Kanal MOS Transistoren 86 und 87 sind jeweils mit den Knoten 85 und 84 verbunden. Das Gate des N-Kanal MOS Transistors 88 empfängt ein Aktivierungssignal S0N.

Der P-Kanalleseverstärker 81 enthält einen P-Kanal MOS Transis­ tor 89, der zwischen Knoten 84 und S2P angeschlossen ist, einen P-Kanal MOS Transistor 90, der zwischen Knoten 85 und S2P ange­ schlossen ist, und einen P-Kanal MOS Transistor 91, der zwischen einem Knoten S2P und einer Spannungsversorgungspotentialleitung 100 angeschlossen ist. Die Gates der P-Kanal MOS Transistoren 89 und 90 sind jeweils mit den Knoten 85 und 84 verbunden. Das Gate des P-Kanal MOS Transistors 91 empfängt ein Aktivierungs­ signal /S0P.

Die Bitleitungsausgleichsschaltung 82 enthält einen N-Kanal MOS Transistor 92, der zwischen einem Knoten 84 und einer Vorlade­ potentialleitung 101 angeschlossen ist, einen N-Kanal MOS Tran­ sistor 93, der zwischen einem Knoten 85 und einer Vorladepoten­ tialleitung 101 angeschlossen ist, und einen N-Kanal MOS Tran­ sistor 94, der zwischen den Knoten 84 und 85 angeschlossen ist. Die Gatter der N-Kanal MOS Transistoren 92-94 empfangen ein Bitleitungsausgleichssignal BLEQ. Ein Vorladepotential VBL (=Vcc/2) wird angelegt, um die Potentialleitung 101 vorzuladen.

Das Spaltenauswahlgatter 83 enthält N-Kanal MOS Transistoren 95 und 96. Der N-Kanal MOS Transistor 95 ist zwischen dem Knoten 84 und einer lokalen Signaleingangs/Ausgangsleitung LIO1 ange­ schlossen. Der N-Kanal MOS Transistor 96 ist zwischen dem Knoten 85 und einer lokalen Signaleingangs/Ausgangsleitung /LIO1 angeschlossen. Die Gates der N-Kanal MOS Transistoren 95 und 96 sind mit der Spaltenauswahlleitung CSL0 verbunden.

Der Knoten 84 ist mit der Bitleitung BL0' der Speicherfeldbe­ reiche MA0 und MA1 verbunden. Der Knoten 85 ist mit der Bit­ leitung /BL0' der Speicherfeldbereiche MA0 und MA1 verbunden. Die anderen ungerade nummerierten Bitleitungssteuerschaltungen 74.0, 74.2, ..., 74.62 sind in einer ähnlichen Weise verbunden.

Fig. 20 ist ein Schaltungsdiagramm, das einen Aufbau einer Bit­ leitungssteuerschaltung 74.1 zeigt. Der Schaltungsaufbau der Bitleitungssteuerschaltung 74.1 ist ähnlich zu der der Bitlei­ tungssteuerschaltung 74.0 von Fig. 19 vorgesehen, außer das die Verbindung des Spaltenauswahlgatters 83 und der Knoten 84 und 85 sich unterscheidet. Genauer ist der N-Kanal MOS Transistor 95 des Spaltenauswahlgatters 83 zwischen dem Knoten 84 und der lokalen Signaleingangs/Ausgangsleitung /LIO1 verbunden. Der N- Kanal MOS Transistor 96 ist zwischen dem Knoten 85 und der lokalen Signaleingangs/Ausgangsleitung LIO1 verbunden. Die Gates der N-Kanal MOS Transistoren 95 und 96 sind mit der Spal­ tenauswahlleitung CSL1 verbunden. Der Knoten 84 ist mit der Bitleitung /BL1' der Speicherfeldbereiche MA0 und MA1 verbun­ den. Der Knoten 85 ist mit der Bitleitung BL1' der Speicher­ feldbereiche MA0 und MA1 verbunden. Die anderen geraden numme­ rierten Leitungssteuerschaltungen 74.1, 74.3, ..., 74.63 sind in einer ähnlichen Art angeschlossen.

Die IO Leitungsvorladeschaltung 75 enthält N-Kanal MOS Transis­ toren 76 und 77, die zwischen dem Knoten S2N des N-Kanal Lese­ verstärkers 80 von jeder Bitleitungssteuerschaltung 74.0-74.63 und einer lokale Signaleingangs/Ausgangsleitung LIO1 in Serie verbunden sind, und einen P-Kanal MOS Transistor 78 und einen N-Kanal MOS Transistor 79, die in Serie zwischen dem Knoten S2P des P-Kanal Leseverstärkers 81 von jeder der Bitleitungssteuer­ schaltungen 74.0-74.63 und einer lokale Signaleingangs/Aus­ gangsleitung LIO1 verbunden sind. Die Gates der N-Kanal MOS Transistoren 76, 77 und 79 empfangen das Bitleitungsausgleichs­ signal BLEQ. Das Gate des P-Kanal MOS Transistors 78 empfängt ein Signal /BLEQ, das ein invertiertes Signal des Bitleitungs­ ausgleichssignals ist. Der Knoten der MOS Transistoren 76 und 77 und der Knoten der MOS Transistoren 78 und 79 sind beide mit der Vorladepotentialleitung 101 verbunden.

Fig. 21 ist ein Schaltungsdiagramm, das einen Aufbau einer Leseverstärkerblocksteuerschaltung 71 in dem Leseverstärkerbe­ reich SA1 zeigt. Wie in Fig. 21 gezeigt ist, enthält die Lese­ verstärkerblocksteuerschaltung 71 ein NOR Gatter 100, NAND Gatter 101 und 102 und Inverter 103-111. Das NOR Gatter 100 empfängt vordekodierte Signale AXD0 und AXD1. Ein Eingabeknoten von jedem der NAND Gatter 101 und 102 empfängt das Leseverstär­ keraktivierungssignal S0.

Die Ausgabe des NOR Gatters 100 wird durch den Inverter 103, das NOR Gatter 101 und die Inverter 104-106 verzögert, um zu einem Signal S0N zu führen. Das Signal S0N wird weiter verzögert durch das NAND Gatter 102 und die Inverter 107 und 108, um zu einem Signal /S0P zu führen. Die Ausgabe des NOR Gatters 100 wird auch durch die Inverter 109 und 110 verzögert, um zu einem Signal BLEQ zu führen. Die Ausgabe des NOR Gatters 100 wird durch den Inverter 111 verzögert, um zu einem Signal /BLEQ zu führen. Die Signale S0N, /S0B, BLEQ, /BLEQ werden jedem Lesever­ stärkerblock SK des Leseverstärkerbereichs SA1 zur Verfügung ge­ stellt, wenn eines der beiden vordekodierten Signale AXD0 oder AXD1 und das Leseverstärkeraktivierungssignal S0 beide einem H-Pegel der Aktivierung erreichen.

Die vordekodierten Signale AXD0 und AXD1 zeigen an, daß jeweils die Speicherfeldbereiche MA0 und MA1 ausgewählt sind. Da der Leseverstärkerbereich SA1 durch die Speicherfeldbereiche MA0 und MA1 gemeinsam genützt wird, wird der Leseverstärkerblock SK aktiviert, wenn einer der Speicherfeldbereiche MA0 und MA1 aus­ gewählt ist und das Leseverstärkeraktivierungssignal S0 einen H-Pegel der Aktivierung erreicht.

Die Leseverstärkerblocksteuerschaltung 71 der anderen Lesever­ stärkerbereiche SA0, SA2-SA8 werden in einer ähnlichen Weise zur Verfügung gestellt. Der einzige Unterschied besteht darin, daß die Leseverstärkerblocksteuerschaltung 71 des Leseverstär­ kerblockes SA0 Signale S0N, /S0P, BLEQ und /BLEQ in Reaktion auf die zu einem H-Pegel der Aktivierung getriebenen Signale AXD0 und S0 zur Verfügung stellt. Weiterhin stellt die Leseverstär­ kerblockschaltung 71 des Leseverstärkerbereichs SA8 Signale S0N, /S0P, BLEQ, /BLEQ in Reaktion auf die Signale AXD7 und S0, die einen H-Pegel der Aktivierung erreichen, zur Verfügung.

Fig. 22 ist ein Schaltungsdiagramm, das einen Aufbau einer IO Leitungssteuerschaltung 72' des Leseverstärkerbereichs SA1 zeigt. Wie in Fig. 22 gezeigt ist, enthält die IO Leitungs­ steuerschaltung 72' NOR-Gatter 112 und 113, N-Kanal MOS Tran­ sistoren 114 und 115, Übertragungsgatter 116 und 118 und Inver­ ter 117 und 118. Der N-Kanal MOS Transistor 114 ist zwischen einem Ende der lokalen Signaleingabe/Ausgabeleitung /LIO1 und einem Ende der globalen Signaleingabe/Ausgabeleitung GIO ange­ schlossen. Der N-Kanal MOS Transistor 115 ist zwischen einem Ende der lokalen Signaleingabe/Ausgabeleitung LIO1 und einem Ende der globalen Signaleingabe/Ausgabeleitung /GIO ange­ schlossen. Genauer sind das Paar der lokalen Signaleingabe/Aus­ gabeleitungen LIO1, /LIO1 und das Paar der globalen Signalein­ gabe/Ausgabeleitung GIO, /GIO in einer entgegengesetzten Phase Über die N-Kanal MOS Transistoren 114 und 115 angeschlossen. Der Grund einer solchen Verbindung wird im folgenden im Detaill beschrieben.

Das NOR-Gatter 112 empfängt vordekodierte Signale AXD0 und AXD1. Das NOR-Gatter 113 empfängt eine Ausgabe des NOR-Gatters 112 und das Spaltenadressensignal CA0. Die Ausgabe des NOR- Gatters 113 wird den Gates der N-Kanal MOS Transistoren 114 und 115 zur Verfügung gestellt.

Das Übertragungsgatter 116 ist zwischen dem Paar der lokalen Signaleingangs/Ausgangsleitungen LIO1 und /LIO1 angeschlossen. Das Signal /IOEQ wird an ein Gate 116a der P-Kanal MOS-Transis­ torseite des Übertragungsgatters 116 und auch an ein Gate 116b der N-Kanal MOS Transistorseite des Übertragungsgatters 116 über einen Inverter 117 angelegt.

Das Übertragungsgatter 118 ist zwischen dem Paar von globalen Signaleingabe/Ausgabeleitungen GIO und /GIO verbunden. Ein Signal /IOEQ wird an ein Gate 118a der P-Kanal MOS Transistor­ seite des Übertragungsgatters 118 und auch an ein Gate 118b der N-Kanal MOS Transistorseite des Übertragungsgatters 118 über einen Inverter 119 angelegt.

Die vordekodierten Signale AXD0 und AXD1 sind jeweils Signale zum Auswählen der Speicherfeldbereiche MA0 und MA1. Ein Spalten­ adressensignal GA0 wählt ein ungerades nummeriertes Bitleitungs­ paar BLP aus. Der Grund dafür, daß die N-Kanal MOS Transistoren 114 und 115 in einen leitenden Zustand geführt werden, wenn eines der vordekodierten Signale AXD0 und AXD1 einen H-Pegel der Aktivierung erreicht und das Spaltenadressensignal CA0 einen L-Pegel der Inaktivierung erreichen, liegt darin, daß das Paar von lokalen Signaleingangs/Ausgangsleitungen LIO1 und /LIO1 von den gerade nummerierten Bitleitungspaaren BLP' des Speicher­ feldbereiches MA0 und den ungerade nummerierten Bitleitungspaar BLP' des Speicherfeldbereiches MA1 gemeinsam benützt werden.

Dasselbe gilt für die Leseverstärkerblocksteuerschaltung 72' der Leseverstärkerbereiche SA3, SA5 und SA7.

Fig. 23 ist ein Schaltungsdiagramm, das einen Aufbau der IO Leitungssteuerschaltung 72 des Leseverstärkerbereichs SA2 zeigt. Wie in Fig. 23 gezeigt ist, unterscheidet sich die IO Leitungssteuerschaltung 72 von der IO Leitungssteuerschaltung 72' von Fig. 22 darin, daß ein N-Kanal MOS-Transistor 114 zwischen einem Ende der lokalen Signaleingangs/Ausgangsleitung LIO2 und einem Ende der globalen Signaleingangs/Ausgangsleitung GIO verbunden ist und das ein N-Kanal MOS Transistor 115 zwischen einem Ende der lokalen Signaleingangs/Ausgangsleitung /LIO2 und einem Ende der globalen Signaleingangs/Ausgangslei­ tung /GIO verbunden ist und daß das Paar der lokalen Signalein­ gangs/Ausgangsleitung LIO2, /LIO2 und das Paar der globalen Signaleingangs/Ausgangsleitungen GIO, /GIO2 in einer positiven Phase verbunden sind.

Weiterhin empfängt das NOR-Gatter 112 die vordekodierten Signale AXD1 und AXD2. Das NOR-Gatter 113 empfängt eine Ausgabe des NOR-Gatters 112 und ein Spaltenadressensignal /CA0.

Die vordekodierten Signale AXD1 und AXD2 dienen jeweils dazu, die Speicherfeldbereiche MA1 und MA2 auszuwählen. Das Spalten­ adreßsignal /CA0 dient zum Auswählen eines ungerade nummerierten Bitleitungspaares BLP. Die N-Kanal MOS Transistoren 114 und 115 werden in den leitenden Zustand übergeführt, wenn eines der vordekodierten Signale AXD1 und AXD2 einen H-Pegel der Aktivie­ rung erreicht und das Spaltenadressensignal /CA0 einen L-Pegel der Inaktivierung erreicht. Dies ist deshalb, da das Paar der lokalen Signaleingangs/Ausgangsleitungen LIO1 und /LIO2 von dem ungerade nummerierten Bitleitungspaar BLP des Speicherfeldbe­ reiches MA1 und dem ungerade nummerierten Bitleitungspaar BLP des Speicherfeldbereiches MA2 gemeinsam verwendet werden.

Das gleiche gilt für die IO Leitungssteuerschaltung 72 der Leseverstärkerbereiche SA0, SA4, SA6 und SA8. Es ist jedoch zu bemerken, daß die IO Leitungssteuerschaltung 72 des Lesever­ stärkerbereichs SA0 durch die Signale AXD0 und /CA0 aktiviert wird, und daß die IO Leitungssteuerschaltung 72 des Lesever­ stärkerbereichs SA8 durch die Signale AXD7 und /CA0 aktiviert wird.

Fig. 24 ist ein Schaltungsdiagramm, das einen Aufbau einer Speicherfeldblocksteuerschaltung 73 des Leseverstärkerbereichs SA1 zeigt. Wie in Fig. 24 gezeigt ist, enthält die Speicher­ feldblocksteuerschaltung 73 Inverter 120-125. Das vordeko­ dierte Signal AXD0 wird durch die Inverter 120-122 verzögert und invertiert, um ein Feldauswahlsignal SA1' zu erhalten. Das vordekodierte Signal AXD2 wird durch die Inverter 123-125 verzögert und invertiert, um ein Feldauswahlsignal S1 zu er­ halten. Die Feldauswahlsignale S1' und S1 werden den Feldaus­ wahlgattern SA1' und SA1 des Speicherfeldblocks /MK des Spei­ cherfeldbereiches MA1 zur Verfügung gestellt.

Genauer werden, wenn ein vordekodiertes Signal AXD1 einen H- Pegel der Aktivierung erreicht, um einen Speicherfeldblock /MK des Speicherfeldbereiches MA1 auszuwählen, daß Feldauswahl­ gatter SAG' des Speicherfeldblocks MK des Speicherfeldbereiches MA0 und das Feldauswahlgatter SAG des Speicherfeldblocks K des Speicherfeldbereiches MA2 abgeschaltet. Dann werden der Spei­ cherfeldblock MK der Speicherfeldbereiche MA0 und MA2 und der Leseverstärkerblock SK der Leseverstärkerbereiche SA1 und SA2 abgeschaltet.

Wenn das vordekodierte Signal AXD2 einen H-Pegel der Aktivie­ rung erreicht, um einen Speicherfeldblock MK des Speicherfeld­ bereiches MA2 auszuwählen, werden das Feldauswahlgatter SAG des Speicherfeldblocks /MK des Speicherfeldbereichs MA1 und das Feldauswahlgatter SAG' des Speicherfeldblocks /MK des Speicher­ feldbereichs MA3 abgeschaltet. Dann sind der Speicherfeldblock /MK der Speicherfeldbereiche MA1 und MA3 und der Leseverstär­ kerblock SA der Leseverstärkerbereiche SA2 und SA3 abgeschaltet.

Das gleiche gilt für die Speicherfeldblocksteuerschaltung 73 der anderen Leseverstärkerbereiche SA0 und SA2-SA7, vorausge­ setzt daß die Speicherfeldblocksteuerschaltung 73 des Lesever­ stärkers SA0 das Feldauswahlgatter SAG' des Speicherfeldblocks MK des Speicherfeldbereiches MA0 nur dann abschaltet, wenn der Speicherfeldblock /MK des Speicherfeldbereiches MA1 ausgewählt ist. Auch schaltet die Speicherfeldblocksteuerschaltung 73 des Speicherfeldbereiches SA7 das Feldauswahlgatter SAG' des Spei­ cherfeldblocks /MK des Speicherfeldbereichs MA7 nur dann aus, wenn der Speicherfeldblock MK des Speicherfeldbereiches MA6 ausgewählt ist. Das Feldauswahlgatter SAG des Speicherfeld­ blocks MK des Speicherfeldbereiches MA0 und des Speicherfeld­ blocks /MK des Speicherfeldbereichs MA7 sind immer leitend.

Fig. 25 ist eine Zeitablaufsdarstellung (Timing-Darstellung) zum Beschreiben des Betriebs des DRAMs von Fig. 8-24. Im folgenden wird ein Auslesebetrieb dieses DRAMs mit Bezug zu Fig. 8-25 beschrieben.

Wenn ein an den Steuersignaleingangsanschluß 51 angelegtes Sig­ nal /RAS einen L-Pegel der Aktivierung erreicht, bringt die Takterzeugungsschaltung 56 denn Adressenpuffer 59 in einen ak­ tiven Zustand. Der Adressenpuffer 59 empfängt Adressensignale A0-A9 von der Adressensignaleingangsanschlußgruppe 55, um Zei­ lenadreßsignale RA0-RA9, /RA0-/RA9 dem Vordekoder 61 zur Verfügung zu stellen.

Dann reagiert der Vordekoder 61 auf das Aktivierungssignal XADE der Takterzeugungsschaltung 56, um vordekodierte Signale AXA0-AXA3, AXB0-AXB3, AXC0-AXC7 und AXD0-AXD7 dem Zeilendekoder und vordekodierte Signale AXD0-AXD7 dem Speicherfeld 63 zur Verfügung zu stellen.

Hier dienen die vordekodierten Signale AXA0-AXA3, AXB0-AXB3, AXC0-AXC7 und AXD0-AXD7 zur Festlegung der Wort­ leitung WL 128 in dem Speicherfeldbereich MA1 des Speicherfeldes 63. Wenn das vordekodierte Signal AXD1 einen H-Pegel der Akti­ vierung erericht, werden Bitleitungsausgleichssignale BLEQ, /BLEQ, die Ausgaben der Leseverstärkerblocksteuerschaltung 71 des Leseverstärkerbereichs SA1 und SA2 sind, jeweils in einen L-Pegel und einen H-Pegel gebracht. Als ein Ergebnis werden die Transistoren 92-94 der Bitleitungsausgleichsschaltung 82 in dem Leseverstärkerblock SK des Leseverstärkerbereichs SA1 und SA2 und die Transistoren 76-79 der IO Leitungsvorladeschaltung 75 abgeschaltet, womit Daten zu der Bitleitung ausgelesen werden können.

In Reaktion auf das vordekodierte Signal AXD1, das einen H-Pegel der Aktivierung erreicht, wird das Feldauswahlsignal S1', das eine Ausgabe der Speicherfeldblocksteuerschaltung 73 des Leseverstärkerbereichs SA0 ist, in einen L-Pegel gedrückt, womit der Speicherfeldblock MK des Speicherfeldbereiches MA0 und der Leseverstärkerblock SK des Leseverstärkerbereiches SA1 abgeschaltet werden, und ein Feldauswahlsignal S1, das eine Ausgabe der Speicherfeldblocksteuerschaltung 73 des Lesever­ stärkerbereichs SA2 ist, erreicht einen L-Pegel, womit der Speicherblock MK des Speicherfeldbereiches MA2 und der Lesever­ stärkerblock SK des Leseverstärkerbereichs SA2 abgeschaltet werden.

Auch reagiert der Zeilendekoder 62 in Reaktion auf die vordeko­ dierten Signale AXA0-AXA3, AXB0-AXB3, AXC0-AXC7 und AXD0-AXD7 so, daß die entsprechende Wortleitung WL 128 zu dem aus­ gewählten Zustand eines H-Pegels angehoben wird. Das Anheben der Wortleitung WL 128 zu einem H-Pegel bringt die Transistoren Q von allen Speicherzellen MC, die mit der Wortleitung WL 128 verbunden sind, zum Leiten, wodurch das Potential der Bitlei­ tungen BL, /BL, und BL', /BL' etwas variiert entsprechend dem in dem Kondensator C gespeicherten Potential.

Wenn dann das Leseverstärkeraktivierungssignal S0 der Takter­ zeugungsschaltung 56 einen H-Pegel der Aktivierung erreicht, werden die Signale S0N, /S0P die von der Leseverstärkerblock­ steuerschaltung 71 des Leseverstärkerbereichs SA1 und SA2 aus­ gegeben werden, jeweils einen H-Pegel und einen L-Pegel er­ reichen.

Der N-Kanalleseverstärker 80 und der P-Kanalleseverstärker 81 werden in Reaktion auf die Signale S0N und /S0P, die jeweils einen H-Pegel und einen L-Pegel erreichen, aktiviert, womit das Potential von allen Bitleitungen in den Speicherfeldblöcken /MK des Speicherfeldbereiches MA1 verstärkt wird, um einen H-Pegel oder einen L-Pegel entsprechend der in der Speicherzelle ge­ speicherten Information zu erreichen.

Dann empfängt der Adressenpuffer 59 die Adressensignale A0-A9 von der Adressensignaleingangsanschlußgruppe 55, wodurch die Spaltenadressensignale CA0-CA9, /CA0-/CA9 an den Spalten­ dekoder 60 und die Spaltenadreßsignale CA0, /CA0 an das Spei­ cherfeld 63 angelegt werden.

Unter der Annahme, daß die Spaltenadressensignale CA0-CA9, /CA0-/CA9 das zweite Paar der Bitleitungen BL0', /BL0' des Speicherfeldbereiches MA1 auswählen und daß das Spaltenadressen­ signal CA0 einen L-Pegel erreicht, werden die N-Kanal MOS Tran­ sistoren 114 und 115 der IO Leitungssteuerschaltung 72' des Leseverstärkerbereiches SA1 in den leitenden Zustand gebracht. Hier ereicht das IO Leitungsausgleichssignal /IOEQ, das von der Takterzeugungsschaltung 56 ausgegeben wird, einen H-Pegel der Inaktivierung, womit die Übertragungsgatter 116 und 118 abge­ schaltet werden.

Dann reagiert zur gleichen Zeit der Spaltendekoder 16 auf die Spaltenadreßsignale CA1-CA9, /CA1-/CA9 so, daß die ent­ sprechende Spaltenauswahlleitung CSL0 in den ausgewählten Zu­ stand eines H-Pegels angehoben wird. Obwohl das Spaltenauswahl­ signal CSL0, das einen H-Pegel erreicht, das erste Bitleitungs­ paar BL0, /BL0 und das zweite Bitleitungspaar BL0', /BL0' der Speicherfeldbereiche MA0-MA7 dazu bringt mit den entsprechen­ den Paaren von Spaltensignaleingangs/Ausgangsleitungen LIO, /LIO verbunden zu werden, wird nur das zweite Paar von Bitlei­ tungen BL0', /BL0' des Speicherfeldbereiches MA1 angeschlossen.

Der Datenausgabepuffer 58 erhält die Daten des Paares der glo­ balen Signaleingangs/Ausgangsleitungen GIO, /GIO und reagiert auf das Ausgabefreigabesignal /OE, das an den Steuersignalein­ gangsanschluß 53 angelegt ist und einen L-Pegel der Aktivierung erreicht, wodurch die gehaltenen Daten bzw. der gehaltene Wert einem entsprechenden Eingabe/Ausgabeanschluß zur Verfügung ge­ stellt wird (z. B. DQ1).

Im folgenden wird das BI(Burn-Einbrenn-)Testen das bei jedem Chip vor dem Versenden von einem solch großen DRAM-Chip durch­ geführt wird, beschrieben.

Beim BI Testen wird jeder Chip unter Bedingungen betrieben, die schwieriger bzw. härter sind als in einem normalen Zustand. Ge­ nauer wird jeder Chip bei einer Schreibspannung Vt (<Vcc), die größer ist als die im normalen Zustand, in einer Hochtemperatur­ umgebung betrieben. Chips die einen Fehler aufweisen, werden entfernt. Somit werden Chips entfernt, die beim normalen Testen unter allgemeinen Bedingungen vor dem Versenden nicht ausfallen aber die kurze Zeit nach dem Versenden ausfallen. Die Chips, die einen Fehler aufweisen, werden im Detail untersucht, um die Daten davon zu verwenden die Chipausbeute zu verbessern.

Die meisten der Testvorrichtungen, die solch einen BI-Test auto­ matisch durchführen, sind so aufgebaut, daß nur die gleichen Daten in alle der Adressen des DRAMs-Chips eingeschrieben werden, um Kosten zu reduzieren. Wenn eine solche Testvorrich­ tung verwendet wird, werden die folgenden Schwierigkeiten damit verbunden sein, es sei denn, daß das Paar von lokalen Signal­ eingangs/Ausgangsleitungen LIO1, /LIO1; ...; LIO7, /LIO7 mit dem Paar der globalen Signaleingangs/Ausgangsleitungen GIO, /GIO in einer entgegengesetzten Phase verbunden sind.

Fig. 26 zeigt schematisch ein Speicherfeld 63' eines DRAMs, bei dem alle Paare von lokalen Signaleingangs/Ausgangsleitungen LIO, /LIO mit dem Paar der globalen Signaleingangs/Ausgangslei­ tung GIO, /GIO in der gleichen Phase verbunden sind.

Fig. 26 zeigt einen Zustand, bei dem die IO Leitungssteuerschal­ tung 72 des Leseverstärkerbereichs SA1 in einen leitenden Zu­ stand gebracht wird, um das gerade nummerierte Bitleitungspaar BL0', /BL0'; /BL1, BL1'; ... des Speicherfeldblocks /MK des Speicherfeldbereiches MAI dazu zu bringen, nacheinander mit dem Paar der lokalen Signaleingangs/Ausgangsleitungen LIO1, /LIO1 verbunden zu werden, um in den eingeschriebenen Zustand des Wertes "1" zu gelangen. Dann wird die IO-Leitungssteuerschal­ tung 72 des Leseverstärkerbereiches SA2 in einen leitenden Zu­ stand gebracht, um die ungerade nummerierten Bitleitungspaare BL0, /BL0; /BL1', BL1; ... des Speicherfeldblockes MK des Spei­ cherfeldbereiches MAI dazu zu bringen, nacheinander mit dem Paar von lokalen Signaleingangs/Ausgangsleitungen LIO2, /LIO2 verbun­ den zu werden, um in den Zustand des eingeschriebenen Wertes "1" zu gelangen. Hier ist das Potential der globalen Signaleingangs/Ausgangsleitungen GIO, /GIO jeweils Vt und 0.

Wenn ein Wert des Speicherfeldblocks /MK des Speicherfeldbe­ reiches MAI ausgelesen werden soll, werden alle Leseverstärker 80 und 81 der Leseverstärkerbereiche SA1 und SA2 aktiviert, wo­ durch ein Potential, das identisch zu dem des Schreibens ist, auf allen der Bitleitungen des Speicherfeldblocks /MK des Spei­ cherfeldbereiches MA1 erscheint.

Hier erscheint das gleiche Potential von 0 auf den benachbarten vier Bitleitungen (z. B. /BL0, /BL0', /BL1, /BL1'). Dadurch wird die Möglichkeit Kurzschlüsse zwischen den Bitleitungen zu ent­ decken gering.

Daher wird die Möglichkeit Kurzschlüsse zwischen Bitleitungen zu entdecken dadurch verbessert, daß die lokalen Signaleingangs/Ausgangsleitungspaare LIO1, /LIO1; LIO3, /LIO3, ... mit dem Paar von globalen Signaleingangs/Ausgangsleitungen GIO, /GIO in entgegengesetzter Phase verbunden werden, so daß zumindest eine der zwei zu einer speziellen Bitleitung benachbarten Bitlei­ tungen ein Potential erreicht, das sich von dem der speziellen Bitleitung unterscheidet, wie in Fig. 27 gezeigt ist.

In der Anmelderin bekannten DRAMs sind jedoch die Speicherfeld­ blöcke der Speicherfeldbereiche MA0-MA7 abwechselnd gespie­ gelt angeordnet. Daher ist es nicht einfach eine zu einer feh­ lerhaften Adresse gehörige Speicherzelle festzustellen, sogar wenn die Adresse in einem BI-Test bestimmt wird.

Aus Mikroelektronische Speicher, von Rhein, Freitag, Springer- Verlag 1992, Kapitel 4.5.3, ist eine Halbleiterspeichervorrich­ tung bekannt, bei der elektrisches Wiedereinschreiben von Daten möglich ist. Die Halbleiterspeichervorrichtung weist eine Mehr­ zahl von Speicherfeldblöcken mit jeweils einer Mehrzahl von in einer Matrix angeordneten Speicherzellen und Bitleitungspaare auf.

Es ist Aufgabe der vorliegenden Erfindung eine Halbleiterspei­ chervorrichtung zur Verfügung zu stellen, die ein Testen mit hoher Fehlererfassungsfähigkeit unter Verwendung einer billigen Testvorrichtung, die nur die gleichen Daten in alle Adressen schreiben kann, durchführen kann und die einfach eine zu einer fehlerhaften Adresse, die in dem Test erfaßt wurde, gehörige Speicherzelle bestimmen kann.

Die Aufgabe wird durch die Halbleiterspeichervorrichtung des Anspruches 1 gelöst.

Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.

Somit kann ein Speicherfeldblock mit dem gleichen Aufbau angeordnet werden und in Bezug zueinan­ der invertierte Daten können in ein gerade nummeriertes Bitlei­ tungspaarleitungen mit dem einen Ende des Paares von globalen bzw. lokalen Signaleingabe/Ausgabeleitungen in einer entgegenge­ setzten oder positiven Phase verbunden. Somit kann ein Speicher­ feldblock mit dem gleichen Aufbau angeordnet werden und in Bezug zueinander invertierte Daten können in ein gerade nummeriertes Bitleitungspaar und ein ungerade nummeriertes Bitleitungspaar von jedem Speicherfeldblock geschrieben werden. Damit kann ein Testen mit hoher Fehlererfassungsfähigkeit durchgeführt werden unter der Verwendung einer billigen Testvorrichtung, bei der nur die gleichen Daten in alle Adressen eingeschrieben werden können. Weiterhin kann eine zu einer fehlerhaften Adresse, die bei dem Test bestimmt worden ist, gehörige Speicherzelle einfach iden­ tifiziert werden.

Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1 ein Schaltungsblockdiagramm eines Speicherfeldes 1 eines DRAMs entsprechend einer Ausführungsform der vor­ liegenden Erfindung, wobei ein Abschnitt davon nicht gezeigt ist;

Fig. 2 ein Schaltungsblockdiagramm, das einen Aufbau eines Leseverstärkerblocks SK eines Leseverstärkerbereichs SA1 des Speicherfeldes 1 von Fig. 1 zeigt;

Fig. 3 und 4 Schaltungsdiagramme, die jeweils eine Bitleitungs­ steuerschaltung 740 und eine Bitleitungssteuerschaltung 741 des in Fig. 2 gezeigten Leseverstärkerblocks SK zeigen;

Fig. 5 ein Schaltungsdiagramm, das einen Aufbau einer IO Leitungsschaltungsschaltung 2 in einem Leseverstärker­ bereich SA1 des in Fig. 1 gezeigten Speicherfeldes 1 zeigt;

Fig. 6 und 7 schematische Diagramm zum Beschreiben des Zustandes des BI-Testens des in Fig. 1 gezeigten Speicherfeldes 1;

Fig. 8 ein Schaltungsblockdiagramm, das einen der Anmelderin bekannten DRAM zeigt;

Fig. 9 bis 12 Schaltungsdiagramme, die einen Aufbau eines in Fig. 8 gezeigten Vordekoders 61 zeigen;

Fig. 13 eine Draufsicht, die ein Layout des in Fig. 8 gezeigten DRAMs zeigt;

Fig. 14 ein Schaltungsblockdiagramm des Aufbaus des in Fig. 8 gezeigten Speicherfeldes 63 des DRAMs, wobei ein Ab­ schnitt davon nicht gezeigt ist;

Fig. 15 ein Schaltungsblockdiagramm, das einen Aufbau eines Speicherfeldblockes MK des in Fig. 14 gezeigten Spei­ cherfeldes 63 zeigt, wobei ein Abschnitt davon nicht gezeigt ist;

Fig. 16 ein Schaltungsdiagramm, das einen Aufbau eines Spei­ cherzellenpaares MCP des in Fig. 15 gezeigten Speicher­ feldblocks MK zeigt;

Fig. 17 ein Schaltungsblockdiagramm, das einen Aufbau eines Speicherfeldblocks /MK des in Fig. 14 gezeigten Spei­ cherfeldblockes 63 zeigt, wobei ein Abschnitt davon nicht gezeigt ist;

Fig. 18 ein Schaltungsblockdiagramm, das einen Aufbau eines Leseverstärkerblocks SK des Leseverstärkerbereiches SA1 des in Fig. 14 gezeigten Speicherfeldes 63 zeigt;

Fig. 19 und 20 Schaltungsdiagramme, die jeweils einen Aufbau einer Bitleitungssteuerschaltung 74.0 und einer Bit­ leitungssteuerschaltung 74.1 des in Fig. 18 gezeigten Leseverstärkerblocks SK zeigen;

Fig. 21 ein Schaltungsdiagramm, das einen Aufbau einer Lese­ verstärkerblocksteuerschaltung 71 des Leseverstärker­ bereichs SA1 des in Fig. 14 gezeigten Speicherfeldes 63 zeigt;

Fig. 22 und 23 Schaltungsdiagramme, die jeweils einen Aufbau einer IO Leitungssteuerschaltung 72' und einer IO Lei­ tungssteuerschaltung 72 jeweils der Leseverstärkerbe­ reiche SA1 und SA2 des in Fig. 14 gezeigten Speicher­ feldes 63 zeigen;

Fig. 24 ein Schaltungsdiagramm, das einen Aufbau einer Speicher­ feldblocksteuerschaltung 73 des Leseverstärkerbereichs SA1 des in Fig. 14 gezeigten Speicherfeldes 63 zeigt;

Fig. 25 ist ein Timing-Diagramm zum Beschreiben des Betriebs des in Fig. 8-24 gezeigten DRAMs; und

Fig. 26 und 27 schematische Diagramme zum Beschreiben der Schwierigkeiten während des BI-Testens des in Fig. 8-25 gezeigten DRAMs.

Wie in Fig. 1 gezeigt ist, unterscheidet sich ein Speicherfeld 1 des DRAMs der vorliegenden Erfindung von dem Speicherfeld 63 des in Fig. 14 gezeigten DRAMs dadurch, daß ein Speicherfeld­ block MK der gleichen Struktur in allen Speicherfeldbereichen MA0-MA7 angeordnet ist und das eine IO Leitungssteuerschaltung 2 anstatt der IO Leitungssteuerschaltung 72 oder 72' vorgesehen ist.

Entsprechend dem Speicherfeldblock MK derselben Struktur, der in allen Speicherfeldbereichen MA0-MA7 angeordnet ist, wird ein Leseverstärkerblock SK der Leseverstärkerbereiche SA1-SA7 durch ein gerade nummeriertes Bitleitungspaar BLP' des Speicherfeldblocks MK der oberen Zeile der Speicherfeldbereiche MA0-MA6 und durch ein ungerade nummeriertes Bitleitungspaar BLP des Speicherfeldblocks MK der unteren Zeile der Speicher­ feldbereiche MA1-MA7 gemeinsam benützt.

Fig. 2, 3 und 4 entsprechen jeweils Fig. 18, 19 und 20 des der Anmelderin bekannten DRAMs.

Wie in Fig. 2 bis 4 gezeigt ist, wird eine Bitleitungssteuer­ schaltung 74.0 die einer Spaltenauswahlleitung CSL0 zugeordnet ist, durch das zweite Paar von Bitleitungen BL0', /BL0' des Speicherfeldbereiches MA0 und durch das erste Paar der Bit­ leitungen BL0, /BL0 des Speicherfeldbereiches MA1 gemeinsam benützt. Eine Bitleitungssteuerschaltung 74.1, die einer Spaltenauswahlleitung CSL1 zugeordnet ist, wird durch das vierte Paar von Bitleitungen BL1', /BL1' des Speicherfeldbe­ reiches MA0 und durch das dritte Paar der Bitleitungen BL1, /BL1 des Speicherfeldbereiches MA1 gemeinsam benützt. Dasselbe trifft für die Bitleitungssteuerschaltungen 74.2-74.63 zu.

Fig. 5 entspricht dem in Fig. 22 gezeigten der Anmelderin be­ kannten DRAM.

Wie in Fig. 5 gezeigt ist, enthält die IO Leitungssteuerschal­ tung 2 N-Kanal MOS Transistoren 3-6, Inverter 7, 9, 117, 119, NOR-Gatter 8, 10 und Übertragungsgatter 116, 118.

Der N-Kanal MOS Transistor 3 ist mit einem Ende der lokalen Signaleingabe/Ausgabeleitung /LIO1 und einem Ende der globalen Signaleingabe/Ausgabeleitung GIO verbunden. Der N-Kanal MOS Transistor 4 ist mit einem Ende der lokalen Signaleingabe/Aus­ gabeleitung LIO1 und einem Ende der globalen Signaleingabe/Ausgabeleitung /GIO verbunden. Der N-Kanal MOS Transistor 5 ist mit einem Ende der lokalen Signaleingabe/Ausgabeleitung LIO1 und einem Ende der globalen Signaleingabe/Ausgabeleitung GIO verbunden. Der N-Kanal MOS Transistor 6 ist mit einem Ende der lokalen Signaleingabe/Ausgabeleitung /LIO1 und einem Ende der globalen Signaleingabe/Ausgabeleitung /GIO verbunden. Genauer ist das Paar von lokalen Signaleingabe/Ausgabeleitungen LIO1, /LIO1 mit dem Paar von globalen Signaleingabe/Ausgabeleitungen GIO, /GIO über die N-Kanal MOS Transistoren 3 und 4 in entgegen­ gesetzter Phase verbunden, und das Paar von lokalen Signalein­ gabe/Ausgabeleitungen LIO1, /LIO1 ist mit dem Paar von globalen Signaleingabe/Ausgabeleitungen GIO, /GIO über die N-Kanal MOS Transistoren 5, 6 in positiver Phase verbunden.

Ein vordekodiertes Signal AXD0 wird an einen Eingabeknoten des NOR-Gatters 8 über den Inverter 7 angelegt, und das Spalten­ adreßsignal CA0 wird an den anderen Eingabeknoten des NOR- Gatters 8 angelegt. Die Ausgabe des NOR-Gatters 8 wird an die Gates der N-Kanal MOS Transistoren 3 und 4 angelegt.

Ein vordekodiertes Signal AXD1 wird an einen Eingabeknoten des NOR-Gatters 10 über den Inverter 9 angelegt. Ein Spaltenadreß­ signal/CA0 wird an den anderen Eingabeknoten des NOR-Gatters 10 angelegt. Die Ausgabe des NOR-Gatters 10 wird an die Gates der N-Kanal MOS Transistoren 5 und 6 angelegt. Die Übertragungsgat­ ter 116 und 118 und die Inverter 117 und 119 sind in einer ähn­ lichen Art zu der der in Fig. 22 gezeigten IO Leitungssteuer­ schaltung 72' verbunden.

Wenn das Signal AXD0, das einen Speicherfeldblock MK des Spei­ cherfelbereiches MA0 auswählt, einen H-Pegel der Aktivierung erreicht, und wenn das Signal CA0, das ein ungerade nummeriertes Bitleitungspaar auswählt, einen L-Pegel der Inaktivierung er­ reicht, stellt das NOR-Gatter 8 ein Signal eines H-Pegels zur Verfügung, um die N-Kanal MOS Transistoren 3 und 4 in den lei­ tenden Zustand zu bringen. Genauer wird das gerade nummerierte Paar von Bitleitungen BL', /BL' des Speicherfeldblocks MK des Speicherfeldbereiches MA0 mit dem Paar von globalen Signalein­ gabe/Ausgabeleitungen GIO, /GIO über das Paar der lokalen Sig­ naleingabe/Ausgabeleitungen LIO1, /LIO1 in entgegengesetzter Phase verbunden.

Wenn das Signal AXD1, das den Speicherfeldblock MK des Speicher­ feldbereiches MA1 auswählt, einen H-Pegel der Aktivierung er­ reicht, und wenn das Signal /CA0, das ein ungerade nummeriertes Bitleitungspaar auswählt, einen L-Pegel der Aktivierung er­ reicht, stellt das NOR-Gatter 10 ein Signal mit H-Pegel zur Verfügung, um die N-Kanal MOS Transistoren 5 und 6 in leitenden Zustand zu versetzten. Genauer wird das ungerade nummerierte Paar von Bitleitungen BL, /BL des Speicherfeldblocks MK des Speicherfeldbereiches MA1 mit dem Paar von globalen Signalein­ gabe/Ausgabeleitungen GIO, /GIO über das Paar der lokalen Sig­ naleingabe/Ausgabeleitungen LIO1, /LIO1 mit positiver Phase verbunden.

Fig. 6 und 7 zeigen schematisch das Speicherfeld 1 in einem BI-Test entsprechend zu Fig. 27.

Fig. 6 zeigt den Zustand, bei dem das Paar von lokalen Signal­ eingabe/Ausgabeleitungen LIO1, /LIO1 mit dem Paar von globalen Signaleingabe/Ausgabeleitungen GIO, /GIO mit positiver Phase durch die IO Leitungssteuerschaltung 2 des Leseverstärkerbe­ reichs S1 verbunden ist, und die ungerade nummerierten Paare von Bitleitungen BL0, /BL0; /BL1, BL1; ... des Speicherfeld­ blocks MK des Speicherfeldbereiches MA1 werden nacheinander mit dem Paar von lokalen Signaleingabe/Ausgabeleitungen LIO1, /LIO1 verbunden, um zu dem Zustand zu führen, bei dem der Wert "1" eingeschrieben ist.

Weiterhin ist das Paar der lokalen Signaleingabe/Ausgabelei­ tungen LIO2, /LIO2 mit dem Paar der globalen Signaleingabe/Aus­ gabeleitungen GIO, /GIO mit entgegengesetzter Phase durch die IO Leitungssteuerschaltung 2 des Leseverstärkerbereiches SA2 verbunden, und gerade nummerierte Paare von Bitleitungen BL0', /BL0'; /BL1', BL1'; ... des Speicherfeldblocks MK des Speicher­ feldbereiches MA1 werden nacheinander mit dem Paar von lokalen Signaleingabe/Ausgabeleitungen LIO2, /LIO2 verbunden, um zu den Zustand zu führen, bei dem der Wert "1" eingeschrieben ist.

Fig. 7 zeigt den Zustand, bei dem das Paar der lokalen Signal­ eingabe/Ausgabeleitungen LIO2, /LIO2 mit dem Paar der globalen Signaleingabe/Ausgabeleitung GIO, /GIO mit positiver Phase durch die IO Leitungssteuerschaltung 2 des Leseverstärkerbe­ reichs SA2 verbunden ist, und ungerade nummerierte Paare von Bitleitungen BL0, /BL0; /BL1, BL1; ... des Speicherfeldblocks MK des Speicherfeldbereichs MA2 werden nacheinander mit dem Paar der lokalen Signaleingabe/Ausgabeleitung LIO2, /LIO2 verbunden, um den Wert "1" eingeschrieben zu haben.

Weiterhin ist das Paar der lokalen Signaleingabe/ausgabelei­ tungen LIO3, /LIO3 mit dem Paar der globalen Signaleingabe/ausgabeleitung GIO, /GIO mit entgegengesetzter Phase durch die IO Signalsteuerschaltung 2 des Leseverstärkerbereichs SA3 ver­ bunden, und gerade nummerierte Paare von Bitleitungen BL0', /BL0'; /BL1', BL1'; ... des Speicherfeldblocks MK des Speicher­ feldbereichs MA2 werden nacheinander mit dem Paar von lokalen Signaleingabe/Ausgabeleitungen LIO3, /LIO3 verbunden, um zu den Zustand zu führen, bei dem der Wert "1" eingeschrieben ist.

Da der Speicherfeldblock MK des gleichen Aufbaus in allen Spei­ cherfeldbereichen MA0-MA7 in der vorliegenden Erfindung ange­ ordnet ist, kann eine zu einer fehlerhaften Adresse, die in dem BI-Test festgestellt wurde, gehörige Speicherzelle einfach iden­ tifiziert werden im Vergleich zu dem Fall, bei dem die Speicher­ feldblöcke der Speicherfeldbereiche MA0-MA7 abwechselnd ge­ spiegelt sind.

Die IO Leitungssteuerschaltung 2 von jedem der Leseverstärker­ bereiche SA1-SA7 verbindet ein zugehöriges Paar von lokalen Signaleingabe/Ausgabeleitungen LIO1, /LIO1; ...; LIO7, /LIO7 mit dem Paar der globalen Signaleingabe/Ausgabeleitungen GIO, /GIO mit entgegengesetzter Phase oder positiver Phase in Ab­ hängigkeit ob die obere Zeile der Speicherfeldbereiche MA0-MA6 oder die untere Zeile der Speicherfeldbereiche MA1-MA7 von jedem der Leseverstärkerbereiche SA1-SA7 ausgewählt sind. Daher kann zumindest eine der zwei zu einer speziellen Bitlei­ tung benachbarten Bitleitungen an jeder Seite mit einem Poten­ tial beaufschlagt werden, das sich von dem der speziellen Bit­ leitung unterscheidet, sogar wenn eine billige Testvorrichtung verwendet wird, mit der nur die gleichen Daten in alle Adressen geschrieben werden können. Daher kann ein DRAM mit hoher Zuver­ lässigkeit, bei dem Testen mit hoher Fehlererfassungsfähigkeit mit einer billigen Testvorrichtung möglich ist, billig zur Ver­ fügung gestellt werden.

Claims (3)

1. Halbleiterspeichervorrichtung, bei der elektrisches Wiedereinschreiben von Daten möglich ist, mit

• 1. - einer Mehrzahl von Speicherfeldblöcken (MK), die in einer Rich­ tung eines sich erstreckenden Bitleitungspaares (BLP) angeord­ net sind, wobei jeder Speicherfeldblock (MK) eine Mehrzahl von in einer Matrix angeordneten Speicherzellen (MC), eine Wortlei­ tung (WL), die entsprechend zu jeder Zeile zur Verfügung ge­ stellt ist, enthält und das Bitleitungspaar (BLP) ist ent­ sprechend zu jeder Spalte zur Verfügung gestellt,
• 2. - einem Paar von lokalen Signaleingabe/Ausgabeleitungen (LIO, /LIO), das gemeinsam einem gerade nummerierten Bitleitungspaar (BLP') eines speziellen Speicherfeldblockes (MK) und einem un­ gerade nummerierten Bitleitungspaar (BLP) eines in einer Rich­ tung zu dem speziellen Speicherfeldblock benachbarten Speicher­ feldblock (MK) zur Verfügung gestellt ist,
• 3. - einem Paar von globalen Signaleingabe/Ausgabeleitungen (GIO, /GIO), das gemeinsam der Mehrzahl von Speicherfeldblöcken (MK) zur Verfügung gestellt ist,
• 4. - einer Auswahlschaltung (59-62), die auf ein extern angelegtes Adressensignal reagiert, zum Auswählen einer der Mehrzahl von Speicherfeldblöcken (MK) und einer Speicherzelle (MC), die dem ausgewählten Speicherfeldblock (MK) zugeordnet ist,
• 5. - einem Verbindungsmittel (83) zum Verbinden eines Bitleitungs­ paares (BLP), das einer durch die Auswahlschaltung (59-62) ausgewählten Speicherzelle (MC) zugeordnet ist, mit einem Ende eines zugeordneten Paares von lokalen Signaleingabe/Ausgabelei­ tungen (LIO, /LIO),
• 6. - einem Schaltmittel (2) zum Verbinden des anderen Endes des Paares der lokalen Signaleingabe/Ausgabeleitungen (LIO, /LIO) mit einem Ende des Paares der globalen Signaleingabe/Ausgabelei­ tungen (GIO, /GIO) mit entgegengesetzter oder positiver Phase als Reaktion auf das Bitleitungspaar (BLP), das mit dem einen Ende des Paares der lokalen Signaleingabe/Ausgabeleitung (LIO, /LIO) durch das Verbindungsmittel (83) verbunden ist, das ein gerade nummeriertes Bitleitungspaar (BLP') des speziellen Spei­ cherfeldblocks (MK) oder ein ungerade nummeriertes Bitleitungs­ paar (BLP) des zu dem speziellen Speicherfeldblocks (MK) in einer Richtung benachbarten Speicherfeldblocks (MK) ist, und
• 7. - einem Dateneingabe/Ausgabemittel (57, 58) zum Eingeben oder Ausgeben einer Datensignal-Eingabe/Ausgabe zu oder von dem anderen Ende des Paares der globalen Signaleingabe/Ausgabeleitungen (GIO, /GIO).

2. Halbleitervorrichtung nach Anspruch 1, dadurch gekenn­ zeichnet, daß jeder der Mehrzahl von Speicherfeldblöcken (MK) 8 × N (N ist eine positive ganze Zahl) Bitleitungen umfaßt und daß die (8n + 1)te (n ist eine ganze Zahl von 0 bis N - 1) und die (8n + 3)te Bitlei­ tung, die (8n + 2)te und die (8n + 4)te Bitleitung, die (8n + 7)te und die (8n + 5)te Bitleitung und die (8n + 8)te und die (8n + 6)te Bitleitung jeweils das Bitleitungspaar (BLP) bilden.

3. Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das Schaltmittel (2)
eine erste Logikschaltung (7, 8) zum zur Verfügung stellen eines ersten Signals als Reaktion auf das Empfangen von beiden, einem Blockauswahlsignal zum Auswählen des speziellen Speicher­ feldblocks (MK) und einem Spaltenauswahlsignal zum Auswählen eines gerade nummerierten Bitleitungspaares (BLP'), die in dem Adressensignal enthalten sind,
ein erstes Verbindungsmittel (3, 4), das auf eine Ausgabe des ersten Signals von der ersten Logikschaltung (7, 8) reagiert, zum Verbinden des anderen Endes des Paares von lokalen Signal­ eingabe/Ausgabeleitungen mit einem Ende des Paares von globalen Signaleingabe/Ausgabeleitungen (GIO, /GIO) mit entgegenge­ setzter Phase,
eine zweite Logikschaltung (9, 10) zum zur Verfügung stellen eines zweiten Signals als Reaktion auf das Empfangen von beiden, einem Blockauswahlsignal zum Auswählen eines in einer Richtung zu dem speziellen Speicherfeldblock (MK) benachbarten Speicher­ feldblocks (MK) und einem Spaltenauswahlsignal zum Auswählen eines ungerade nummerierten Bitleitungspaares (BLP), die in dem Adressensignal enthalten sind, und
zweite Verbindungsmittel (5, 6), die auf eine Ausgabe des zwei­ ten Signals von der zweiten Logikschaltung (9, 10) reagieren, zum Verbinden des anderen Endes des Paares der lokalen Signal­ eingabe/Ausgabeleitung (LIO, /LIO), mit einem Ende des Paares der lokalen Signaleingabe/Ausgabeleitung (GIO, /GIO), mit einer positiven Phase aufweist.