DE19753496A1 - Halbleiterspeichereinrichtung - Google Patents

Description

Die vorliegende Erfindung betrifft eine Halbleiterspeicherein­ richtung.

Genauer betrifft sie eine Halbleiterspeichereinrichtung mit ei­ ner Ersatzspeicherzelle zum Ersetzen einer fehlerhaften Spei­ cherzelle, in der ein Datenwert elektrisch wiedereinschreibbar ist.

Fig. 8 ist ein Blockschaltbild, das eine Struktur eines der An­ melderin bekannt synchronen, dynamischen Direktzugriffsspei­ chers (im folgenden als SDRAM bezeichnet) zeigt, und Fig. 9 ist ein Blockschaltbild, das eine Struktur seines Hauptabschnittes zeigt. Wie in Fig. 8 und 9 gezeigt ist, weist der SDRAM einen Taktpuffer 51, einen Steuersignalpuffer 52, einen Adreßpuffer 53, ein Modusregister 54 und eine Steuerschaltung 55 auf.

Der Taktpuffer 51 wird durch ein Signal CKE aktiviert und über­ trägt ein externes Taktsignal CLK zu dem Steuersignalpuffer 52, dem Adreßpuffer 53 und der Steuerschaltung 55. Der Steuersi­ gnalpuffer 52 überträgt externe Steuersignale /CS, /RAS, /CAS, /WE und DQM zu der Steuerschaltung 55 synchron mit dem externen Taktsignal CLK von dem Taktpuffer 51. Der Adreßpuffer 53 über­ trägt externe Adreßsignale A0-A10 sowie ein Bereichsauswahlsi­ gnal BA zu der Steuerschaltung 55 synchron mit dem externen Taktsignal CLK von dem Taktpuffer 51. Das Modusregister 54 speichert einen durch die externen Adreßsignale A0-A10 oder ähnliches bestimmten Modus. Die Steuerschaltung 55 erzeugt ver­ schiedene interne Signale entsprechend den von den Puffern 51- 53 und dem Modusregister 54 gelieferten Signalen und steuert den gesamten SDRAM.

Der SDRAM weist weiterhin ein Speicherfeld 56a (Bereich #0), ein Speicherfeld 56b (Bereich #1), redundante Speicherfelder (RAM) 57a und 57b, Leseauffrischverstärker und Eingabe- /Ausgabesteuerschaltungen 58a und 58b, Zeilendekoder 59a und 59b, Spaltendekoder 60a und 60b, redundante Spaltendekoder 61a und 61b und einen Eingabe-/Ausgabepuffer 62 auf.

Wie in Fig. 9 gezeigt ist, weist das Speicherfeld 56a eine Mehrzahl von Speicherzellen MC, die in Zeilen und Spalten ange­ ordnet sind, eine Wortleitung WL, die entsprechend jeder Zeile vorgesehen ist, und ein Bitleitungspaar BL und /BL, das ent­ sprechend jeder Spalte vorgesehen ist, auf. Das Speicherfeld 56a weist beispielsweise 1024 Wortleitungen WL und 256 Bitlei­ tungspaare BL und /BL auf.

Die Speicherzelle MC eines bekannten Types weist einen Transi­ stor zum Zugriff und einen Kondensator zum Speichern einer In­ formation auf. Die Wortleitung WL überträgt eine Ausgabe von dem Zeilendekoder 59a und aktiviert eine Speicherzelle MC in einer ausgewählten Zeile. Ein Datensignal wird von dem Bitlei­ tungspaar BL und /BL in die ausgewählte Speicherzelle MC einge­ geben oder wird von einer ausgewählten Speicherzelle MC zu dem Bitleitungspaar BL und /BL ausgegeben.

Ein redundantes Speicherfeld 57a weist die gleiche Struktur wie das Speicherfeld 56a auf, außer daß das redundante Speicherfeld 57a eine kleinere Anzahl von Spalten als das Speicherfeld 56a aufweist. Das Speicherfeld 56a und das redundante Speicherfeld 57a weisen die gleiche Anzahl von Zeilen auf und die Wortlei­ tung WL wird zwischen dem Speicherfeld 56a und dem redundanten Speicherfeld 57a geteilt. Nun wird angenommen, daß das redun­ dante Speicherfeld 57a N + 1 (N ist eine ganze Zahl von 0 oder mehr) Spalten aufweist. Wenn eine fehlerhafte Spalte in dem Speicherfeld 56a vorhanden ist, wird die Spalte mit einer Spal­ te in dem redundanten Speicherfeld 57a ersetzt.

Die Leseauffrischverstärker- und Eingabe-/Ausgabesteuerschal­ tung 58a weist ein Datensignaleingabe-/-ausgabeleitungspaar IO und /IO (IOP), eine Spaltenauswahlleitung CSL, die entsprechend jeder Spalte in dem Speicherfeld 56a vorgesehen ist, eine Er­ satzspaltenauswahlleitung SCSL, die entsprechend jeder Spalte in dem redundanten Speicherfeld 57a vorgesehen ist, ein Spal­ tenauswahlgatter 63, einen Leseauffrischverstärker 64 und eine Ausgleichsschaltung 65, die entsprechend jeder Spalte vorgese­ hen sind, auf. Das Spaltenauswahlgatter 63 weist ein Paar von N-Kanal-MOS-Transistoren auf, die zwischen dem Bitleitungspaar BL und /BL und dem Datensignaleingabe-/-ausgabeleitungspaar IO und /IO einer entsprechenden Spalte vorgesehen sind. Das Gate von jedem N-Kanal-M0S-Transistor ist mit dem Spaltendekoder 60a oder dem redundanten Spaltendekoder 61a über die Spaltenaus­ wahlleitung CLS oder die Ersatzspaltenauswahlleitung SCSL einer entsprechenden Spalte verbunden. Wenn die Spaltenauswahlleitung CLS oder die Ersatzspaltenauswahlleitung SCSL durch den Spal­ tendekoder 60a oder den redundanten Spaltendekoder 61a auf den H-Pegel eines ausgewählten Pegels gebracht wird, wird der N-Kanal-M0S-Transistor eingeschaltet und ein Bitleitungspaar BL und /BL und ein Datensignaleingabe-/-ausgabeleitungspaar IO und /IO werden verbunden.

Wenn Leseverstärkeraktivierungssignale SE und /SE den H-Pegel bzw. den L-Pegel erreichen, verstärkt der Leseverstärker 64 ei­ ne kleine Potentialdifferenz des Bitleitungspaares BL und /BL zu der Versorgungsspannung Vcc. Wenn ein Bitleitungsausgleichs­ signal BLEQ einen H-Pegel eines Aktivierungspegels erreicht, gleicht die Ausgleichsschaltung 65 die Potentiale auf den Bit­ leitungen BL und /BL auf das Bitleitungspotential VBL aus.

Der Zeilendekoder 59a bringt eine der 1024 Wortleitungen WL in den H-Pegel des ausgewählten Pegels entsprechend den Vordeko­ diersignalen X0-X23 von der Steuerschaltung 55. Der Spaltende­ koder 60a bringt eine der 256 Auswahlleitungen CSL in den H-Pegel des ausgewählten Pegels entsprechend Vordekodiersignalen Y0-Y19 von der Steuerschaltung 55. Der redundante Spaltendeko­ der 61a bringt eine der N+1 Ersatzspaltenauswahlleitungen SCSL auf den H-Pegel des ausgewählten Pegels entsprechend Vordeko­ diersignalen Z0-ZN der Steuerschaltung 55.

Die Speicherfelder 56a und 56b, die redundanten Speicherfelder 57a und 57b, die Leseauffrischverstärker- und Eingabe-/Ausgabe­ steuerschaltungen 58a und 58b, die Zeilendekoder 59a und 59b, die Spaltendekoder 60a und 60b und redundanten Spaltendekoder 61a und 61b weisen jeweils die gleiche Struktur auf.

Ein Ende des Datensignaleingabe-/-ausgabeleitungspaares IOP ist, wie in Fig. 8 gezeigt ist, mit dem Eingabe-/Ausgabepuffer 62 verbunden. In dem Schreibmodus legt der Eingabe-/Ausgabe­ puffer 62 einen extern gelieferten Datenwert an eine ausgewähl­ te Speicherzelle MC über das Datensignaleingabe-/-ausgabelei­ tungspaar IOP an. In dem Lesemodus gibt der Eingabe-/Ausgabe­ puffer 62 ein von einer ausgewählten Speicherzelle MC ausgele­ senen Datenwert nach außen aus.

Als nächstes wird ein Betrieb des SDRAM, der in Fig. 8 und 9 gezeigt ist, kurz beschrieben. In dem Schreibmodus setzt ein Spaltendekoder (in diesem Fall 60a oder 61a) entsprechend einem ausgewählten Bereich (z. B. #0) die Spaltenauswahlleitung CSL oder SCSL entsprechend den Vordekodiersignalen Y0-Y19 oder Z0-ZN auf den H-Pegel des Aktivierungspegels und bringt das Spal­ tenauswahlgatter 63 dazu, leitend zu sein.

Der Eingabe-/Ausgabepuffer 62 legt einen extern gelieferten Schreibdatenwert an das Bitleitungspaar BL und /BL in einer ausgewählten Spalte über das Datensignaleingabe-/-ausgabelei­ tungspaar IO und /IO an. Der Schreibdatenwert wird als Poten­ tialdifferenz zwischen dem Bitleitungspaar BL und /BL gelie­ fert. Als nächstes setzt der Zeilendekoder 59a eine Wortleitung WL in einer Zeile entsprechend den Vordekodiersignalen X0-X23 auf den H-Pegel des ausgewählten Pegels und aktiviert die Spei­ cherzelle M3 in der Zeile. Der Kondensator der ausgewählten Speicherzelle MC speichert eine elektrische Ladung, wobei ihre Menge dem Potential der Bitleitung BL oder /BL entspricht.

In dem Lesemodus fällt das Bitleitungsausgleichssignal BLEQ auf den L-Pegel eines inaktiven Pegels, wird die Ausgleichsschal­ tung 65 deaktiviert und wird das Ausgleichen der Bitleitungen BL und /BL gestoppt. Der Zeilendekoder 59a setzt die Wortlei­ tung WL in einer Zeile entsprechend den Vordekodiersignalen X0-X23 auf den H-Pegel des ausgewählten Pegels. Das Potential auf den Bitleitungen BL und /BL ändert sich etwas entsprechend der Menge des Potentials des Kondensators in der aktivierten Spei­ cherzelle MC.

Als nächstes erreichen die Leseverstärkeraktivierungssignale SE und /SE den H-Pegel bzw. den L-Pegel und der Leseauffrischver­ stärker 64 wird aktiviert. Wenn das Potential der Bitleitung BL etwas höher ist als das der Bitleitung /BL, wird das Potential der Bitleitung BL auf den H-Pegel erhöht und das Potential der Bitleitung /BL wird auf den L-Pegel verringert. Andererseits werden, wenn das Potential der Bitleitung /BL etwas größer ist als das der Bitleitung BL, das Potential der Bitleitung /BL auf den H-Pegel erhöht und das Potential der Bitleitung BL auf den L-Pegel erniedrigt.

Der Spaltendekoder 60a oder 61a setzt die Spaltenauswahlleitung CSL oder SCSL in einer Spalte entsprechend den Vordekodiersi­ gnalen Y0-Y19 oder Z0-ZN auf den H-Pegel des ausgewählten Pe­ gels und bringt das Spaltenauswahlgatter 63 in der Spalte dazu, leitend zu sein. Ein Datenwert auf dem Bitleitungspaar BL und /BL in der ausgewählten Spalte wird über das Spaltenauswahlgat­ ter 63 und das Datensignaleingabe-/-ausgabeleitungspaar IO und /IO an den Eingabe-/Ausgabepuffer 62 geliefert. Der Eingabe- /Ausgabepuffer 62 gibt den ausgelesenen Datenwert nach außen aus.

Als nächstes wird ein Verfahren des Auswählens einer Spalte in dem SDRAM im Detail beschrieben.

Die 256 Spaltenauswahlleitungen CSL0-CSL255 in dem Speicherfeld 56a werden vorher in 8 Blöcken aufgeteilt, die jeweils 32 Spal­ tenauswahlleitungen CSL aufweisen. Jeder Block wird vorher in 8 Gruppen aufgeteilt, die jeweils 4 Spaltenauswahlleitungen CSL aufweisen. Die Vordekodiersignale Y12-Y19 werden vorher den acht Blöcken entsprechend zugeordnet, die Vordekodiersignale Y4-Y11 werden den acht Gruppen entsprechend zugeordnet und die Vordekodiersignale Y0-Y3 werden den vier Spaltenauswahlleitun­ gen CSL entsprechend zugeordnet. Folglich bezeichnen eines der Vordekodiersignale Y12-Y19, das Signal Yk (k ist eine ganze Zahl von 12-19), eines der Vordekodiersignale Y4-Y12, das Si­ gnal Yj (j ist eine ganze Zahl von 4-12), und eines der Vorde­ kodiersignale Y0-Y3, das Signal Yi (i ist eine ganze Zahl von 0-3), eine der 256 Spaltenauswahlleitungen CSL0-CSL255, die CSLm (m ist eine ganze Zahl von 0-255).

Speziell nimmt die erste Steuerschaltung 55 Adreßsignale A0-A7 als Spaltenadreßsignale CA0-CA7 entsprechend den von den Puf­ fern 51 und 52 gelieferten Signalen und wandelt die Signale CA0-CA7 in komplementäre Spaltenadreßsignale CAD0-CAD7 und /CAD0-/CAD7 um.

Wie in Fig. 10A-10C gezeigt ist, ist die Steuerschaltung 55 mit acht Vordekodern 70, acht Vordekodern 75 und vier Vordekodern 80 vorgesehen. Die acht Vordekoder 70 sind entsprechend den Vordekodiersignalen Y12-Y19 vorgesehen. Die acht Vordekoder 75 sind entsprechend den Vordekodiersignalen Y4-Y11 vorgesehen. Die Vordekoder 80 sind entsprechend den Vordekodiersignalen Y0-Y3 vorgesehen.

Alle drei der komplementären Spaltenadreßsignale CAD5-CAD7 und /CAD5-/CAD7 sind vorher den Vordekodiersignalen Y12-Y19 zuge­ ordnet. Jeder Vordekoder 70 weist NAND-Gatter 71 und 73 und In­ verter 72 und 74 auf. Das NAND-Gatter 71 empfängt drei komple­ mentäre Adreßsignale, die vorher zugeordnet sind, und seine Ausgabe wird an den Inverter 72 geliefert. Das NAND-Gatter 73 empfängt eine Ausgabe von dem Inverter 72 und ein Signal /SCE und seine Ausgabe wird an den Eingang des Inverters 74 gelie­ fert. Eine Ausgabe des Inverters 74 ist das Vordekodiersignal Yk. Der Vordekoder 70 gibt einen H-Pegel aus, wenn alle der drei zugeordneten komplementären Spaltenadreßsignale und das /SCE den H-Pegel erreichen.

Alle drei komplementären Spaltenadreßsignale CAD2-CAD4 und /CAD2-/CAD4 sind vorher den Vordekodiersignalen Y4-Y11 zugeord­ net. Jeder Vordekoder 75 weist NAND-Gatter 76 und 78 und Inver­ ter 77 und 79 auf. Das NAND-Gatter 76 empfängt die drei komple­ mentären Spaltenadreßsignale, die vorher zugeordnet wurden, und liefert seine Ausgabe an den Inverter 77. Das NAND-Gatter 78 empfängt eine Ausgabe von dem Inverter 77 und ein Signal CDE und legt seine Ausgabe an den Inverter 79 an. Eine Ausgabe des Inverters 79 ist das Vordekodiersignal Yj. Der Vordekoder 75 gibt den H-Pegel aus, wenn die drei vorher zugeordneten komple­ mentären Spaltenadreßsignale und das Signal CDE alle den H-Pegel erreichen.

Alle zwei der komplementären Spaltenadreßsignale CAD0, CAD1, /CAD0 und /CAD1 sind vorher den Vordekodiersignalen Y0-Y3 zuge­ ordnet. Jeder Vordekoder 80 weist NAND-Gatter 81 und 83 und In­ verter 82 und 84 auf. Das NAND-Gatter 81 empfängt die zwei kom­ plementären Spaltenadreßsignale, die vorher zugeordnet wurden, und gibt seine Ausgabe in den Inverter 82 ein. Das NAND-Gatter 83 empfängt eine Ausgabe von dem Inverter 82 und das Signal CDE und gibt seine Ausgabe in den Inverter 84 ein. Eine Ausgabe des Inverters 84 ist das Vordekodiersignal Yi. Der Vordekoder 80 gibt den H-Pegel aus, wenn die beiden komplementären Spalten­ adreßsignale, die zugeordnet sind, und das Signal CDE alle den H-Pegel erreichen.

Wie in Fig. 11 gezeigt ist, weist der Spaltendekoder 60a 256 Spaltendekodereinheitsschaltungen 85 auf. Die 256 Spaltendeko­ dereinheitsschaltungen 85 sind entsprechend den 256 Spaltenaus­ wahlleitungen CSL0-CSL255 vorgesehen. Zu jeder der Spaltenaus­ wahlleitungen CSL0-CSL255 sind die Vordekodiersignale Y12-Y19, Yk, die Vordekodiersignale Y4-Y11, Yj, und die Vordekodiersi­ gnale Y0-Y3, Yi, vorher zugeordnet.

Die Spaltendekodereinheitsschaltung 85 weist ein NAND-Gatter 86 und einen Inverter 87 auf. Das NAND-Gatter 86 empfängt die drei Vordekodiersignale Yi, Yj und Yk, die vorher zugeordnet wurden, und sein Ausgabeknoten ist mit einer entsprechenden Spaltenaus­ wahlleitung CSLm über den Inverter 87 verbunden. Die Spaltende­ kodereinheitsschaltung 85 setzt die entsprechende Spaltenaus­ wahlleitung CSLm auf den H-Pegel des ausgewählten Pegels, wenn die drei Vordekodiersignale Yi, Yj und Yk, die vorher zugeord­ net wurden, alle den H-Pegel erreichen.

Wenn es eine fehlerhafte Spalte in dem Speicherfeld 56a gibt, wird die Adresse der fehlerhaften Spalte in der Steuerschaltung 55 gespeichert. Wenn die Adresse an die Steuerschaltung 55 ge­ liefert wird, gibt die Steuerschaltung 55 das Vordekodiersignal Zn (n ist eine ganze Zahl von 0-N) anstatt der Vordekodiersi­ gnale Yi, Yj und Yk aus und wählt eine Ersatzspaltenauswahllei­ tung SCLSn anstatt der fehlerhaften Spaltenauswahlleitung CSL aus.

Wie in Fig. 12 und 13 gezeigt ist, sind N+1 Programmierschal­ tungen 90 in der Steuerschaltung 55 vorgesehen. Die N+1 Pro­ grammierschaltungen 90 sind entsprechend den Vordekodiersigna­ len Z0-ZN vorgesehen.

Jeder der Programmierschaltungen 90 weist Sicherungen 92, 110a-117a und 110b-117b, P-Kanal-MOS-Transistoren 91 und 120-127, einen N-Kanal-MOS-Transistor 93, NAND-Gatter 94, 134 und 138, Inverter 95, 135-137 und 139, Schaltinverter 100a-107a und 100b-107b und NOR-Gatter 130-133 auf.

Der P-Kanal-MOS-Transistor 91, die Sicherung 92 und der N-Kanal-MOS-Transistor 93 sind zwischen der Leitung des Versor­ gungspotentiales Vcc und der Leitung des Massepotentiales GND in Reihe geschaltet. Die Gates des P-Kanal-MOS-Transistors 91 und des N-Kanal-MOS-Transistors 93 empfangen ein Vorladesignal /PC. Das Vorladesignal /PC fällt auf den L-Pegel, wenn eine Le­ seanweisung oder eine Schreibanweisung beim Anstieg des Taktsi­ gnales CLK geliefert wird, und steigt auf den H-Pegel, wenn das Taktsignal CLK als nächstes fällt. Die Sicherung 92 ist durch­ geschmolzen, wenn eine entsprechende Ersatzspaltenauswahllei­ tung SCSL verwendet wird, und ist nicht durchgeschmolzen, wenn eine entsprechende Ersatzspaltenauswahlleitung SCSL nicht ver­ wendet wird.

Wenn die Sicherung 92 durchgeschmolzen ist, wird der Drain (Knoten N91) des P-Kanal-MOS-Transistors auf den H-Pegel über den P-Kanal-MOS-Transistor 91 geladen, wenn das Vorladesignal /PC auf den L-Pegel fällt. Der Knoten N91 wird nicht entladen, sogar wenn das Vorladesignal /PC den H-Pegel erreicht, und hält den H-Pegel. Wenn die Sicherung 92 nicht durchgeschmolzen ist, bilden der P-Kanal-MOS-Transistor 91, die Sicherung 92 und der N-Kanal-MOS-Transistor 93 einen Inverter. Folglich gibt der Knoten N91 ein invertiertes Signal des Vorladesignals /PC aus.

Das NAND-Gatter 94 empfängt ein Signal auf dem Knoten N91 und das Vorladesignal /PC und seine Ausgabe wird an die Schaltin­ verter 100a-107a und 100b-107b und an die Gates der P-Kanal- MOS-Transistoren 120-127 über den Inverter 95 geliefert.

Wenn die Sicherung 92 durchgeschmolzen ist, wird das Vorladesi­ gnal /PC in dem NAND-Gatter 94 und dem Inverter 95 derart ver­ zögert, daß es ein Ausgabesignal Φ95 des Inverters wird. Wenn die Sicherung 92 nicht durchgeschmolzen ist, ist das Ausgabesi­ gnal Φ95 immer auf dem L-Pegel.

Die Schaltinverter 100a-107a und 100b-107b sind entsprechend den komplementären Spaltenadreßsignalen /CAD0-/CAD7 und CAD0-CAD7 vorgesehen. Wie in Fig. 15 gezeigt ist, weist der Schal­ tinverter 100a einen P-Kanal-MOS-Transistor 141 und N-Kanal- MOS-Transistoren 142 und 143 auf, die zwischen der Leitung des Versorgungspotentials Vcc und der Leitung des Massepotentials GND in Reihe geschaltet sind. Die Gates der MOS-Transistoren 141 und 143 empfangen das entsprechende komplementäre Spalten­ adreßsignal /CAD0 und das Gate des N-Kanal-MOS-Transistors 142 empfängt das Signal Φ95. Der Drain des P-Kanal-MOS-Transistors 141 ist ein Ausgabeknoten N141 des Schaltinverters 100a.

Wenn das Signal Φ95 auf dem H-Pegel ist, ist der N-Kanal-MOS- Transistor 142 eingeschaltet und der Schaltinverter 100a ist aktiviert. Wenn das Signal Φ95 auf dem L-Pegel ist, ist der N-Kanal-MOS-Transistor 142 ausgeschaltet und der Schaltinverter 100a ist deaktiviert. Der Betrieb der anderen Schaltinverter 101a-107a und 100b-107b ist ähnlich zu dem des Schaltinverters 100a. Die Sicherungen 110a-117a und 110b-117b sind entsprechend den komplementären Spaltenadreßsignalen /CAD0-/CAD7 und CAD0-CAD7 vorgesehen. Die Sicherungen 110a-117a sind zwischen den Ausgabeknoten N141 der entsprechenden Schaltinverter 100a-107a und den Knoten N120-N127 geschaltet.

Eine Sicherung entsprechend einem komplementären Spaltenadreß­ signal, das eine fehlerhafte Spaltenauswahlleitung CSL be­ stimmt, ist nicht durchgeschmolzen und andere Sicherungen sind durchgeschmolzen und die Adresse der fehlerhaften Spaltenaus­ wahlleitung CSL ist gespeichert. Wenn die Adresse eingegeben wird, werden die Ausgaben der Schaltinverter 100a-107a und 100b-107b zu den Knoten N120-N127 über die Sicherungen 110a-117a und 110b-117b übertragen.

Die P-Kanal-MOS-Transistoren 120-127 sind zwischen der Leitung des Versorgungspotentials Vcc und den Knoten N120-N127 entspre­ chend vorgesehen und ihre Gates empfangen das Signal Φ95. Wenn das Signal Φ95 auf den L-Pegel fällt, werden die P-Kanal-M0S-Transistoren 120-127 eingeschaltet und die Knoten N120-N127 werden auf den H-Pegel vorgeladen.

Das NOR-Gatter 130 empfängt die Signale, die an den Knoten N120 und N121 vorhanden sind. Das NOR-Gatter 131 empfängt die Signa­ le, die an den Knoten N122 und N123 vorhanden sind. Das NOR-Gatter 132 empfängt die Signale, die an den Knoten N124 und N125 vorhanden sind. Das NOR-Gatter 133 empfängt die Signale der Knoten N126 und N127. Das NAND-Gatter 134 empfängt die Aus­ gaben der NOR-Gatter 130-133.

Wie in Fig. 13 gezeigt ist, wird das Ausgabesignal Φ134 von dem NAND-Gatter 134 durch die Inverter 135 und 136 derart ver­ stärkt, daß es das Signal /SCE wird, und wird an den Inverter 137 geliefert. Das NAND-Gatter 138 empfängt eine Ausgabe des Inverters 137 und das Signal CDE. Eine Ausgabe des NAND-Gatter 138 wird durch den Inverter 139 derart invertiert, daß es das Vordekodiersignal Zn wird.

Folglich setzt die Programmierschaltung 90 das Signal /SCE auf den L-Pegel, wenn ein komplementäres Spaltenadreßsignal, das durch die Sicherungen 92, 110a-117a und 110b-117b programmiert ist, geliefert wird. Wenn das Signal CDE den H-Pegel erreicht, setzt die Programmierschaltung 90 das entsprechende Vordeko­ diersignal Zn auf den H-Pegel.

Wie in Fig. 16 gezeigt ist, weist der redundante Spaltendekoder 61a N+1 redundante Spaltendekodereinheitsschaltungen 144 auf. Die N+1 redundanten Spaltendekodereinheitsschaltungen 144 sind entsprechend den N+1 Ersatzspaltenauswahlleitungen SCSL0-SCSLN vorgesehen. Die Vordekodiersignale Z0-ZN sind vorher den ent­ sprechenden Ersatzspaltenauswahlleitungen SCSL0-SCSLN zugeord­ net.

Jede redundante Spaltendekodereinheitsschaltung 144 weist In­ verter 145 und 146 auf, die in Reihe geschaltet sind. Wenn das zugeordnete Vordekodiersignal Zn auf den H-Pegel ansteigt, setzt die redundante Spaltendekodiereinheitsschaltung 144 die entsprechende Ersatzspaltenauswahlleitung SCSLn auf den H-Pegel des ausgewählten Pegels.

Fig. 17A-17D sind Zeitablaufdiagramme, die einen Spaltenaus­ wahlbetrieb des SDRAM zeigen. Wie in Fig. 17A-17D gezeigt ist, werden zu einem Zeitpunkt t1 die komplementären Spaltenadreßsi­ gnale /CAD0-/CAD7 und CAD0-CAD7 definiert.

Wenn die komplementären Spaltenadreßsignale /CAD0-/CAD7 und CAD0-CAD7 durch die Programmierschaltung 90 programmiert sind, fällt das Signal /SCE auf den L-Pegel und steigt das Signal CDE auf den H-Pegel zum Zeitpunkt t2 an, nachdem eine vorbestimmte Zeitdauer (Verzögerungszeit der Programmierschaltung 90) von dem Zeitpunkt t1 vergangen ist. Als Reaktion wird eine Ausgabe des Vordekoders 70 in Fig. 10, das ist das Vordekodiersignal Yk, auf den H-Pegel fixiert und eine Ausgabe der Spaltendeko­ dereinheitsschaltung 85 in Fig. 11, das heißt, die Spaltenaus­ wahlleitung CSLm wird auf dem L-Pegel fixiert. Zur gleichen Zeit steigt das in Fig. 13 gezeigte Vordekodiersignal Zn auf den H-Pegel an und steigt eine Ausgabe der redundanten Spalten­ dekodereinheitsschaltung 144, die in Fig. 16 gezeigt ist, das heißt, die Ersatzspaltenauswahlleitung SCSLn auf den H-Pegel an.

Wenn die komplementären Spaltenadreßsignale /CAD0-/CAD7 und CAD0-CAD7 nicht durch die Programmierschaltung 90 programmiert sind, ändert sich das Signal /SCE nicht derart, daß der H-Pegel gehalten wird, und das Signal CDE erreicht den H-Pegel zum Zeitpunkt t2. Als Reaktion erreichen eines der in Fig. 10 ge­ zeigten Vordekodiersignale Y12-Y19, das heißt, das Signal Yk, eines der Vordekodiersignale Y4-Y11, das heißt Yj, eines der Vordekodiersignale Y0-Y3, Yi, den H-Pegel und eine Ausgabe von einer der Spaltendekodereinheitsschaltungen 85, die in Fig. 11 gezeigt sind, das heißt, die Spaltenauswahlleitung CSLm, steigt auf den H-Pegel des ausgewählten Zustands. Andererseits wird das Vordekodiersignal Zn, das in Fig. 13 gezeigt ist, auf dem L-Pegel fixiert und eine Ausgabe der redundanten Dekoderein­ heitsschaltung 144 in Fig. 16, das heißt die Ersatzspaltenaus­ wahlleitung SCSLn wird auf dem L-Pegel des nicht ausgewählten Pegels fixiert.

Der Zugriff auf die Spaltenauswahlleitungen CSL und SCSL wird nicht bis zum Zeitpunkt t2 durchgeführt, da, wenn der Zugriff auf die Spaltenauswahlleitungen CSL und SCSL zum Zeitpunkt t1 gestartet wird, eine fehlerhafte Spaltenauswahlleitung CSLm zwischen den Zeiten t1 und t2 ausgewählt wird und eine Ersatz­ spaltenauswahlleitung SCSLn nach dem Zeitpunkt t2 ausgewählt wird, was in einer Mehrfachauswahl resultiert.

In dem normalen DRAM tritt, obwohl das Vordekodieren nach dem Erfassen eines Übergangs eines komplementären Adreßsignales durch eine Adreßübergangserfassungsschaltung gestartet wird, die Mehrfachauswahl nicht auf, aufgrund einer ausreichend lan­ gen Verzögerungszeit der Adreßübergangserfassungsschaltung.

Bei dem der Anmelderin bekannten SDRAM wird jedoch der Zugriff auf die Spaltenauswahlleitung CSL nicht durchgeführt, bis das Signal /SCE definiert ist, sogar wenn keine fehlerhafte Spalte vorhanden ist und die Ersatzspaltenauswahlleitung SCSL nicht verwendet wird. Als Ergebnis ist eine nutzlose Wartezeit vor­ handen.

Es ist Aufgabe der vorliegenden Erfindung, eine Halbleiterspei­ chereinrichtung vorzusehen, bei der eine höhere Zugriffsge­ schwindigkeit erreicht werden kann, sogar wenn eine Ersatzspei­ cherzelle nicht genutzt wird.

Die Aufgabe wird durch die Halbleiterspeichereinrichtung des Anspruches 1 gelöst.

Weiterbildungen der Erfindung sind in den Unteransprüchen ange­ geben.

Es ist eine erste Gatterschaltung zwischen einer Ersatzauswahl­ leitung und einem ersten Dekoder für die Ersatzauswahlleitung, dessen Ausgabe definiert ist, nachdem eine erste Zeitdauer von einer Eingabe eines Adreßsignales vergangen ist, vorgesehen, und es ist eine zweite Gatterschaltung zwischen einer Auswahl­ leitung und einem zweiten Dekoder für die Auswahlleitung, des­ sen Ausgabe definiert ist, nachdem eine zweite Zeitdauer, die kürzer ist als die erste Zeitdauer, von einer Eingabe eines Adreßsignales vergangen ist, vorgesehen. Eine Signalerzeugungs­ schaltung gibt ein Aktivierungssignal derart aus, daß die erste und zweite Gatterschaltung leitend werden, nachdem die erste Zeitdauer von der Eingabe eines Adreßsignales vergangen ist, wenn eine Ersatzspeicherzelle verwendet wird. Wenn eine Ersatz­ speicherzelle nicht verwendet wird, gibt die Signalerzeugungs­ schaltung ein Aktivierungssignal derart aus, daß die erste und zweite Gatterschaltung leitend werden, nachdem die zweite Zeit­ dauer von der Eingabe eines Adreßsignals vergangen ist. Vergli­ chen mit dem der Anmelderin bekannten Ansatz, bei dem die erste und zweite Gatterschaltung leitend werden, nachdem eine erste Zeitdauer von einer Eingabe eines Adreßsignals vergangen ist, sogar wenn eine Ersatzspeicherzelle verwendet wird oder nicht, kann die Zugriffsgeschwindigkeit erhöht werden, wenn eine Er­ satzspeicherzelle nicht benutzt wird.

Bevorzugt weist die Signalerzeugungsschaltung eine erste und zweite Verzögerungsschaltung zum Verzögern eines Referenzsigna­ les, das synchron mit einem Adreßsignal ist, um die erste Zeit­ dauer bzw. die zweite Zeitdauer, eine Sicherung, die zum Pro­ grammieren, ob eine Ersatzspeicherzelle verwendet wird oder nicht, verwendet wird, und eine Gatterschaltung, die entspre­ chend dem Ergebnis der Programmierung durch die Sicherung zu­ läßt, daß ein Ausgabesignal von der ersten oder der zweiten Verzögerungsschaltung als ein Aktivierungssignal durchgelassen wird, auf. Folglich kann die Signalerzeugungsschaltung einfach gebildet sein.

Noch bevorzugter weist die Signalerzeugungsschaltung eine Mehr­ zahl von Verzögerungsschaltungen auf, die in Reihe geschaltet sind, zum Verzögern eines Referenzsignals, das synchron mit ei­ nem Adreßsignal ist, um eine erste Zeitdauer oder eine zweite Zeitdauer derart, daß ein Aktivierungssignal erzeugt wird. Jede Verzögerungsschaltung weist einen ersten und zweiten Transi­ stor, die einen Inverter bilden, eine erste Sicherung und ein erstes Widerstandselement, die parallel geschaltet sind, zum Schalten eines Ladungsstromes des Inverters von/zu einem höhe­ ren Pegel zu/von einem niedrigeren Pegel und eine zweite Siche­ rung und ein zweites Widerstandselement, die parallel geschal­ tet sind, zum Schalten eines Entladestromes des Inverters von/zu einem höheren Pegel zu/von einem niedrigerem Pegel auf. Die Signalerzeugungsschaltung kann somit einfach gebildet sein.

Weiterhin weist die Signalerzeugungsschaltung bevorzugt eine Mehrzahl von Verzögerungsschaltungen auf, die in Reihe geschal­ tet sind, zum Verzögern eines Referenzsignals, das synchron mit einem Adreßsignal ist, um eine erste Zeitdauer oder eine zweite Zeitdauer derart, daß ein Aktivierungssignal erzeugt wird. Jede Verzögerungsschaltung weist eine zweiten und vierten Transi­ stor, die einen Inverter bilden, einen ersten Transistor und eine erste Sicherung, die parallel geschaltet sind, zum Schal­ ten eines Ladestromes des Inverters von/zu einem höheren Pegel zu/von einem niedrigeren Pegel und einen dritten Transistor und eine zweite Sicherung, die parallel geschaltet sind, zum Schal­ ten eines Entladestromes des Inverters von/zu einem höheren Pe­ gel zu/von einem niedrigeren Pegel auf. Folglich kann die Si­ gnalerzeugungsschaltung einfach gebildet sein.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der folgenden Beschreibung von Ausführungsformen an­ hand der Figuren. Von den Figuren zeigen:

Fig. 1 ein Schaltungsdiagramm, das eine Struktur einer Sicherungsschaltung eines SDRAM entsprechend der ersten Ausführungsform zeigt;

Fig. 2 ein Blockschaltbild, das eine Struktur einer Signalerzeugungsschaltung, die durch ein Ausgabesignal von der in Fig. 1 gezeigten Sicherungsschaltung gesteuert wird, zeigt;

Fig. 3A-3C Zeitablaufdiagramm, die einen Betrieb der in Fig. 2 gezeigten Signalerzeugungs­ schaltung zeigen;

Fig. 4A-4D Zeitablaufdiagramme, die einen Betrieb des in Fig. 1 bis 3 gezeigten SDRAM zei­ gen;

Fig. 5 ein Schaltungsdiagramm, das eine Struktur einer Signalerzeugungsschaltung eines SDRAM entsprechend der zweiten Ausfüh­ rungsform zeigt;

Fig. 6 ein Schaltungsdiagramm, das eine Struktur einer Verzögerungsschaltung in Fig. 5 zeigt;

Fig. 7 ein Schaltungsdiagramm, das eine Struktur einer Verzögerungsschaltung des SDRAM entsprechend der dritten Ausführungsform zeigt;

Fig. 8 ein Blockschaltbild, das eine Struktur eines der Anmelderin bekannten SDRAM zeigt;

Fig. 9 ein Blockschaltbild, das eine Struktur eines Hauptabschnittes SDRAM in Fig. 8 mit einem teilweise ausgelassenen Ab­ schnitt zeigt;

Fig. 10A-10C Schaltungsdiagramme, die Strukturen der Vordekoder, die in einer Steuerschaltung in Fig. 8 enthalten sind, zeigen;

Fig. 11 ein Schaltungsdiagramm, das eine Struktur einer Spaltendekodereinheitsschaltung, die in einem Spaltendekoder in Fig. 8 enthalten ist, zeigt;

Fig. 12 ein Blockschaltbild, das teilweise eine Programmierschaltung zeigt, die in der Steuerschaltung in Fig. 8 enthalten ist;

Fig. 13 ein Schaltungsdiagramm, das eine Struktur des anderen Abschnitts der Programmier­ schaltung, die in der Steuerschaltung in Fig. 8 enthalten ist, zeigt;

Fig. 14A und 14B Zeitablaufdiagramme, die zum Beschreiben des Vorladesignales /PC in Fig. 12 vorge­ sehen sind;

Fig. 15 ein Schaltungsdiagramm, das eine Struktur eines Schaltinverters in Fig. 12 zeigt;

Fig. 16 ein Schaltungsdiagramm, das eine Struktur einer redundanten Spaltendekodereinheits­ schaltung, die in einem redundanten Spal­ tendekoder in Fig. 8 enthalten ist, zeigt; und

Fig. 17A-17D Zeitablaufdiagramme, die einen Betrieb des in Fig. 8-16 gezeigten SDRAM zeigen.

Erste Ausführungsform

Fig. 1 ist ein Schaltungsdiagramm, das eine Struktur einer Si­ cherungs- bzw. Schmelzschaltung 1 zeigt, die in einem SDRAM entsprechend der ersten Ausführungsform enthalten ist.

Wie in Fig. 1 gezeigt ist, weist die Sicherungsschaltung 1 ein NAND-Gatter 2, Inverter 3 und 8, P-Kanal-MOS-Transistoren 4 und 5, eine Sicherung 6 und einen N-Kanal-MOS-Transistor 7 auf. Das NAND-Gatter 2 empfängt ein Signal /POR (Rücksetzen eines Ein­ schaltzustandes) und ein Vorladesignal /PC. Das Signal /POR steigt auf den H-Pegel an, nachdem von einem Einschalten der Stromversorgung des SDRAM eine vorbestimmte Zeitdauer vergangen ist. Wenn das Signal /POR auf dem L-Pegel ist, wird der SDRAM intern zurückgesetzt.

Der P-Kanal-MOS-Transistor 4, die Sicherung 6 und der N-Kanal- MOS-Transistor 7 sind zwischen der Leitung des Versorgungspo­ tentials Vcc und der Leitung des Massepotentials GND in Reihe geschaltet. Eine Ausgabe von dem NAND-Gatter 2 wird an die Ga­ tes der MOS-Transistoren 4 und 7 über den Inverter 3 geliefert. Der P-Kanal-MOS-Transistor 5 ist parallel mit dem P-Kanal-MOS- Transistor 4 geschaltet. Der Drain (Knoten N5) des P-Kanal-MOS- Transistors 5 ist mit dem Gate des P-Kanal-MOS-Transistors 5 über den Inverter 8 verbunden. Der P-Kanal-MOS-Transistor 5 und der Inverter 8 bilden eine Halteschaltung. Eine Ausgabe des In­ verters 8 ist ein Ausgabesignal ΦS von der Sicherungsschaltung 1.

Wenn keine fehlerhafte Spalte in dem Speicherfeld 56a vorhanden ist und die Ersatzspaltenauswahlleitung SCSL nicht verwendet wird, ist die Sicherung 6 nicht durchgeschmolzen. In diesem Fall bilden der P-Kanal-MOS-Transistor 4, die Sicherung 6 und der N-Kanal-MOS-Transistor 7 einen Inverter. Zur Zeit eines Zu­ griffs erreichen beide Signale /POR und /PC den H-Pegel derart, daß das Signal ΦS ebenfalls den H-Pegel erreicht.

Wenn eine fehlerhafte Spalte in dem Speicherfeld 56a vorhanden ist und die Ersatzspaltenauswahlleitung SCSL verwendet wird, ist die Sicherung 6 durchgeschmolzen. In diesem Fall ist, wenn zumindest eines von dem Signal /POR und dem Vorladesignal /PC auf den L-Pegel fällt, der P-Kanal-MOS-Transistor 4 eingeschal­ tet, erreicht der Knoten N5 den H-Pegel und wird das Signal ΦS auf dem L-Pegel durch die Halteschaltung, die durch den P-Kanal-MOS-Transistor 5 und den Inverter 8 gebildet ist, gehal­ ten.

Fig. 2 ist ein Blockschaltbild, das eine Signalerzeugungsschal­ tung 10 in dem SDRAM darstellt. Wie in Fig. 2 gezeigt ist, weist die Signalerzeugungsschaltung 10 eine Verzögerungsschal­ tung 11, einen Inverter 12 und NAND-Gatter 13-15 auf. Ein Lese­ signal ΦR (oder ein Schreibsignal ΦW) wird direkt zu einem Ein­ gabeknoten des NAND-Gatters 13 geliefert und wird zu einem Ein­ gabeknoten des NAND-Gatter 14 über die Verzögerungsschaltung 11 geliefert. Wie in Fig. 3 gezeigt ist, steigt das Lesesignal ΦR (Schreibsignal ΦW) auf den H-Pegel an, wenn eine Leseanweisung (oder Schreibanweisung) bei dem Anstieg des Taktsignals CLK ge­ liefert wird, und fällt, wenn das Taktsignal CLK als nächstes fällt. Das Signal ΦS wird direkt zu dem anderen Eingabeknoten des NAND-Gatters 13 geliefert und wird zu dem anderen Eingabe­ knoten des NAND-Gatters 14 über den Inverter 12 geliefert. Das NAND-Gatter 15 empfängt die Ausgaben der NAND-Gatter 13 und 14 und erzeugt das Signal CDE.

Wenn die Sicherung 6 nicht durchgeschmolzen ist und das Signal ΦS auf dem H-Pegel zur Zeit eines Zugriffs ist, ist, da keine fehlerhafte Spalte in dem Speicherfeld 56a vorhanden ist, eine Ausgabe des NAND-Gatters 14 auf dem H-Pegel fixiert und die NAND-Gatter 13 und 15 arbeiten als ein Inverter für das Signal ΦR (ΦW). Folglich wird, wie in Fig. 3A-3C gezeigt ist, das Si­ gnal CDE das Signal, das durch Verzögern des Signales ΦR (ΦW) um die Verzögerungszeit Td1 der NAND-Gatter 13 und 15 erhalten wird.

Wenn die Sicherung 6 durchgeschmolzen ist und das Signal ΦS auf dem L-Pegel fixiert ist, ist, da eine fehlerhafte Spalte in dem Speicherfeld 56a vorhanden ist, eine Ausgabe des NAND-Gatters 13 auf dem H-Pegel fixiert und die NAND-Gatter 14 und 15 arbei­ ten als ein Inverter für eine Ausgabe von der Verzögerungs­ schaltung 11. Folglich ist das Signal CDE das Signal, das durch Verzögern des Signals ΦR (ΦW) um die Verzögerungszeit Td2 (< Td1) der Verzögerungsschaltung 11 und der NAND-Gatter 14 und 15, wie in Fig. 3A-3C gezeigt ist, erhalten wird. Die Zeit Td2-Td1 ist die Verzögerungszeit der Verzögerungsschaltung 11, die so eingestellt ist, daß sie die Zeit t2-t1 in Fig. 17A-17D ist.

Fig. 4A-4D sind Zeitablaufdiagramme, die einen Spaltenauswahl­ betrieb des SDRAM zum Vergleich mit Fig. 17A-17D zeigen. Wie in Fig. 4A-4D gezeigt ist, werden die komplementären Spaltenadreß­ signale /CAD0-/CAD7 und CAD0-CAD7 zur Zeit t1 definiert.

Wenn keine fehlerhafte Spalte in dem Speicherfeld 56a vorhanden ist, wird die Programmierschaltung 90, die in Fig. 12 und 13 gezeigt ist, nicht verwendet und die Sicherung 6 in der Siche­ rungsschaltung 1 ist nicht durchgeschmolzen. In diesem Fall wird das Signal /SCE auf dem H-Pegel gehalten und das Signal CDE steigt zur Zeit t1 an. Daher ist die Geschwindigkeit des Zugriffs auf die Spaltenauswahlleitung CSL verglichen mit dem in Fig. 17 gezeigten Fall um t2-t1 erhöht.

Wenn das Speicherfeld 56a eine fehlerhafte Spalte aufweist, wird die Programmierschaltung 90, die in Fig. 12 und 13 gezeigt ist, verwendet und die Sicherung 6 in der Sicherungsschaltung 1 ist durchgeschmolzen. In diesem Fall wird das Signal /SCE zur Zeit t2 definiert und das Signal CDE steigt auf den H-Pegel an. Als Ergebnis tritt eine Mehrfachauswahl der Spaltenauswahllei­ tung CSL und der Ersatzspaltenauswahlleitung SCSL nicht auf.

Die andere Struktur und der Betrieb des obigen SDRAM ist ähn­ lich zu dem des der Anmelderin bekannten SDRAM und eine Be­ schreibung davon wird nicht wiederholt.

In dieser Ausführungsform wird, wenn die Ersatzspaltenauswahl­ leitung SCSL nicht verwendet wird, der Zugriff auf die Spalten­ auswahlleitung CSL zur gleichen Zeit gestartet, zu der ein kom­ plementäres Spaltenadreßsignal definiert wird. Wenn die Ersatz­ spaltenauswahlleitung SCSL verwendet wird, wird der Zugriff auf die Spaltenauswahlleitung CSL oder die Ersatzspaltenauswahllei­ tung SCSL gestartet, nachdem das Signal /SCE definiert ist. Folglich kann, wenn die Ersatzspaltenauswahlleitung SCSL nicht verwendet wird, die Zugriffsgeschwindigkeit auf die Spaltenaus­ wahlleitung CSL erhöht werden. Weiterhin kann die Mehrfachaus­ wahl verhindert werden, wenn die Ersatzspaltenauswahlleitung SCSL verwendet wird.

Zweite Ausführungsform

Fig. 5 ist ein Schaltungsdiagramm, das eine Struktur einer Si­ gnalerzeugungsschaltung 20 zeigt, die in einem SDRAM entspre­ chend der zweiten Ausführungsform enthalten ist. Wie in Fig. 5 gezeigt ist, weist die Signalerzeugungsschaltung 20 eine gerade Anzahl (4 in Fig. 5) von Verzögerungsschaltungen 21, die in Reihe geschaltet sind, auf und verzögert das Signal ΦR (ΦW) derart, daß das Signal CDE erzeugt wird.

Wie in Fig. 6 gezeigt ist, weist die Verzögerungsschaltung 21 Sicherungen 22 und 23, Widerstandselemente 24 und 25, einen P-Kanal-MOS-Transistor 26 und einen N-Kanal-MOS-Transistor 27 auf. Die Sicherung 22 und der P-Kanal-MOS-Transistor 26 sind zwischen der Leitung des Versorgungspotentials Vcc und einem Ausgabeknoten 21b der Verzögerungsschaltung 21 in Reihe ge­ schaltet. Die Sicherung 23 und der N-Kanal-MOS-Transistor 27 sind zwischen der Leitung des Massepotentials GND und dem Aus­ gabeknoten 21b in Reihe geschaltet. Die Gates der MOS-Transistoren 26 und 27 sind mit einem Eingabeknoten 21a der Verzögerungsschaltung 21 verbunden. Die Widerstandselemente 24 und 25 sind parallel mit den Sicherungen 22 bzw. 23 geschaltet.

Die Sicherungen 22 und 23 sind nicht durchgeschmolzen, wenn keine fehlerhafte Spalte in dem Speicherfeld 56a vorhanden ist und die Ersatzspaltenauswahlleitung SCSL nicht verwendet wird. In diesem Fall ist, wenn das Potential des Eingabeknotens 21a den H-Pegel erreicht, der N-Kanal-MOS-Transistor 27 eingeschal­ tet und der P-Kanal-MOS-Transistor 26 ist derart ausgeschaltet, daß der Ausgabeknoten 21b über den N-Kanal-MOS-Transistor 27, die Sicherung 23 und das Widerstandselement 25 auf den L-Pegel entladen wird. Wenn das Potential des Eingabeknotens 21a auf den L-Pegel fällt, wird der P-Kanal-MOS-Transistor 26 einge­ schaltet und der N-Kanal-MOS-Transistor 27 wird derart ausge­ schaltet, daß der Ausgabeknoten 21b über die Sicherung 22, das Widerstandselement 24 und den P-Kanal-MOS-Transistor 26 auf den H-Pegel geladen wird. Als Ergebnis ist die Verzögerungszeit der Verzögerungsschaltung 21 relativ kurz. Die Verzögerungszeit der Signalerzeugungsschaltung 20 ist derart eingestellt, daß sie die Verzögerungszeit Td1, die in Fig. 3 gezeigt ist, ist.

Die Sicherungen 22 und 23 werden durchgeschmolzen, wenn das Speicherfeld 56a eine fehlerhafte Spalte aufweist und eine Er­ satzspaltenauswahlleitung SCSL verwendet wird. In diesem Fall wird, wenn das Potential des Eingabeknotens 21a auf den H-Pegel ansteigt, der N-Kanal-MOS-Transistor 27 eingeschaltet und der P-Kanal-MOS-Transistor 26 wird derart ausgeschaltet, daß der Ausgabeknoten 21b über den N-Kanal-MOS-Transistor 27 und das Widerstandselement 25 auf den L-Pegel entladen wird. Wenn das Potential des Eingabeknotens 21a auf den L-Pegel fällt, wird der P-Kanal-MOS-Transistor 26 eingeschaltet und der N-Kanal- MOS-Transistor 27 wird derart ausgeschaltet, daß der Ausgabe­ knoten 21b über das Widerstandselement 24 und den P-Kanal-MOS- Transistor 26 auf den H-Pegel geladen wird. Als Ergebnis wird die Verzögerungszeit der Verzögerungsschaltung 21 relativ lang. Die Verzögerungszeit der Signalerzeugungsschaltung 20 ist der­ art eingestellt, daß sie die in Fig. 3 gezeigte Verzögerungs­ zeit Td2 ist.

Die andere Struktur und der andere Betrieb des SDRAM sind ähn­ lich zu denen entsprechend der ersten Ausführungsform und eine Beschreibung davon wird nicht wiederholt.

Entsprechend dieser Ausführungsform kann ein ähnlicher Effekt zu dem der ersten Ausführungsform erhalten werden und weiterhin ist die Struktur vereinfacht.

Dritte Ausführungsform

Fig. 7 ist ein Schaltungsdiagramm, das eine Struktur einer Ver­ zögerungsschaltung 30, die in einem SDRAM entsprechend der dritten Ausführungsform enthalten ist, zeigt.

Wie in Fig. 7 gezeigt ist, besteht ein Unterschied zwischen dem SDRAM und dem entsprechend der zweiten Ausführungsform darin, daß die Verzögerungsschaltung 21 in der Signalerzeugungsschal­ tung 20 von Fig. 5 durch die Verzögerungsschaltung 30 ersetzt ist.

Die Verzögerungsschaltung 30 weist P-Kanal-MOS-Transistoren 31 und 32, N-Kanal-MOS-Transistoren 33 und 34 und Sicherungen 35 und 36 auf. Die MOS-Transistoren 31-34 weisen die gleiche Größe auf. Die P-Kanal-MOS-Transistoren 31 und 32 sind zwischen der Leitung des Versorgungspotentials Vcc und einem Ausgabeknoten 30b der Verzögerungsschaltung 30 in Reihe geschaltet. Die N-Kanal-MOS-Transistoren 34 und 33 sind zwischen der Leitung des Massepotentials GND und dem Ausgabeknoten 30b der Verzögerungs­ schaltung 30 in Reihe geschaltet. Die Gates der MOS-Transistoren 31-34 sind mit einem Eingabeknoten 30a der Verzö­ gerungsschaltung 20 verbunden. Die Sicherungen 35 und 36 sind parallel mit MOS-Transistor 31 bzw. 34 verbunden.

Wenn das Speicherfeld 56a keine fehlerhafte Spalte aufweist und die Ersatzspaltenauswahlleitung SCSL nicht verwendet wird, sind die Sicherung 35 und 36 nicht durchgeschmolzen. In diesem Fall werden, wenn das Potential des Eingabeknotens 31a den H-Pegel erreicht, die N-Kanal-MOS-Transistoren 33 und 34 derart einge­ schaltet und die P-Kanal-MOS-Transistoren 31 und 32 derart aus­ geschaltet, daß der Ausgabeknoten 30b über die N-Kanal-MOS- Transistoren 33 und 34 und die Sicherung 36 auf den L-Pegel entladen wird. Wenn das Potential des Eingabeknotens 30a auf den L-Pegel fällt, werden die P-Kanal-MOS-Transistoren 31 und 32 derart eingeschaltet und die N-Kanal-MOS-Transistoren 33 und 34 derart ausgeschaltet, daß der Ausgabeknoten 30b über die P-Kanal-MOS-Transistoren 31 und 32 und die Sicherung 35 auf den H-Pegel geladen wird. Als Ergebnis wird die Verzögerungszeit der Verzögerungsschaltung 30 relativ lang. Die Verzögerungszeit der Signalerzeugungsschaltung 20 ist derart eingestellt, daß sie die in Fig. 3 gezeigte Verzögerungszeit Td1 ist.

Wenn das Speicherfeld 56a eine fehlerhafte Spalte aufweist und die Ersatzspaltenauswahlleitung SCSL verwendet wird, sind die Sicherungen 35 und 36 durchgeschmolzen. In diesem Fall werden, wenn das Potential des Eingabeknotens 30a auf den H-Pegel an­ steigt, die N-Kanal-MOS-Transistoren 33 und 34 derart einge­ schaltet und die P-Kanal-MOS-Transistoren 31 und 32 derart aus­ geschaltet, daß der Ausgabeknoten 30b über die die N-Kanal-MOS- Transistoren 33 und 34 auf den L-Pegel entladen wird. Wenn das Potential des Eingabeknotens 30a auf den L-Pegel fällt, werden die P-Kanal-MOS-Transistoren 31 und 32 derart eingeschaltet und die N-Kanal-MOS-Transistoren 33 und 34 derart ausgeschaltet, daß der Ausgabeknoten 30b über die P-Kanal-MOS-Transistoren 31 und 32 auf den H-Pegel geladen wird. Folglich wird die Verzöge­ rungszeit der Verzögerungsschaltung 30 relativ lang. Die Verzö­ gerungszeit der Signalerzeugungsschaltung 20 ist so einge­ stellt, daß sie die in Fig. 3 gezeigte Verzögerungszeit Td1 ist.

Entsprechend dieser Ausführungsform kann ein ähnlicher Effekt zu dem der zweiten Ausführungsform erhalten werden.

Claims (4)

1. Halbleiterspeichereinrichtung, in der ein Datenwert elek­ trisch wiedereinschreibbar ist, mit
einer Mehrzahl von Speicherzellen (MC), die jeweils einen Da­ tenwert speichern,
einer Auswahlleitung (CSL), die entsprechend jeder Speicherzel­ le (MC) zum Auswählen einer entsprechenden Speicherzelle (MC) vorgesehen ist,
einer Ersatzspeicherzelle (MC) zum Ersetzen einer fehlerhaften Speicherzelle (MC) der Mehrzahl von Speicherzellen (MC),
einer Ersatzspaltenauswahlleitung (SCSL) zum Auswählen der Er­ satzspeicherzelle (MC),
einem ersten Dekoder (90), der als Reaktion auf eine Eingabe eines Adreßsignales, das die Ersatzauswahlleitung (SCSL) be­ stimmt, ein Signal auf einem ausgewählten Pegel ausgibt, nach­ dem eine erste Zeit (Td2) von der Zeit der Eingabe vergangen ist,
einem zweiten Dekoder (70, 75, 80), der als Reaktion auf eine Eingabe eines Adreßsignales, das die Auswahlleitung (CSL) be­ stimmt, ein Signal auf dem ausgewählten Pegel, nachdem eine zweite Zeit (Td1), die kürzer ist als die erste Zeit (Td2), von der Zeit der Eingabe vergangen ist, ausgibt und als Reaktion auf die Ausgabe eines Signals auf dem ausgewählten Pegel von dem ersten Dekoder (90) ein Signal auf einem nicht-ausgewählten Pegel ausgibt,
einer Signalerzeugungseinrichtung (1, 10; 20) zum Ausgeben ei­ nes Aktivierungssignales (CDE), nachdem die erste Zeit (Td2) von der Zeit der Eingabe des Adreßsignales vergangen ist, wenn die Ersatzspeicherzelle (MC) aufgrund des Vorhandenseins der fehlerhaften Speicherzelle (MC) verwendet wird, und zum Ausge­ ben des Aktivierungssignales (CDE), nachdem die zweite Zeit (Td1) von der Zeit der Eingabe des Adreßsignales vergangen ist, wenn die Ersatzspeicherzelle (MC) aufgrund dem Nichtvorhanden­ sein der fehlerhaften Speicherzelle (MC) nicht verwendet wird,
einer ersten Gattereinrichtung (138), die zwischen dem ersten Dekoder (90) und der Spaltenauswahlleitung (SCSL) vorgesehen ist, zum Übertragen eines Ausgabesignales des ersten Dekoders (90) zu der Ersatzauswahlleitung (SCSL) als Reaktion auf die Ausgabe des Aktivierungssignals (CDE) von der Signalerzeugungs­ einrichtung (1, 10; 20) und
einer zweiten Gattereinrichtung (78, 83), die zwischen dem zweiten Dekoder (70, 75, 80) und der Auswahlleitung (CSL) vor­ gesehen ist, zum Übertragen eines Ausgabesignals des zweiten Dekoders (70, 75, 80) zu der Auswahlleitung (CSL) als Reaktion auf die Ausgabe des Aktivierungssignals (CDE) von der Signaler­ zeugungseinrichtung (1, 10; 20)

2. Halbleiterspeichereinrichtung nach Anspruch 1, bei der die Signalerzeugungseinrichtung (1, 10)
eine erste Verzögerungsschaltung (11, 14, 15) zum Verzögern ei­ nes Referenzsignales (ΦR, ΦW), das synchron zu dem Adreßsignal ist, um die erste Zeit derart, daß es ausgegeben wird,
eine zweite Verzögerungsschaltung (13, 15) zum Verzögern des Referenzsignals (ΦR, ΦW) um die zweite Zeit derart, daß es aus­ gegeben wird,
eine Sicherung (6), die zum Programmieren, ob die Ersatzspei­ cherzelle (MC) verwendet wird oder nicht, verwendet wird,
eine Gatterschaltung, die ein Ausgabesignal der ersten Verzöge­ rungsschaltung (11, 14, 15) als das Aktivierungssignal (CDE) durchläßt, wenn die Verwendung der Ersatzspeicherzelle (MC) durch die Sicherung (6) programmiert ist, und ein Ausgabesignal der zweiten Verzögerungsschaltung (13, 15) als das Aktivie­ rungssignal (CDE) durchläßt, wenn keine Verwendung der Ersatz­ speicherzelle (NC) durch die Sicherung (6) programmiert ist, auf.

3. Halbleiterspeichereinrichtung nach Anspruch 1 oder 2, bei der die Signalerzeugungsschaltung (20)
eine Mehrzahl von Verzögerungsschaltungen (21), die in Reihe geschaltet sind, zum Verzögern eines Referenzsignales (ΦR, ΦW), das synchron zu dem Adreßsignal ist, um die erste oder zweite Zeit derart, daß das Aktivierungssignal (CDE) erzeugt wird, aufweist, und
wobei jede Verzögerungsschaltung (21)
einen ersten Transistor (26) eines ersten Leitungstyps, dessen Eingabeelektrode mit einem Eingabeknoten (21a) verbunden ist und dessen erste Elektrode mit einem Ausgabeknoten (21b) ver­ bunden ist,
einen zweiten Transistor (27) eines zweiten Leitungstyps, des­ sen Eingabeelektrode mit dem Eingabeknoten (21a) verbunden ist und dessen erste Elektrode mit einem Ausgabeknoten (21b) ver­ bunden ist,
eine erste Sicherung (22), die zwischen einer Leitung eines Versorgungspotentials (Vcc) und einer zweiten Elektrode des er­ sten Transistors (26) geschaltet ist und die durchgeschmolzen ist, wenn die Ersatzspeicherzelle (MC) verwendet wird,
eine zweite Sicherung (23), die zwischen einer Leitung eines Massepotentials (GND) und einer zweiten Elektrode des zweiten Transistors (27) geschaltet ist und die durchgeschmolzen ist, wenn die Ersatzspeicherzelle (MC) verwendet wird, und
ein erstes und zweites Widerstandselement (24, 25), das paral­ lel mit der ersten bzw. zweiten Sicherung (22, 23) verbunden ist, aufweist.

4. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 3, bei der
die Signalerzeugungsschaltung (20) eine Mehrzahl von Verzöge­ rungsschaltungen (30), die in Reihe geschaltet sind, zum Verzö­ gern eines Referenzsignales (ΦR, ΦW), das synchron zu dem Adreßsignal ist, um die erste oder zweite Zeit derart, daß das Aktivierungssignal (CDE) erzeugt wird, aufweist und wobei jede Verzögerungsschaltung (30)
einen ersten und zweiten Transistor (31, 32) eines ersten Lei­ tungstyps, die zwischen der Leitung des Versorgungspotentials (Vcc) und einem Ausgabeknoten (30b) in Reihe geschaltet sind und deren Eingabeelektrode jeweils mit einem Eingabeknoten (30a) verbunden ist,
einen dritten und vierten Transistor (34, 33) eines zweiten Leitungstyps, die zwischen der Leitung des Massepotentials (GND) und dem Ausgabeknoten (30b) in Reihe geschaltet sind und deren Eingabeelektrode jeweils mit dem Eingabeknoten (30a) ver­ bunden ist, und
eine erste und zweite Sicherung (35, 36), die parallel mit dem ersten bzw. dritten Transistor (31, 34) geschaltet sind und weggeschmolzen sind, wenn die Ersatzspeicherzelle (MC) verwen­ det wird, aufweist.