JPH07230686A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH07230686A JPH07230686A JP6020939A JP2093994A JPH07230686A JP H07230686 A JPH07230686 A JP H07230686A JP 6020939 A JP6020939 A JP 6020939A JP 2093994 A JP2093994 A JP 2093994A JP H07230686 A JPH07230686 A JP H07230686A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 スペアカラムの数をブロックライトのカラム
数より少なくして極力チップ面積の増加を抑え、ブロッ
クライトモードに対応可能でしかも低コストの半導体記
憶装置を提供することを目的とする。 【構成】 ノーマルカラムＣＯＬ１〜ＣＯＬ１５とスペ
アカラムＳＣＯＬ０及びＳＣＯＬ１とを備えるメモリセ
ルアレイと、メモリセルアレイ内のカラム位置を指定す
るｋ＋１ビットの列アドレスＡ０Ｃ〜Ａ３Ｃ（ｋ＝３）
と、列アドレスに基づきノーマルカラムを選択するノー
マル列選択手段と、列アドレスに基づきスペアカラムを
選択するスペア列選択手段とを具備し、列アドレスの下
位Ｎビット（Ｎ＝２）が特定されず、２N 個のカラムに
同時にＩ／Ｏ１個当たり２N ビットのデータを書き込む
ブロックライトモードを備え、選択される前記スペアカ
ラムの数は、２N-1 個以下である。
数より少なくして極力チップ面積の増加を抑え、ブロッ
クライトモードに対応可能でしかも低コストの半導体記
憶装置を提供することを目的とする。 【構成】 ノーマルカラムＣＯＬ１〜ＣＯＬ１５とスペ
アカラムＳＣＯＬ０及びＳＣＯＬ１とを備えるメモリセ
ルアレイと、メモリセルアレイ内のカラム位置を指定す
るｋ＋１ビットの列アドレスＡ０Ｃ〜Ａ３Ｃ（ｋ＝３）
と、列アドレスに基づきノーマルカラムを選択するノー
マル列選択手段と、列アドレスに基づきスペアカラムを
選択するスペア列選択手段とを具備し、列アドレスの下
位Ｎビット（Ｎ＝２）が特定されず、２N 個のカラムに
同時にＩ／Ｏ１個当たり２N ビットのデータを書き込む
ブロックライトモードを備え、選択される前記スペアカ
ラムの数は、２N-1 個以下である。
Description
【０００１】
【産業上の利用分野】本発明は高集積、高速動作するＤ
ＲＡＭ等の半導体記憶装置に係り、特に、スペアカラム
の数をブロックライトモード時のブロック単位となるカ
ラム数より少なくして極力チップ面積の増加を抑え、ブ
ロックライトモードに対応可能で低コストの半導体記憶
装置に関する。
ＲＡＭ等の半導体記憶装置に係り、特に、スペアカラム
の数をブロックライトモード時のブロック単位となるカ
ラム数より少なくして極力チップ面積の増加を抑え、ブ
ロックライトモードに対応可能で低コストの半導体記憶
装置に関する。
【０００２】
【従来の技術】画像用メモリのランダムアクセスポート
部として用いられるＤＲＡＭは、表示用データを蓄えて
おくフレームバッファとして使用されるため、高速にデ
ータを書き換える機能が要求される。その要求を満たす
機能の１つとしてブロックライドモードがある。
部として用いられるＤＲＡＭは、表示用データを蓄えて
おくフレームバッファとして使用されるため、高速にデ
ータを書き換える機能が要求される。その要求を満たす
機能の１つとしてブロックライドモードがある。
【０００３】ブロックライトモードとは、ＤＲＡＭの列
アドレスの下位Ｎビット（Ｎは１以上の整数）をドント
ケア（don't care）にした場合に、Ｉ／Ｏ（Input/Outp
ut）１個当たり２N 個のカラムに対して、同時に同じデ
ータを書き込むモードである。また、このブロックライ
ドモードでは、Ｉ／Ｏ毎にもカラム毎にも選択的にマス
クする（書き込まないこと）ことが可能である。
アドレスの下位Ｎビット（Ｎは１以上の整数）をドント
ケア（don't care）にした場合に、Ｉ／Ｏ（Input/Outp
ut）１個当たり２N 個のカラムに対して、同時に同じデ
ータを書き込むモードである。また、このブロックライ
ドモードでは、Ｉ／Ｏ毎にもカラム毎にも選択的にマス
クする（書き込まないこと）ことが可能である。
【０００４】これらの機能を満足したＤＲＡＭにおけ
る、スペアカラムを含むメモリセル部の概略、並びに、
該メモリセル部と周辺部とを接続するデータ線、列デコ
ーダ、列デコーダ線、及び列アドレスとの関係説明図を
図６に示す。
る、スペアカラムを含むメモリセル部の概略、並びに、
該メモリセル部と周辺部とを接続するデータ線、列デコ
ーダ、列デコーダ線、及び列アドレスとの関係説明図を
図６に示す。
【０００５】同図において、データ線ＤＱ０〜ＤＱ３は
一般的に相補線であって、２本で１組の構成をとること
が多いが、煩雑を避けるために、図６では１組のデータ
線を全て１本線で表現している。尚、簡単のために、以
下の説明では、Ｉ／Ｏ数ｎを１とし、カラム数を１６
（ｋ＝３；列アドレスは４（＝ｋ＋１）ビット）とし、
更に、ブロックライトのカラム数を４（Ｎ＝２）と仮定
し、必要な列アドレスをＡ０Ｃ〜Ａ３Ｃ、並びにその逆
相信号を／Ａ０Ｃ〜／Ａ３Ｃとする。
一般的に相補線であって、２本で１組の構成をとること
が多いが、煩雑を避けるために、図６では１組のデータ
線を全て１本線で表現している。尚、簡単のために、以
下の説明では、Ｉ／Ｏ数ｎを１とし、カラム数を１６
（ｋ＝３；列アドレスは４（＝ｋ＋１）ビット）とし、
更に、ブロックライトのカラム数を４（Ｎ＝２）と仮定
し、必要な列アドレスをＡ０Ｃ〜Ａ３Ｃ、並びにその逆
相信号を／Ａ０Ｃ〜／Ａ３Ｃとする。
【０００６】１００はメモリセル部と周辺部をつなぐＤ
Ｑバッファであって、メモリセルからのデータをデコー
ド及び増幅して、読み出しデータ線３０を介して周辺部
にある出力バッファ３００へ転送する。また、周辺部に
ある入力バッファ２００からのデータをデコード及び増
幅して、メモリセルへ書き込むこともできる。書き込み
データは、入力バッファ２００から書き込みデータ線２
０を介してＤＱバッファ１００に与えられ、ＤＱバッフ
ァ１００がデータ線対ＤＱ０〜ＤＱ３を駆動する。
Ｑバッファであって、メモリセルからのデータをデコー
ド及び増幅して、読み出しデータ線３０を介して周辺部
にある出力バッファ３００へ転送する。また、周辺部に
ある入力バッファ２００からのデータをデコード及び増
幅して、メモリセルへ書き込むこともできる。書き込み
データは、入力バッファ２００から書き込みデータ線２
０を介してＤＱバッファ１００に与えられ、ＤＱバッフ
ァ１００がデータ線対ＤＱ０〜ＤＱ３を駆動する。
【０００７】ところで、ブロックライトモード時には、
４（＝２N ）カラム独立にマスクできなければならない
ため、データ線は４対必要である。マスクをせずに４カ
ラムすべてに書き込む場合には、４対のデータ線対ＤＱ
０〜ＤＱ３がすべて駆動される。また、マスクをするカ
ラムがある場合には、ＤＱバッファ１００の制御によっ
てそのカラムに対応するデータ線対は駆動されない。
４（＝２N ）カラム独立にマスクできなければならない
ため、データ線は４対必要である。マスクをせずに４カ
ラムすべてに書き込む場合には、４対のデータ線対ＤＱ
０〜ＤＱ３がすべて駆動される。また、マスクをするカ
ラムがある場合には、ＤＱバッファ１００の制御によっ
てそのカラムに対応するデータ線対は駆動されない。
【０００８】列デコーダＮＣＤ０〜ＮＣＤ３及びスペア
列デコーダＳＣＤの回路図を、それぞれ図７及び図８に
示す。
列デコーダＳＣＤの回路図を、それぞれ図７及び図８に
示す。
【０００９】後述する１ビットのリード・ライトモード
の場合に、無駄なデータ線対の消費電流を削減するため
に、列デコーダ系は以下の構成になっている。つまり、
列選択線ＣＳＬ０〜ＣＳＬ７及びスペア列選択線ＳＣＳ
Ｌ０及びＳＣＳＬ１は、選択線１本当り２カラムを選択
している。
の場合に、無駄なデータ線対の消費電流を削減するため
に、列デコーダ系は以下の構成になっている。つまり、
列選択線ＣＳＬ０〜ＣＳＬ７及びスペア列選択線ＳＣＳ
Ｌ０及びＳＣＳＬ１は、選択線１本当り２カラムを選択
している。
【００１０】列アドレス信号の下位２ビットのＡ１Ｃと
Ａ０Ｃは、図９に示す列部分デコーダＣＰＤで列部分デ
コードアドレスＹ０〜Ｙ３に変換され、ＤＱバッファ１
００に与えられ、４対のデータ線対５０から１対を選択
している。更に、下位から２番目の列アドレス信号Ａ１
Ｃは、ブロックライトモード時のみ高電位になるブロッ
クライトモード信号ＢＷと共に、列選択線ＣＳＬ０〜Ｃ
ＳＬ７、並びにスペア列選択線ＳＣＳＬ０及びＳＣＳＬ
１を制御する。
Ａ０Ｃは、図９に示す列部分デコーダＣＰＤで列部分デ
コードアドレスＹ０〜Ｙ３に変換され、ＤＱバッファ１
００に与えられ、４対のデータ線対５０から１対を選択
している。更に、下位から２番目の列アドレス信号Ａ１
Ｃは、ブロックライトモード時のみ高電位になるブロッ
クライトモード信号ＢＷと共に、列選択線ＣＳＬ０〜Ｃ
ＳＬ７、並びにスペア列選択線ＳＣＳＬ０及びＳＣＳＬ
１を制御する。
【００１１】以下、本従来例での動作を説明する。
【００１２】ブロックライトモードが選択されると、ブ
ロックライトモード信号ＢＷが高電位になる。図６から
分かるように、選択される列デコーダＮＣＤｍ（ｍ＝０
〜７）の３入力ＮＡＮＤゲートの入力である列デコーダ
制御信号ＣＳＰｘがすべて高電位であるから、列アドレ
スＡ１Ｃ及び／Ａ１Ｃの電位に関わらず、列選択線ＣＳ
Ｌ２ｍと列選択線ＣＳＬ２ｍ＋１が２本共に選択され
る。
ロックライトモード信号ＢＷが高電位になる。図６から
分かるように、選択される列デコーダＮＣＤｍ（ｍ＝０
〜７）の３入力ＮＡＮＤゲートの入力である列デコーダ
制御信号ＣＳＰｘがすべて高電位であるから、列アドレ
スＡ１Ｃ及び／Ａ１Ｃの電位に関わらず、列選択線ＣＳ
Ｌ２ｍと列選択線ＣＳＬ２ｍ＋１が２本共に選択され
る。
【００１３】また図９から分かるように、ブロックライ
トモード時は、列アドレス下位２ビットＡ１Ｃ〜／Ａ０
Ｃによらず、ＤＱバッファ１００に供給される列部分デ
コードアドレスＹ０〜Ｙ３はすべて高電位であるから、
書き込みデータ線３０からのデータは、ＤＱバッファ１
００でデコードされることなく４対のデータ線対５０に
転送される。この時、列選択線ＣＳＬ２ｍと列選択線Ｃ
ＳＬ２ｍ＋１が２本共選択されるため、書き込みデータ
は最終的に４つのカラムに書き込まれる。尚この場合、
データ線対ＤＱ０〜ＤＱ３は４対共に充放電を行う。
トモード時は、列アドレス下位２ビットＡ１Ｃ〜／Ａ０
Ｃによらず、ＤＱバッファ１００に供給される列部分デ
コードアドレスＹ０〜Ｙ３はすべて高電位であるから、
書き込みデータ線３０からのデータは、ＤＱバッファ１
００でデコードされることなく４対のデータ線対５０に
転送される。この時、列選択線ＣＳＬ２ｍと列選択線Ｃ
ＳＬ２ｍ＋１が２本共選択されるため、書き込みデータ
は最終的に４つのカラムに書き込まれる。尚この場合、
データ線対ＤＱ０〜ＤＱ３は４対共に充放電を行う。
【００１４】次に、本従来例における通常の１ビットの
リード・ライトモード時の動作を述べる。１ビットのリ
ード・ライトモードの場合には、当然ながら列アドレス
が全ビット（Ａ０Ｃ〜Ａ３Ｃ及び／Ａ０Ｃ〜／Ａ３Ｃ）
与えられる。また、ブロックライトモード信号ＢＷは低
電位である。
リード・ライトモード時の動作を述べる。１ビットのリ
ード・ライトモードの場合には、当然ながら列アドレス
が全ビット（Ａ０Ｃ〜Ａ３Ｃ及び／Ａ０Ｃ〜／Ａ３Ｃ）
与えられる。また、ブロックライトモード信号ＢＷは低
電位である。
【００１５】それ故、図６，７から分かるように、列ア
ドレスＡ１Ｃ及び／Ａ１Ｃの電位に応じて、列選択線Ｃ
ＳＬ２ｍと列選択線ＣＳＬ２ｍ＋１の何れかが選択され
る。更に、図９から分かるように、ブロックライトモー
ド信号ＢＷが低電位であるため、列アドレスの下位２ビ
ットＡ１Ｃ及びＡ０Ｃの電位に応じて、ＤＱバッファ１
００へ供給される列部分デコードアドレスＹ０〜Ｙ３の
内１つだけが高電位になるから、ＤＱバッファ１００に
おいて所定のデコードが行われる。
ドレスＡ１Ｃ及び／Ａ１Ｃの電位に応じて、列選択線Ｃ
ＳＬ２ｍと列選択線ＣＳＬ２ｍ＋１の何れかが選択され
る。更に、図９から分かるように、ブロックライトモー
ド信号ＢＷが低電位であるため、列アドレスの下位２ビ
ットＡ１Ｃ及びＡ０Ｃの電位に応じて、ＤＱバッファ１
００へ供給される列部分デコードアドレスＹ０〜Ｙ３の
内１つだけが高電位になるから、ＤＱバッファ１００に
おいて所定のデコードが行われる。
【００１６】例えばリードモードの場合、列選択線ＣＳ
Ｌが１本選択されると、２カラムのデータが２組のデー
タ線対に読み出される。そして残りの列アドレスに関す
るデコードはＤＱバッファ１００で行われ、最終的に１
カラム分のデータだけが読み出しデータ線３０に読み出
される。また、選択されない列選択線ＣＳＬに属する残
りの２カラムに関しては何も行われない。
Ｌが１本選択されると、２カラムのデータが２組のデー
タ線対に読み出される。そして残りの列アドレスに関す
るデコードはＤＱバッファ１００で行われ、最終的に１
カラム分のデータだけが読み出しデータ線３０に読み出
される。また、選択されない列選択線ＣＳＬに属する残
りの２カラムに関しては何も行われない。
【００１７】また、ライトモードの場合、書き込みデー
タ線２０からのデータがＤＱバッファ１００に与えられ
列アドレスの下位２ビットＡ１Ｃ及びＡ０Ｃのデコード
が行われ、データ線対の内１対だけに書き込みデータが
転送され、更に、選択された列選択線ＣＳＬを介して、
与えられたアドレスに対応するメモリセルに書き込まれ
る。結局、列選択線ＣＳＬが共通であるが選択されない
残りの１カラムに対応するデータ線対では、メモリセル
データの読み出しが行われる。また、選択されない列選
択線ＣＳＬに属する残りの２カラムに関しては何も行わ
れない。
タ線２０からのデータがＤＱバッファ１００に与えられ
列アドレスの下位２ビットＡ１Ｃ及びＡ０Ｃのデコード
が行われ、データ線対の内１対だけに書き込みデータが
転送され、更に、選択された列選択線ＣＳＬを介して、
与えられたアドレスに対応するメモリセルに書き込まれ
る。結局、列選択線ＣＳＬが共通であるが選択されない
残りの１カラムに対応するデータ線対では、メモリセル
データの読み出しが行われる。また、選択されない列選
択線ＣＳＬに属する残りの２カラムに関しては何も行わ
れない。
【００１８】従って、リード或いはライトに関わらず、
充放電を行うデータ線対は２対だけであるから、データ
線対の消費電流はブロックライトモードの場合と比較し
て半分に減少する。
充放電を行うデータ線対は２対だけであるから、データ
線対の消費電流はブロックライトモードの場合と比較し
て半分に減少する。
【００１９】このように、ブロックライトモードとそれ
以外のモードで選択される列選択線ＣＳＬの数を変える
ことにより、不必要なデータ線対の充放電を防ぎ、消費
電流の増加を抑える効果がある。
以外のモードで選択される列選択線ＣＳＬの数を変える
ことにより、不必要なデータ線対の充放電を防ぎ、消費
電流の増加を抑える効果がある。
【００２０】尚、上記説明では、Ｉ／Ｏ数ｎを１と仮定
したが、これは説明を簡単にするためであって、実際に
はｎ＝１に限定されない。また、上記説明ではカラム数
を１６とし、４カラムブロックライトで列選択線ＣＳＬ
１本当たりのカラム数を半分の２カラムにする例を示し
たが、原理的にはカラム数やブロックライトのカラム数
が幾つであっても良い。
したが、これは説明を簡単にするためであって、実際に
はｎ＝１に限定されない。また、上記説明ではカラム数
を１６とし、４カラムブロックライトで列選択線ＣＳＬ
１本当たりのカラム数を半分の２カラムにする例を示し
たが、原理的にはカラム数やブロックライトのカラム数
が幾つであっても良い。
【００２１】以上述べたように、本従来例はブロックラ
イトモードに対応した基本的回路構成であり、モードに
よっては消費電流を削減可能な回路構成例であるが、ブ
ロックライトのカラム数やＩ／Ｏ数が増えるに従って問
題点が生じてきた。その問題について以下に述べる。
イトモードに対応した基本的回路構成であり、モードに
よっては消費電流を削減可能な回路構成例であるが、ブ
ロックライトのカラム数やＩ／Ｏ数が増えるに従って問
題点が生じてきた。その問題について以下に述べる。
【００２２】一般に半導体記憶装置は、メモリセルやワ
ード線及びビット線等に起因して不良が発生し、該不良
による歩留まり低下の対策として冗長セル（スペアロ
ウ，スペアカラム）を備えている。例えば、あるカラム
に不良が発見されれば、その不良カラムのアドレスを比
較器に予めプログラムしておき、外部から与えられた列
アドレスとプログラムされたアドレスが一致した場合、
不良カラムを含む数カラムをスペアカラムに置換してア
クセスするようにしている。
ード線及びビット線等に起因して不良が発生し、該不良
による歩留まり低下の対策として冗長セル（スペアロ
ウ，スペアカラム）を備えている。例えば、あるカラム
に不良が発見されれば、その不良カラムのアドレスを比
較器に予めプログラムしておき、外部から与えられた列
アドレスとプログラムされたアドレスが一致した場合、
不良カラムを含む数カラムをスペアカラムに置換してア
クセスするようにしている。
【００２３】スペアカラムを何カラム設けるかについて
特に基準はないが、その数がメモリの機能で決まる場合
がある。例えば、４カラム（Ｎ＝２）ブロックライト機
能を備える従来のＤＲＡＭでは、スペアカラム及びスペ
ア列選択線系の概略構成は図６に示す構成となる。この
場合、ブロックライトモード時には、４カラムまとめて
アクセスされるため、スペアカラムも４カラム（ＳＣＯ
Ｌ０〜ＳＣＯＬ３）必要になる。
特に基準はないが、その数がメモリの機能で決まる場合
がある。例えば、４カラム（Ｎ＝２）ブロックライト機
能を備える従来のＤＲＡＭでは、スペアカラム及びスペ
ア列選択線系の概略構成は図６に示す構成となる。この
場合、ブロックライトモード時には、４カラムまとめて
アクセスされるため、スペアカラムも４カラム（ＳＣＯ
Ｌ０〜ＳＣＯＬ３）必要になる。
【００２４】以下、不良カラムが存在する場合の動作例
を図７及び図８を参照して説明する。ここでは、簡単の
ために、カラムＣＯＬ０を不良カラムとし、列アドレス
Ａ３Ｃ〜Ａ０Ｃ＝”００００Ｂ”（添え字Ｂは２進数表
示であることを示す）の時にスペアカラムへの切り換え
が発生すると仮定して説明する。
を図７及び図８を参照して説明する。ここでは、簡単の
ために、カラムＣＯＬ０を不良カラムとし、列アドレス
Ａ３Ｃ〜Ａ０Ｃ＝”００００Ｂ”（添え字Ｂは２進数表
示であることを示す）の時にスペアカラムへの切り換え
が発生すると仮定して説明する。
【００２５】ブロックライトモード時には列アドレスの
下位２ビットＡ１Ｃ及びＡ０Ｃがドントケアであるた
め、それに対応して、不良アドレス比較器であるスペア
列デコーダＳＣＤ（図８参照）のヒューズＦ２ａ〜Ｆ３
ｂも、残りの上位アドレスＡ３Ｃ及びＡ２Ｃ、並びにそ
の相補信号である／Ａ３Ｃ及び／Ａ２Ｃをゲート入力と
するトランジスタＦｔｒ２ａ〜Ｆｔｒ３ｂと直列に設け
られている。そして不良アドレスが与えられた時に高電
位になるヒューズ（この実施例では列アドレス／Ａ３Ｃ
と／Ａ２ＣのヒューズＦ３ａ，Ｆ２ａ）が切断されてい
る。
下位２ビットＡ１Ｃ及びＡ０Ｃがドントケアであるた
め、それに対応して、不良アドレス比較器であるスペア
列デコーダＳＣＤ（図８参照）のヒューズＦ２ａ〜Ｆ３
ｂも、残りの上位アドレスＡ３Ｃ及びＡ２Ｃ、並びにそ
の相補信号である／Ａ３Ｃ及び／Ａ２Ｃをゲート入力と
するトランジスタＦｔｒ２ａ〜Ｆｔｒ３ｂと直列に設け
られている。そして不良アドレスが与えられた時に高電
位になるヒューズ（この実施例では列アドレス／Ａ３Ｃ
と／Ａ２ＣのヒューズＦ３ａ，Ｆ２ａ）が切断されてい
る。
【００２６】先ず、与えられたアドレスが不良カラムを
含み、且つブロックライトモードの場合の動作例を示
す。アドレスが与えられる前に、スペア列デコーダ内部
ノード充電信号ＰＲＣＨによりスペア列デコーダＳＣＤ
内部の負論理和ノード／Ｎが予め高電位に充電される。
与えられた列アドレスがＡ３Ｃ〜Ａ２Ｃ＝”００Ｂ”で
あるため、負論理和ノード／Ｎは高電位のままである。
従って、ノーマル列デコーダ制御信号ＣＳＰは低電位と
なってノーマルカラムに対応する列選択線ＣＳＬ０及び
ＣＳＬ１（この場合ｍ＝０）は選択されない。替わり
に、負論理和ノード／Ｎとブロックライトモード信号Ｂ
Ｗが高電位であるから、列アドレス／Ａ１Ｃ及びＡ１Ｃ
の電位に関わらずスペア列選択線ＳＣＳＬ０及びＳＣＳ
Ｌ１の双方が選択され、ＤＱバッファ１００でデコード
されないデータ線対５０のデータがスペアカラムＳＣＯ
Ｌ０〜ＳＣＯＬ３に書き込まれる。
含み、且つブロックライトモードの場合の動作例を示
す。アドレスが与えられる前に、スペア列デコーダ内部
ノード充電信号ＰＲＣＨによりスペア列デコーダＳＣＤ
内部の負論理和ノード／Ｎが予め高電位に充電される。
与えられた列アドレスがＡ３Ｃ〜Ａ２Ｃ＝”００Ｂ”で
あるため、負論理和ノード／Ｎは高電位のままである。
従って、ノーマル列デコーダ制御信号ＣＳＰは低電位と
なってノーマルカラムに対応する列選択線ＣＳＬ０及び
ＣＳＬ１（この場合ｍ＝０）は選択されない。替わり
に、負論理和ノード／Ｎとブロックライトモード信号Ｂ
Ｗが高電位であるから、列アドレス／Ａ１Ｃ及びＡ１Ｃ
の電位に関わらずスペア列選択線ＳＣＳＬ０及びＳＣＳ
Ｌ１の双方が選択され、ＤＱバッファ１００でデコード
されないデータ線対５０のデータがスペアカラムＳＣＯ
Ｌ０〜ＳＣＯＬ３に書き込まれる。
【００２７】次に、与えられたアドレスが不良カラムを
含み、且つ１ビットのライトモードの場合の動作例を示
す。与えられたアドレスがＡ３Ｃ〜Ａ０Ｃ＝”００００
Ｂ”であるため、スペア列デコーダＳＣＤの負論理和ノ
ード／Ｎは高電位のままとなる。従って、ノーマル列デ
コーダ制御信号ＣＳＰは低電位となってノーマルカラム
に対応する列選択線ＣＳＬ０及びＣＳＬ１は選択されな
い。ブロックライトモード信号ＢＷが低電位であるか
ら、列選択線ＣＳＬとしては列アドレスＡ１Ｃ＝”０
Ｂ”に従ってスペア列選択線ＳＣＳＬ０が選択される。
それ故に、列アドレスＡ１Ｃ＝Ａ０Ｃ＝”０Ｂ”によっ
て選択されたデータ線対５０の内１対のデータがスペア
カラムＳＣＯＬ０に書き込まれることとなる。尚、１ビ
ットのリードモードの場合でも、アドレスに関する動作
は同じであるからここでは省略する。
含み、且つ１ビットのライトモードの場合の動作例を示
す。与えられたアドレスがＡ３Ｃ〜Ａ０Ｃ＝”００００
Ｂ”であるため、スペア列デコーダＳＣＤの負論理和ノ
ード／Ｎは高電位のままとなる。従って、ノーマル列デ
コーダ制御信号ＣＳＰは低電位となってノーマルカラム
に対応する列選択線ＣＳＬ０及びＣＳＬ１は選択されな
い。ブロックライトモード信号ＢＷが低電位であるか
ら、列選択線ＣＳＬとしては列アドレスＡ１Ｃ＝”０
Ｂ”に従ってスペア列選択線ＳＣＳＬ０が選択される。
それ故に、列アドレスＡ１Ｃ＝Ａ０Ｃ＝”０Ｂ”によっ
て選択されたデータ線対５０の内１対のデータがスペア
カラムＳＣＯＬ０に書き込まれることとなる。尚、１ビ
ットのリードモードの場合でも、アドレスに関する動作
は同じであるからここでは省略する。
【００２８】
【発明が解決しようとする課題】以上のように、従来の
半導体記憶装置では、たとえ不良カラムがある場合で
も、不良カラムをスペアカラムに置き換えることで動作
上は問題がない。ところが上記動作をさせるためには、
ノーマルカラムに加えて、ブロックライトモード時のブ
ロック単位となるカラム数と同数のスペアカラムが必要
となる。
半導体記憶装置では、たとえ不良カラムがある場合で
も、不良カラムをスペアカラムに置き換えることで動作
上は問題がない。ところが上記動作をさせるためには、
ノーマルカラムに加えて、ブロックライトモード時のブ
ロック単位となるカラム数と同数のスペアカラムが必要
となる。
【００２９】画像メモリにおいては、データ処理能力を
上げるために今後ますますＩ／Ｏ数の増加（多ビット
化）とブロックライトモード時における（ブロック単位
となる）カラム数の増加が予想される。これに伴い、ス
ペア対応のカラムも増加するため、必要以上にチップ面
積が増加することとなり、結果として歩留まりの低下と
コストの上昇をもたらすという問題があった。
上げるために今後ますますＩ／Ｏ数の増加（多ビット
化）とブロックライトモード時における（ブロック単位
となる）カラム数の増加が予想される。これに伴い、ス
ペア対応のカラムも増加するため、必要以上にチップ面
積が増加することとなり、結果として歩留まりの低下と
コストの上昇をもたらすという問題があった。
【００３０】本発明は、上記問題点を解決するもので、
スペアカラムの数をブロックライトモード時におけるブ
ロック単位のカラム数より少なくして極力チップ面積の
増加を抑え、ブロックライトモードに対応可能でしかも
低コストの半導体記憶装置を提供することを目的とす
る。
スペアカラムの数をブロックライトモード時におけるブ
ロック単位のカラム数より少なくして極力チップ面積の
増加を抑え、ブロックライトモードに対応可能でしかも
低コストの半導体記憶装置を提供することを目的とす
る。
【００３１】
【課題を解決するための手段】上記課題を解決するため
に、本発明の第１の特徴は、図１に示す如く、メモリセ
ルをマトリクス状に配置し、ノーマルカラムＣＯＬ１〜
ＣＯＬ１５とスペアカラムＳＣＯＬ０及びＳＣＯＬ１と
を備えるメモリセルアレイと、前記メモリセルアレイ内
のカラム位置を指定するｋ＋１（ｋは１以上の整数）ビ
ットの列アドレスＡ０Ｃ〜Ａ３Ｃ（ｋ＝３）と、前記列
アドレスに基づき前記ノーマルカラムＣＯＬ０〜ＣＯＬ
１５を選択するノーマル列選択手段（ＮＣＤ０〜ＮＣＤ
７及びＮｔｒ０〜Ｎｔｒ１５）と、前記列アドレスＡ０
Ｃ〜Ａ３Ｃに基づき前記スペアカラムＳＣＯＬ０及びＳ
ＣＯＬ１を選択するスペア列選択手段（ＳＣＤ１０，Ｓ
ＣＤ２０，及びＳｔｒ０〜Ｓｔｒ３）とを具備し、当該
半導体記憶装置は、前記列アドレスＡ０Ｃ〜Ａ３Ｃの下
位Ｎビット（Ｎは１＜Ｎ≦ｋ＋１の整数；図１ではＮ＝
２）が特定されず、２N 個のカラムに同時にＩ／Ｏ（入
出力）１個当たり２N ビットのデータを書き込むブロッ
クライトモードを備え、Ｉ／Ｏ１個当たりの列アドレス
によって選択される前記スペアカラムの数は、２N-1 個
以下であることである。
に、本発明の第１の特徴は、図１に示す如く、メモリセ
ルをマトリクス状に配置し、ノーマルカラムＣＯＬ１〜
ＣＯＬ１５とスペアカラムＳＣＯＬ０及びＳＣＯＬ１と
を備えるメモリセルアレイと、前記メモリセルアレイ内
のカラム位置を指定するｋ＋１（ｋは１以上の整数）ビ
ットの列アドレスＡ０Ｃ〜Ａ３Ｃ（ｋ＝３）と、前記列
アドレスに基づき前記ノーマルカラムＣＯＬ０〜ＣＯＬ
１５を選択するノーマル列選択手段（ＮＣＤ０〜ＮＣＤ
７及びＮｔｒ０〜Ｎｔｒ１５）と、前記列アドレスＡ０
Ｃ〜Ａ３Ｃに基づき前記スペアカラムＳＣＯＬ０及びＳ
ＣＯＬ１を選択するスペア列選択手段（ＳＣＤ１０，Ｓ
ＣＤ２０，及びＳｔｒ０〜Ｓｔｒ３）とを具備し、当該
半導体記憶装置は、前記列アドレスＡ０Ｃ〜Ａ３Ｃの下
位Ｎビット（Ｎは１＜Ｎ≦ｋ＋１の整数；図１ではＮ＝
２）が特定されず、２N 個のカラムに同時にＩ／Ｏ（入
出力）１個当たり２N ビットのデータを書き込むブロッ
クライトモードを備え、Ｉ／Ｏ１個当たりの列アドレス
によって選択される前記スペアカラムの数は、２N-1 個
以下であることである。
【００３２】また、本発明の第２の特徴は、請求項１に
記載の半導体記憶装置において、前記スペア列選択手段
は、前記列アドレスＡ０Ｃ〜Ａ３Ｃに基づき、前記ノー
マルカラムＣＯＬ０〜ＣＯＬ１５の内、不良カラムの前
記メモリセルアレイ内における位置を特定する第１の列
アドレス解読手段ＳＣＤ１０と、前記列アドレスＡ０Ｃ
〜Ａ３Ｃに基づき、使用するスペアカラムの前記メモリ
セルアレイ内における位置を特定する第２の列アドレス
解読手段ＳＣＤ２０とを具備することである。
記載の半導体記憶装置において、前記スペア列選択手段
は、前記列アドレスＡ０Ｃ〜Ａ３Ｃに基づき、前記ノー
マルカラムＣＯＬ０〜ＣＯＬ１５の内、不良カラムの前
記メモリセルアレイ内における位置を特定する第１の列
アドレス解読手段ＳＣＤ１０と、前記列アドレスＡ０Ｃ
〜Ａ３Ｃに基づき、使用するスペアカラムの前記メモリ
セルアレイ内における位置を特定する第２の列アドレス
解読手段ＳＣＤ２０とを具備することである。
【００３３】また、本発明の第３の特徴は、請求項２に
記載の半導体記憶装置において、図３に示す如く、前記
第１の列アドレス解読手段ＳＣＤ１０は、前記ブロック
ライトモード時におけるブロックの内、不良ブロックの
位置を特定する第１の記憶手段Ｆ２ａ〜Ｆ３ｂと、前記
不良ブロック内の不良領域を特定する第２の記憶手段Ｆ
１ａ及びＦ１ｂとを具備し、前記第２の列アドレス解読
手段ＳＣＤ２０は、前記列アドレスＡ０Ｃ〜Ａ３Ｃ及び
前記第２の記憶手段Ｆ１ａ及びＦ１ｂの内容に基づき、
使用するスペアカラムの前記メモリセルアレイ内におけ
る位置を特定することである。
記載の半導体記憶装置において、図３に示す如く、前記
第１の列アドレス解読手段ＳＣＤ１０は、前記ブロック
ライトモード時におけるブロックの内、不良ブロックの
位置を特定する第１の記憶手段Ｆ２ａ〜Ｆ３ｂと、前記
不良ブロック内の不良領域を特定する第２の記憶手段Ｆ
１ａ及びＦ１ｂとを具備し、前記第２の列アドレス解読
手段ＳＣＤ２０は、前記列アドレスＡ０Ｃ〜Ａ３Ｃ及び
前記第２の記憶手段Ｆ１ａ及びＦ１ｂの内容に基づき、
使用するスペアカラムの前記メモリセルアレイ内におけ
る位置を特定することである。
【００３４】また、本発明の第４の特徴は、請求項３に
記載の半導体記憶装置において、前記第１の記憶手段及
び前記第２の記憶手段の内容は、設定可能であることで
ある。
記載の半導体記憶装置において、前記第１の記憶手段及
び前記第２の記憶手段の内容は、設定可能であることで
ある。
【００３５】更に、本発明の第５の特徴は、請求項１、
２、３、または４に記載の半導体記憶装置において、前
記ブロックライトモードは、前記列アドレスＡ０Ｃ〜Ａ
３Ｃの下位Ｎビット（Ｎは１＜Ｎ≦ｋ＋１の整数）が特
定されず、２N 個のカラムに同時に同一データを書き込
むことである。
２、３、または４に記載の半導体記憶装置において、前
記ブロックライトモードは、前記列アドレスＡ０Ｃ〜Ａ
３Ｃの下位Ｎビット（Ｎは１＜Ｎ≦ｋ＋１の整数）が特
定されず、２N 個のカラムに同時に同一データを書き込
むことである。
【００３６】
【作用】本発明の第１、第２、第３、及び第４の特徴の
半導体記憶装置では、図１に示す如く、ｋ＋１（ｋは１
以上の整数）個の列アドレスＡ０Ｃ〜ＡｋＣ（図１では
ｋ＝３）の内、下位のＮビット（Ｎは１以上の整数）が
与えられず、２K+1 個のカラムの内２N 個のカラムに同
時に同データを書き込むこと（以下２N カラムブロック
ライトという）が可能なメモリにおいて、Ｉ／Ｏ（入出
力）１個当たりの、列アドレスＡ０Ｃ〜ＡｋＣによって
デコードされるスペアカラムの数が２N-1個以下の構成
を持つ。
半導体記憶装置では、図１に示す如く、ｋ＋１（ｋは１
以上の整数）個の列アドレスＡ０Ｃ〜ＡｋＣ（図１では
ｋ＝３）の内、下位のＮビット（Ｎは１以上の整数）が
与えられず、２K+1 個のカラムの内２N 個のカラムに同
時に同データを書き込むこと（以下２N カラムブロック
ライトという）が可能なメモリにおいて、Ｉ／Ｏ（入出
力）１個当たりの、列アドレスＡ０Ｃ〜ＡｋＣによって
デコードされるスペアカラムの数が２N-1個以下の構成
を持つ。
【００３７】例えば、図１に示す如く、ノーマルカラム
に対応する列選択線（ＣＳＬ０〜ＣＳＬ７）１本がＩ／
Ｏ１個当たり２N-1 個以下のカラムを選択するとした
時、ノーマル列選択手段及びスペア列選択手段は、各場
合によって以下のように動作する。
に対応する列選択線（ＣＳＬ０〜ＣＳＬ７）１本がＩ／
Ｏ１個当たり２N-1 個以下のカラムを選択するとした
時、ノーマル列選択手段及びスペア列選択手段は、各場
合によって以下のように動作する。
【００３８】（１）不良カラムが存在せず、１ビットの
リード・ライトモードの場合には、１本のノーマル列選
択線がＩ／Ｏ１個当たり２N-1 個以下のノーマルカラム
を選択する。
リード・ライトモードの場合には、１本のノーマル列選
択線がＩ／Ｏ１個当たり２N-1 個以下のノーマルカラム
を選択する。
【００３９】（２）不良カラムが存在せず、２N カラム
ブロックライトの場合には、複数本のノーマル列選択線
がＩ／Ｏ１個当たり２N 個のノーマルカラムを選択す
る。
ブロックライトの場合には、複数本のノーマル列選択線
がＩ／Ｏ１個当たり２N 個のノーマルカラムを選択す
る。
【００４０】（３）不良カラムが存在し、１ビットのリ
ード・ライトモードの場合には、１本のスペア列選択線
がＩ／Ｏ１個当たり２N-1 個以下のスペアカラムを選択
する。
ード・ライトモードの場合には、１本のスペア列選択線
がＩ／Ｏ１個当たり２N-1 個以下のスペアカラムを選択
する。
【００４１】（４）不良カラムが存在し、２N カラムブ
ロックライトの場合には、合わせて複数本のノーマル列
選択線とスペア列選択線が各々Ｉ／Ｏ１個当たり２N-1
個以下のノーマルカラムとスペアカラムを選択する。
ロックライトの場合には、合わせて複数本のノーマル列
選択線とスペア列選択線が各々Ｉ／Ｏ１個当たり２N-1
個以下のノーマルカラムとスペアカラムを選択する。
【００４２】特に、第３及び第４の特徴の半導体記憶装
置では、図３及び図４に示す如く、第１の列アドレス解
読手段ＳＣＤ１０は、ブロックライトモード時における
ブロックの内、不良ブロックの位置を特定する第１の記
憶手段（ヒューズ）Ｆ２ａ〜Ｆ３ｂと、前記不良ブロッ
ク内の不良領域を特定する第２の記憶手段（ヒューズ）
Ｆ１ａ及びＦ１ｂとを備え、外部から指定される列アド
レス（図３ではＡ２Ｃ及びＡ３並びにその反転信号）の
他に、２N カラムブロックライトの場合には外部から指
定されない列アドレス（図３ではＡ１Ｃ及びその反転信
号）をゲート入力とするトランジスタＮｔ０〜Ｎｔ５
と、ブロックライトモード時に低電位、それ以外の時に
高電位となる信号／ＢＷをゲート入力とするトランジス
タＦｔｒ０及びＦｔｒ１と、ヒューズＦ１ａ〜Ｆ３ｂが
直列接続されて構成される。
置では、図３及び図４に示す如く、第１の列アドレス解
読手段ＳＣＤ１０は、ブロックライトモード時における
ブロックの内、不良ブロックの位置を特定する第１の記
憶手段（ヒューズ）Ｆ２ａ〜Ｆ３ｂと、前記不良ブロッ
ク内の不良領域を特定する第２の記憶手段（ヒューズ）
Ｆ１ａ及びＦ１ｂとを備え、外部から指定される列アド
レス（図３ではＡ２Ｃ及びＡ３並びにその反転信号）の
他に、２N カラムブロックライトの場合には外部から指
定されない列アドレス（図３ではＡ１Ｃ及びその反転信
号）をゲート入力とするトランジスタＮｔ０〜Ｎｔ５
と、ブロックライトモード時に低電位、それ以外の時に
高電位となる信号／ＢＷをゲート入力とするトランジス
タＦｔｒ０及びＦｔｒ１と、ヒューズＦ１ａ〜Ｆ３ｂが
直列接続されて構成される。
【００４３】また、第２の列アドレス解読手段ＳＣＤ２
０は、列アドレスＡ０Ｃ〜ＡｋＣ及び第２の記憶手段Ｆ
１ａ及びＦ１ｂの内容に基づき、使用するスペアカラム
のメモリセルアレイ内における位置を特定する。
０は、列アドレスＡ０Ｃ〜ＡｋＣ及び第２の記憶手段Ｆ
１ａ及びＦ１ｂの内容に基づき、使用するスペアカラム
のメモリセルアレイ内における位置を特定する。
【００４４】即ち、図４において、高抵抗Ｒ１及びＲ２
とヒューズＦ１１及びＦ１２で正電源Ｖｃｃ及び接地電
源ＧＮＤに接続される、それぞれ第１のノードＮ１及び
第２のノードについて、その逆相出力を各々第３のノー
ドＮ３及び第４のノードＮ４とする。また、２N カラム
ブロックライトの場合に外部から指定されない列アドレ
ス（Ａ１Ｃ）とその逆相信号（／Ａ１Ｃ）、並びに第３
のノードＮ３及び第４のノードＮ４を入力として、不良
カラムが存在し且つブロックライトモードの場合には、
第３のノードＮ３と第４のノードＮ４をそれぞれ選択
し、また、それ以外の場合には列アドレス（Ａ１Ｃ）と
逆相信号（／Ａ１Ｃ）をそれぞれ選択する、第５のノー
ドＮ５及び第６のノードＮ６とする。この時、第２の列
アドレス解読手段ＳＣＤ２０は、列アドレスＡ１Ｃ及び
第２の記憶手段の内容ＢＷＢに基づき、第３〜第６のノ
ードＮ３〜Ｎ６を選択して出力する。
とヒューズＦ１１及びＦ１２で正電源Ｖｃｃ及び接地電
源ＧＮＤに接続される、それぞれ第１のノードＮ１及び
第２のノードについて、その逆相出力を各々第３のノー
ドＮ３及び第４のノードＮ４とする。また、２N カラム
ブロックライトの場合に外部から指定されない列アドレ
ス（Ａ１Ｃ）とその逆相信号（／Ａ１Ｃ）、並びに第３
のノードＮ３及び第４のノードＮ４を入力として、不良
カラムが存在し且つブロックライトモードの場合には、
第３のノードＮ３と第４のノードＮ４をそれぞれ選択
し、また、それ以外の場合には列アドレス（Ａ１Ｃ）と
逆相信号（／Ａ１Ｃ）をそれぞれ選択する、第５のノー
ドＮ５及び第６のノードＮ６とする。この時、第２の列
アドレス解読手段ＳＣＤ２０は、列アドレスＡ１Ｃ及び
第２の記憶手段の内容ＢＷＢに基づき、第３〜第６のノ
ードＮ３〜Ｎ６を選択して出力する。
【００４５】更に、本発明の第５の特徴の半導体記憶装
置では、ブロックライトモードは、列アドレスＡ０Ｃ〜
ＡｋＣの下位Ｎビット（Ｎは１＜Ｎ≦ｋ＋１の整数）が
特定されず、２N 個のカラムに同時に同一データを書き
込む。
置では、ブロックライトモードは、列アドレスＡ０Ｃ〜
ＡｋＣの下位Ｎビット（Ｎは１＜Ｎ≦ｋ＋１の整数）が
特定されず、２N 個のカラムに同時に同一データを書き
込む。
【００４６】以上のように、本発明の特徴の半導体記憶
装置では、スペアカラムの数を列選択線（ＣＳＬ０〜Ｃ
ＳＬ７）１本あたりの担当カラム数と同じくすること
で、スペアカラムの増加を極力抑えることができ、極力
チップ面積の増加を抑えことができる。
装置では、スペアカラムの数を列選択線（ＣＳＬ０〜Ｃ
ＳＬ７）１本あたりの担当カラム数と同じくすること
で、スペアカラムの増加を極力抑えることができ、極力
チップ面積の増加を抑えことができる。
【００４７】また、ブロックライトモードであるか否
か、不良カラムが存在するか否かに従って列アドレスの
デコーダ系やＤＱバッファ系の制御を変えることによ
り、チップ面積の増加を抑え、ブロックライトモードに
対応可能でしかも低コストの半導体記憶装置を提供する
という目的を達成する。
か、不良カラムが存在するか否かに従って列アドレスの
デコーダ系やＤＱバッファ系の制御を変えることによ
り、チップ面積の増加を抑え、ブロックライトモードに
対応可能でしかも低コストの半導体記憶装置を提供する
という目的を達成する。
【００４８】
【実施例】次に、本発明に係る実施例を図面に基づいて
説明する。
説明する。
【００４９】図１に本発明の一実施例に係る半導体記憶
装置の構成図を示す。図１はノーマルカラム、スペアカ
ラム、列デコーダ、及びスペア列デコーダ系の構成を示
しており、同図において、図６（従来例）と重複する部
分には同一の符号を付して説明を省略する。
装置の構成図を示す。図１はノーマルカラム、スペアカ
ラム、列デコーダ、及びスペア列デコーダ系の構成を示
しており、同図において、図６（従来例）と重複する部
分には同一の符号を付して説明を省略する。
【００５０】本発明による効果を明白にするために本実
施例では、従来例の説明の場合と同じく、カラム数を１
６（ｋ＝３）、ブロックライトのカラム数を４（Ｎ＝
２）、Ｉ／Ｏ数ｎを１とする。従来例の構成であればス
ペアカラムが４カラム必要であったところが、本実施例
の構成によれば２カラムですむ。
施例では、従来例の説明の場合と同じく、カラム数を１
６（ｋ＝３）、ブロックライトのカラム数を４（Ｎ＝
２）、Ｉ／Ｏ数ｎを１とする。従来例の構成であればス
ペアカラムが４カラム必要であったところが、本実施例
の構成によれば２カラムですむ。
【００５１】スペアカラムＳＣＯＬ０は、各々後述する
スペア列選択線ＳＣＳＬ０及びＳＣＳＬ１をゲート入力
とするスイッチトランジスタＳｔｒ０及びＳｔｒ２を介
して各々データ線対ＤＱ０及びＤＱ２と接続されてい
る。またスペアカラムＳＣＯＬ１は、各々スペア列選択
線ＳＣＳＬ０及びＳＣＳＬ１をゲート入力とするスイッ
チトランジスタＳｔｒ１及びＳｔｒ３を介して各々デー
タ線対ＤＱ１及びＤＱ３と接続されている。
スペア列選択線ＳＣＳＬ０及びＳＣＳＬ１をゲート入力
とするスイッチトランジスタＳｔｒ０及びＳｔｒ２を介
して各々データ線対ＤＱ０及びＤＱ２と接続されてい
る。またスペアカラムＳＣＯＬ１は、各々スペア列選択
線ＳＣＳＬ０及びＳＣＳＬ１をゲート入力とするスイッ
チトランジスタＳｔｒ１及びＳｔｒ３を介して各々デー
タ線対ＤＱ１及びＤＱ３と接続されている。
【００５２】先ず、図２〜図５を参照して本実施例にお
ける各構成要素の詳細な説明を行う。
ける各構成要素の詳細な説明を行う。
【００５３】本実施例では、スペア列デコーダとして第
１及び第２の２種類を備えている。図３に示す第１のス
ペア列デコーダＳＣＤ１０は、アドレス入力がＡ３Ｃ〜
Ａ１Ｃ及び／Ａ３Ｃ〜／Ａ１Ｃであり、ブロックライト
モード時にはドントケアとなる列アドレスＡ１Ｃ及び／
Ａ１Ｃを入力とするトランジスタＮｔ０及びＮｔ１と、
第１のスペア列デコーダＳＣＤ１０内部の負論理和ノー
ド／Ｎとの間には、ゲートにブロックライトモード信号
ＢＷの逆相信号／ＢＷが入力されているトランジスタＦ
ｔｒ０及びＦｔｒ１が直列に接続されている。
１及び第２の２種類を備えている。図３に示す第１のス
ペア列デコーダＳＣＤ１０は、アドレス入力がＡ３Ｃ〜
Ａ１Ｃ及び／Ａ３Ｃ〜／Ａ１Ｃであり、ブロックライト
モード時にはドントケアとなる列アドレスＡ１Ｃ及び／
Ａ１Ｃを入力とするトランジスタＮｔ０及びＮｔ１と、
第１のスペア列デコーダＳＣＤ１０内部の負論理和ノー
ド／Ｎとの間には、ゲートにブロックライトモード信号
ＢＷの逆相信号／ＢＷが入力されているトランジスタＦ
ｔｒ０及びＦｔｒ１が直列に接続されている。
【００５４】第１のスペア列デコーダＳＣＤ１０の出力
のうち、ノーマル列デコーダ制御信号ＣＳＰｘはブロッ
クライトモード信号ＢＷと負論理和ノード／Ｎから論理
的に作られる信号であり、ノーマル列デコーダＮＣＤｍ
を制御する。また、ブロックライト系制御信号ＢＷＡ及
びＢＷＢもブロックライトモード信号ＢＷと負論理和ノ
ード／Ｎから論理的に作られる信号であり、ノーマル列
デコーダＮＣＤ及び第２のスペア列デコーダＳＣＤ２０
を制御する。
のうち、ノーマル列デコーダ制御信号ＣＳＰｘはブロッ
クライトモード信号ＢＷと負論理和ノード／Ｎから論理
的に作られる信号であり、ノーマル列デコーダＮＣＤｍ
を制御する。また、ブロックライト系制御信号ＢＷＡ及
びＢＷＢもブロックライトモード信号ＢＷと負論理和ノ
ード／Ｎから論理的に作られる信号であり、ノーマル列
デコーダＮＣＤ及び第２のスペア列デコーダＳＣＤ２０
を制御する。
【００５５】第２のスペア列デコーダＳＣＤ２０の回路
構成図を図４に示す。入力はブロックライト系制御信号
ＢＷＢ及び／ＢＷＢと、列アドレスＡ１Ｃ及び／Ａ１Ｃ
である。出力（アドレス相当信号）Ａ１Ｃｘは、ブロッ
クライト系制御信号ＢＷＢの電位に応じて列アドレス／
Ａ１Ｃか、ヒューズ回路出力信号／Ａ１ＣＦに等しくな
る。ヒューズ回路出力信号／Ａ１ＣＦ及びＡ１ＣＦは、
各々第１及び第２のノードＮ１及びＮ２を入力とするイ
ンバータＧ２１及びＧ２２の出力である。ノードＮ１及
びＮ２は各々高抵抗Ｒ１及びＲ２で正電源Ｖｃｃと接続
されており、またヒューズＦ１１及びＦ１２を介して基
準電源ＧＮＤとも接続されている。
構成図を図４に示す。入力はブロックライト系制御信号
ＢＷＢ及び／ＢＷＢと、列アドレスＡ１Ｃ及び／Ａ１Ｃ
である。出力（アドレス相当信号）Ａ１Ｃｘは、ブロッ
クライト系制御信号ＢＷＢの電位に応じて列アドレス／
Ａ１Ｃか、ヒューズ回路出力信号／Ａ１ＣＦに等しくな
る。ヒューズ回路出力信号／Ａ１ＣＦ及びＡ１ＣＦは、
各々第１及び第２のノードＮ１及びＮ２を入力とするイ
ンバータＧ２１及びＧ２２の出力である。ノードＮ１及
びＮ２は各々高抵抗Ｒ１及びＲ２で正電源Ｖｃｃと接続
されており、またヒューズＦ１１及びＦ１２を介して基
準電源ＧＮＤとも接続されている。
【００５６】図２に示すノーマル列デコーダＮＣＤは、
従来例と同じ回路構成であるが、入力について、従来の
列アドレスＡ１Ｃ及び／Ａ１Ｃ、ブロックライトモード
信号ＢＷ、並びにノーマル列デコーダ制御信号ＣＳＰに
対して、本実施例では各々アドレス相当信号Ａ１Ｃｘ及
び／Ａ１Ｃｘ、ブロックライト系制御信号ＢＷＡ、並び
にノーマル列デコーダ制御信号ＣＳＰｘを使用してい
る。
従来例と同じ回路構成であるが、入力について、従来の
列アドレスＡ１Ｃ及び／Ａ１Ｃ、ブロックライトモード
信号ＢＷ、並びにノーマル列デコーダ制御信号ＣＳＰに
対して、本実施例では各々アドレス相当信号Ａ１Ｃｘ及
び／Ａ１Ｃｘ、ブロックライト系制御信号ＢＷＡ、並び
にノーマル列デコーダ制御信号ＣＳＰｘを使用してい
る。
【００５７】更に、ＤＱバッファ１００の回路構成図を
図５に示す。列部分デコーダＣＰＤからの列部分デコー
ドアドレスＹ０〜Ｙ３、ブロックライト制御回路５００
からのマスク制御信号Ｍ０〜Ｍ３及びブロックライトモ
ード信号ＢＷ、並びにデータ線センス信号ＤＱＳＥＮＳ
に基づき、データ線対（ＤＱ０〜ＤＱ３）５０上のデー
タの入出力制御を行う。
図５に示す。列部分デコーダＣＰＤからの列部分デコー
ドアドレスＹ０〜Ｙ３、ブロックライト制御回路５００
からのマスク制御信号Ｍ０〜Ｍ３及びブロックライトモ
ード信号ＢＷ、並びにデータ線センス信号ＤＱＳＥＮＳ
に基づき、データ線対（ＤＱ０〜ＤＱ３）５０上のデー
タの入出力制御を行う。
【００５８】マスク制御信号Ｍｊ（ｊ＝０〜３）はブロ
ックライトモード時に意味を持ち、ブロック内のマスク
を行うカラムを指定する。即ち、Ｍｊが高電位の時に書
き込み可能であり、低電位の時に書き込み不可能である
ことを示す。
ックライトモード時に意味を持ち、ブロック内のマスク
を行うカラムを指定する。即ち、Ｍｊが高電位の時に書
き込み可能であり、低電位の時に書き込み不可能である
ことを示す。
【００５９】ライトバッファを４個（ＷＢ０〜ＷＢ３）
備え、各々の入力（書き込みデータ線）ＤＩＮ０〜ＤＩ
Ｎ３は通常の１ビット書き込みの場合には全て同じデー
タとなる。また、ブロックライトモード時にも同じデー
タとなる。但し、原理的には書き込みデータ線ＤＩＮ０
〜ＤＩＮ３を任意にすることは可能である。
備え、各々の入力（書き込みデータ線）ＤＩＮ０〜ＤＩ
Ｎ３は通常の１ビット書き込みの場合には全て同じデー
タとなる。また、ブロックライトモード時にも同じデー
タとなる。但し、原理的には書き込みデータ線ＤＩＮ０
〜ＤＩＮ３を任意にすることは可能である。
【００６０】データ線センス信号ＤＱＳＥＮＳは、読み
出し時に低電位から高電位に遷移し、列部分デコードア
ドレスＹ０〜Ｙ３に応じてデータ線対ＤＱ０〜ＤＱ３の
内何れか１つを選択し増幅する。以下、図１〜図５を参
照しながら本発明の実施例を示す。
出し時に低電位から高電位に遷移し、列部分デコードア
ドレスＹ０〜Ｙ３に応じてデータ線対ＤＱ０〜ＤＱ３の
内何れか１つを選択し増幅する。以下、図１〜図５を参
照しながら本発明の実施例を示す。
【００６１】簡単のために注目するアドレスをＡ３Ｃ〜
Ａ０Ｃ＝”００００Ｂ”（ノーマルカラムＣＯＬ０をア
クセスするもの）とする。また不良カラムが存在する場
合は、該不良はノーマルカラムＣＯＬ０において発生し
たものとする。以下４通りの場合についてそれぞれ動作
を説明する。
Ａ０Ｃ＝”００００Ｂ”（ノーマルカラムＣＯＬ０をア
クセスするもの）とする。また不良カラムが存在する場
合は、該不良はノーマルカラムＣＯＬ０において発生し
たものとする。以下４通りの場合についてそれぞれ動作
を説明する。
【００６２】（１）不良カラムがなく、１ビットのリー
ド・ライトモードの場合 不良列アドレスがないため、第１のスペア列デコーダＳ
ＣＤ１０及び第２のスペア列デコーダＳＣＤ２０のヒュ
ーズは全く切断されていない。また、ブロックライトモ
ードではないため信号ＢＷは低電位である。
ド・ライトモードの場合 不良列アドレスがないため、第１のスペア列デコーダＳ
ＣＤ１０及び第２のスペア列デコーダＳＣＤ２０のヒュ
ーズは全く切断されていない。また、ブロックライトモ
ードではないため信号ＢＷは低電位である。
【００６３】列アドレスＡ３Ｃ〜Ａ０Ｃ＝”００００
Ｂ”が与えられると、第１のスペア列デコーダＳＣＤ１
０の負論理和ノード／Ｎは、スペア列デコーダ内部ノー
ド充電信号ＰＲＣＨによる充電後低電位となる。このた
め図３の論理に従って、ノーマル列デコーダ制御信号Ｃ
ＳＰｘ、並びにブロックライト系制御信号ＢＷＡ及びＢ
ＷＢは、各々高電位、低電位、低電位となる。
Ｂ”が与えられると、第１のスペア列デコーダＳＣＤ１
０の負論理和ノード／Ｎは、スペア列デコーダ内部ノー
ド充電信号ＰＲＣＨによる充電後低電位となる。このた
め図３の論理に従って、ノーマル列デコーダ制御信号Ｃ
ＳＰｘ、並びにブロックライト系制御信号ＢＷＡ及びＢ
ＷＢは、各々高電位、低電位、低電位となる。
【００６４】また、第１及び第２のノードＮ１及びＮ２
は、高抵抗Ｒ１及びＲ２を介して正電源Ｖｃｃと接続さ
れているが、第２のスペア列デコーダＳＣＤ２０のヒュ
ーズＦ１１及びＦ１２が切られていないため、ノードＮ
１及びＮ２はほぼ基準電位ＧＮＤに近い低電位とみなさ
れる。その結果、ヒューズ回路出力信号Ａ１ＣＦ及び／
Ａ１ＣＦは正電源電位Ｖｃｃ、即ち高電位となる。しか
し、ブロックライト系制御信号ＢＷＢが低電位であるか
ら、列アドレスＡ１Ｃ＝”０Ｂ”に従ってアドレス相当
信号Ａ１Ｃｘが低電位、／Ａ１Ｃｘが高電位となる。
は、高抵抗Ｒ１及びＲ２を介して正電源Ｖｃｃと接続さ
れているが、第２のスペア列デコーダＳＣＤ２０のヒュ
ーズＦ１１及びＦ１２が切られていないため、ノードＮ
１及びＮ２はほぼ基準電位ＧＮＤに近い低電位とみなさ
れる。その結果、ヒューズ回路出力信号Ａ１ＣＦ及び／
Ａ１ＣＦは正電源電位Ｖｃｃ、即ち高電位となる。しか
し、ブロックライト系制御信号ＢＷＢが低電位であるか
ら、列アドレスＡ１Ｃ＝”０Ｂ”に従ってアドレス相当
信号Ａ１Ｃｘが低電位、／Ａ１Ｃｘが高電位となる。
【００６５】従って、スペアカラムＳＣＯＬ０及びＳＣ
ＯＬ１を担当するスペア列選択線ＳＣＳＬ０及びＳＣＳ
Ｌ１は双方とも低電位で選択されず、ノーマルカラム側
は列選択線ＣＳＬ０のみが高電位となり選択される。従
って、列選択線ＣＳＬ０により、スイッチトランジスタ
Ｎｔｒ０及びＮｔｒ１のゲートが高電位となり、ノーマ
ルカラムＣＯＬ０及びＣＯＬ１がデータ線対ＤＱ０及び
ＤＱ１とつながるが、最終的な列アドレスＡ０Ｃによる
デコードは、ＤＱバッファ１００で行われる。ＤＱバッ
ファ１００でのデコードに関する動作は、従来例と同じ
であるから詳細は省略する。
ＯＬ１を担当するスペア列選択線ＳＣＳＬ０及びＳＣＳ
Ｌ１は双方とも低電位で選択されず、ノーマルカラム側
は列選択線ＣＳＬ０のみが高電位となり選択される。従
って、列選択線ＣＳＬ０により、スイッチトランジスタ
Ｎｔｒ０及びＮｔｒ１のゲートが高電位となり、ノーマ
ルカラムＣＯＬ０及びＣＯＬ１がデータ線対ＤＱ０及び
ＤＱ１とつながるが、最終的な列アドレスＡ０Ｃによる
デコードは、ＤＱバッファ１００で行われる。ＤＱバッ
ファ１００でのデコードに関する動作は、従来例と同じ
であるから詳細は省略する。
【００６６】このように、不良カラムがなく、１ビット
のリード・ライトモードの場合、列選択線ＣＳＬ０〜Ｃ
ＳＬ７の内１本が選択され、その結果２個のノーマルカ
ラムが選択され、最終的にＤＱバッファ１００で完全に
デコードされることとなる。
のリード・ライトモードの場合、列選択線ＣＳＬ０〜Ｃ
ＳＬ７の内１本が選択され、その結果２個のノーマルカ
ラムが選択され、最終的にＤＱバッファ１００で完全に
デコードされることとなる。
【００６７】（２）不良カラムがなく、ブロックライト
モードの場合 不良列アドレスがないため、第１のスペア列デコーダＳ
ＣＤ１０及び第２のスペア列デコーダＳＣＤ２０のヒュ
ーズは全く切断されていない。また、ブロックライトモ
ードであるためＢＷは高電位である。
モードの場合 不良列アドレスがないため、第１のスペア列デコーダＳ
ＣＤ１０及び第２のスペア列デコーダＳＣＤ２０のヒュ
ーズは全く切断されていない。また、ブロックライトモ
ードであるためＢＷは高電位である。
【００６８】その逆相信号／ＢＷをゲート入力とするト
ランジスＦｔｒ０及びＦｔｒ１がＯＦＦするため、列ア
ドレスＡ３Ｃ，Ａ２Ｃ＝”００Ｂ”が与えられると、列
アドレスＡ１Ｃ及び／Ａ１Ｃの電位に関わらず、第１の
スペア列デコーダＳＣＤ１０の負論理和ノード／Ｎは、
スペア列デコーダ内部ノード充電信号ＰＲＣＨによる充
電後、低電位となる。このため図３の論理に従って、ノ
ーマル列デコーダ制御信号ＣＳＰｘ、並びにブロックラ
イト系制御信号ＢＷＡ及びＢＷＢは、各々高電位、高電
位、低電位となる。
ランジスＦｔｒ０及びＦｔｒ１がＯＦＦするため、列ア
ドレスＡ３Ｃ，Ａ２Ｃ＝”００Ｂ”が与えられると、列
アドレスＡ１Ｃ及び／Ａ１Ｃの電位に関わらず、第１の
スペア列デコーダＳＣＤ１０の負論理和ノード／Ｎは、
スペア列デコーダ内部ノード充電信号ＰＲＣＨによる充
電後、低電位となる。このため図３の論理に従って、ノ
ーマル列デコーダ制御信号ＣＳＰｘ、並びにブロックラ
イト系制御信号ＢＷＡ及びＢＷＢは、各々高電位、高電
位、低電位となる。
【００６９】また、第１及び第２のノードＮ１及びＮ２
は、高抵抗Ｒ１及びＲ２を介して正電源Ｖｃｃと接続さ
れているが、第２のスペア列デコーダＳＣＤ２０のヒュ
ーズＦ１１及びＦ１２が切られていないため、ノードＮ
１及びＮ２はほぼ基準電位ＧＮＤに近い低電位とみなさ
れる。その結果、ヒューズ回路出力信号Ａ１ＣＦ及び／
Ａ１ＣＦは正電源電位Ｖｃｃ、即ち高電位となる。しか
し、ブロックライト系制御信号ＢＷＢが低電位、列アド
レスＡ１Ｃ及び／Ａ１Ｃが共に不定電位であるから、ア
ドレス相当信号Ａ１Ｃｘ及び／Ａ１Ｃｘも不定電位とな
る。
は、高抵抗Ｒ１及びＲ２を介して正電源Ｖｃｃと接続さ
れているが、第２のスペア列デコーダＳＣＤ２０のヒュ
ーズＦ１１及びＦ１２が切られていないため、ノードＮ
１及びＮ２はほぼ基準電位ＧＮＤに近い低電位とみなさ
れる。その結果、ヒューズ回路出力信号Ａ１ＣＦ及び／
Ａ１ＣＦは正電源電位Ｖｃｃ、即ち高電位となる。しか
し、ブロックライト系制御信号ＢＷＢが低電位、列アド
レスＡ１Ｃ及び／Ａ１Ｃが共に不定電位であるから、ア
ドレス相当信号Ａ１Ｃｘ及び／Ａ１Ｃｘも不定電位とな
る。
【００７０】従って、スペアカラムＳＣＯＬ０及びＳＣ
ＯＬ１を担当するスペア列選択線ＳＣＳＬ０及びＳＣＳ
Ｌ１は低電位で選択されない。一方ノーマルカラム側
は、ブロックライト系制御信号ＢＷＡが高電位となるた
め、アドレス相当信号Ａ１Ｃｘ及び／Ａ１Ｃｘの値によ
らず、列選択線ＣＳＬ０及びＣＳＬ１の双方が高電位と
なり選択される。
ＯＬ１を担当するスペア列選択線ＳＣＳＬ０及びＳＣＳ
Ｌ１は低電位で選択されない。一方ノーマルカラム側
は、ブロックライト系制御信号ＢＷＡが高電位となるた
め、アドレス相当信号Ａ１Ｃｘ及び／Ａ１Ｃｘの値によ
らず、列選択線ＣＳＬ０及びＣＳＬ１の双方が高電位と
なり選択される。
【００７１】ブロックライトモードであるからＤＱバッ
ファ１００でのデコードは行われず、書き込みデータが
列選択線ＣＳＬ０及びＣＳＬ１をゲート入力とするスイ
ッチトランジスタＮｔｒ０〜Ｎｔｒ３を介して、ノーマ
ルカラムＣＯＬ０〜ＣＯＬ３に書き込まれる。ＤＱバッ
ファ１００でのデコードに関する動作は従来例と同じで
あるから詳細は省略する。
ファ１００でのデコードは行われず、書き込みデータが
列選択線ＣＳＬ０及びＣＳＬ１をゲート入力とするスイ
ッチトランジスタＮｔｒ０〜Ｎｔｒ３を介して、ノーマ
ルカラムＣＯＬ０〜ＣＯＬ３に書き込まれる。ＤＱバッ
ファ１００でのデコードに関する動作は従来例と同じで
あるから詳細は省略する。
【００７２】このように、不良カラムがなく、ブロック
ライトモードの場合、列選択線ＣＳＬ０〜ＣＳＬ７の内
２本が選択され、その結果、４個のノーマルカラムが選
択される。
ライトモードの場合、列選択線ＣＳＬ０〜ＣＳＬ７の内
２本が選択され、その結果、４個のノーマルカラムが選
択される。
【００７３】（３）不良カラムがあり、１ビットのリー
ド・ライトモードの場合 不良列アドレスがあるため、第１のスペア列デコーダＳ
ＣＤ１０及び第２のスペア列デコーダＳＣＤ２０のヒュ
ーズは次のように切断される。即ち、第１のスペア列デ
コーダＳＣＤ１０では、不良列アドレスＡ３Ｃ〜Ａ１Ｃ
＝”０００Ｂ”が与えられた時に負論理和ノード／Ｎが
高電位となるように、列アドレス／Ａ１Ｃ，／Ａ２Ｃ，
及び／Ａ３Ｃ側面のヒューズＦ１ａ、Ｆ２ａ、及びＦ３
ａが切断される。また、第２のスペア列デコーダＳＣＤ
２０では、第１のノードＮ１側（列アドレス／Ａ１Ｃ
側）のヒューズＦ１１のみが切断される。
ド・ライトモードの場合 不良列アドレスがあるため、第１のスペア列デコーダＳ
ＣＤ１０及び第２のスペア列デコーダＳＣＤ２０のヒュ
ーズは次のように切断される。即ち、第１のスペア列デ
コーダＳＣＤ１０では、不良列アドレスＡ３Ｃ〜Ａ１Ｃ
＝”０００Ｂ”が与えられた時に負論理和ノード／Ｎが
高電位となるように、列アドレス／Ａ１Ｃ，／Ａ２Ｃ，
及び／Ａ３Ｃ側面のヒューズＦ１ａ、Ｆ２ａ、及びＦ３
ａが切断される。また、第２のスペア列デコーダＳＣＤ
２０では、第１のノードＮ１側（列アドレス／Ａ１Ｃ
側）のヒューズＦ１１のみが切断される。
【００７４】ブロックライトモードではないためＢＷは
低電位である。その逆相信号／ＢＷをゲート入力とする
トランジスＦｔｒ０及びＦｔｒ１がＯＮするため、列ア
ドレスＡ３Ｃ〜Ａ０Ｃ＝”００００Ｂ”が与えられる
と、第１のスペア列デコーダＳＣＤ１０の負論理和ノー
ド／Ｎはスペア列デコーダ内部ノード充電信号ＰＲＣＨ
による充電後も高電位のままである。このため図３の論
理に従って、ノーマル列デコーダ制御信号ＣＳＰｘ、並
びにブロックライト系制御信号ＢＷＡ及びＢＷＢは、各
々低電位、低電位、低電位となる。また、ＳＣＤの２０
内の第２のノードＮ２は高抵抗Ｒ２を介して正電源Ｖｃ
ｃと接続されているが、ヒューズＦ１２が切られていな
いため、ノードＮ２はほぼ基準電位ＧＮＤに近い低電位
とみなさる。第１のノードＮ１はヒューズＦ１１が切断
されているため、正電源電位Ｖｃｃ即ち高電位とみなさ
れる。その結果、ヒューズ回路出力信号Ａ１ＣＦ及び／
Ａ１ＣＦは各々高電位、低電位となるが、ブロックライ
ト系制御信号ＢＷＢは低電位であるから、列アドレスＡ
１Ｃ＝”０Ｂ”に従って、アドレス相当信号Ａ１Ｃｘが
低電位、／Ａ１Ｃｘが高電位となる。
低電位である。その逆相信号／ＢＷをゲート入力とする
トランジスＦｔｒ０及びＦｔｒ１がＯＮするため、列ア
ドレスＡ３Ｃ〜Ａ０Ｃ＝”００００Ｂ”が与えられる
と、第１のスペア列デコーダＳＣＤ１０の負論理和ノー
ド／Ｎはスペア列デコーダ内部ノード充電信号ＰＲＣＨ
による充電後も高電位のままである。このため図３の論
理に従って、ノーマル列デコーダ制御信号ＣＳＰｘ、並
びにブロックライト系制御信号ＢＷＡ及びＢＷＢは、各
々低電位、低電位、低電位となる。また、ＳＣＤの２０
内の第２のノードＮ２は高抵抗Ｒ２を介して正電源Ｖｃ
ｃと接続されているが、ヒューズＦ１２が切られていな
いため、ノードＮ２はほぼ基準電位ＧＮＤに近い低電位
とみなさる。第１のノードＮ１はヒューズＦ１１が切断
されているため、正電源電位Ｖｃｃ即ち高電位とみなさ
れる。その結果、ヒューズ回路出力信号Ａ１ＣＦ及び／
Ａ１ＣＦは各々高電位、低電位となるが、ブロックライ
ト系制御信号ＢＷＢは低電位であるから、列アドレスＡ
１Ｃ＝”０Ｂ”に従って、アドレス相当信号Ａ１Ｃｘが
低電位、／Ａ１Ｃｘが高電位となる。
【００７５】ノーマル列デコーダ制御信号ＣＳＰｘが低
電位であるから、ノーマルカラム側の列選択線ＣＳＬ０
〜ＣＳＬ７は選択されない。また、負論理和ノード／Ｎ
が高電位、ヒューズ回路出力信号Ａ１ＣＦが高電位、／
Ａ１ＣＦが低電位であるから、スペア列選択線のうちＳ
ＣＳＬ０が高電位で選択される。それに従ってスイッチ
ングトランジスタＳｔｒ０及びＳｔｒ１がＯＮし、スペ
アカラムＳＣＯＬ０及びＳＣＯＬ１が各々データ線対Ｄ
Ｑ０及びＤＱ１に接続される。最終的な列アドレスＡ０
ＣによるデコードはＤＱバッファ１００で行われる。Ｄ
Ｑバッファ１００でのデコードに関する動作は従来例と
同じであるから詳細は省略する。
電位であるから、ノーマルカラム側の列選択線ＣＳＬ０
〜ＣＳＬ７は選択されない。また、負論理和ノード／Ｎ
が高電位、ヒューズ回路出力信号Ａ１ＣＦが高電位、／
Ａ１ＣＦが低電位であるから、スペア列選択線のうちＳ
ＣＳＬ０が高電位で選択される。それに従ってスイッチ
ングトランジスタＳｔｒ０及びＳｔｒ１がＯＮし、スペ
アカラムＳＣＯＬ０及びＳＣＯＬ１が各々データ線対Ｄ
Ｑ０及びＤＱ１に接続される。最終的な列アドレスＡ０
ＣによるデコードはＤＱバッファ１００で行われる。Ｄ
Ｑバッファ１００でのデコードに関する動作は従来例と
同じであるから詳細は省略する。
【００７６】このように、不良カラムがあり、１ビット
のリード・ライトモードの場合、スペア列選択線ＳＣＳ
Ｌが１本が選択され、その結果、スペアカラムが２個選
択され、最終的にＤＱバッファ１００で完全にデコード
される。
のリード・ライトモードの場合、スペア列選択線ＳＣＳ
Ｌが１本が選択され、その結果、スペアカラムが２個選
択され、最終的にＤＱバッファ１００で完全にデコード
される。
【００７７】（４）不良カラムがあり、ブロックライト
モードの場合 不良列アドレスがあるため、第１のスペア列デコーダＳ
ＣＤ１０及び第２のスペア列デコーダＳＣＤ２０のヒュ
ーズは切断されるが、切断の仕方は上記（３）の「不良
カラムがあり、１ビットのリード・ライトモードの場
合」と同じである。但し、ブロックライトモードである
ため、ブロックライトモード信号ＢＷと逆相信号／ＢＷ
は各々高電位、低電位となり、ドントケアの入力（列ア
ドレス）Ａ１Ｃ及び／Ａ１Ｃの値はノーマル列デコーダ
ＮＣＤ０〜ＮＣＤ７の出力に影響を与えなくなる。
モードの場合 不良列アドレスがあるため、第１のスペア列デコーダＳ
ＣＤ１０及び第２のスペア列デコーダＳＣＤ２０のヒュ
ーズは切断されるが、切断の仕方は上記（３）の「不良
カラムがあり、１ビットのリード・ライトモードの場
合」と同じである。但し、ブロックライトモードである
ため、ブロックライトモード信号ＢＷと逆相信号／ＢＷ
は各々高電位、低電位となり、ドントケアの入力（列ア
ドレス）Ａ１Ｃ及び／Ａ１Ｃの値はノーマル列デコーダ
ＮＣＤ０〜ＮＣＤ７の出力に影響を与えなくなる。
【００７８】列アドレスＡ３Ｃ，Ａ２Ｃ＝”００Ｂ”が
与えられると、第１のスペア列デコーダＳＣＤ１０の負
論理和ノード／Ｎは、スペア列デコーダ内部ノード充電
信号ＰＲＣＨによる充電後も高電位のままである。この
ため図３の論理に従って、ノーマル列デコーダ制御信号
ＣＳＰｘ、並びにブロックライト系制御信号ＢＷＡ及び
ＢＷＢは、各々高電位、低電位、高電位となる。
与えられると、第１のスペア列デコーダＳＣＤ１０の負
論理和ノード／Ｎは、スペア列デコーダ内部ノード充電
信号ＰＲＣＨによる充電後も高電位のままである。この
ため図３の論理に従って、ノーマル列デコーダ制御信号
ＣＳＰｘ、並びにブロックライト系制御信号ＢＷＡ及び
ＢＷＢは、各々高電位、低電位、高電位となる。
【００７９】また、ＳＣＤ２の２０内の第２のノードＮ
２は高抵抗Ｒ２を介して正電源Ｖｃｃと接続されている
が、ヒューズＦ１２が切られていないため、ノードＮ２
はほぼ基準電位ＧＮＤに近い低電位とみなさる。第１の
ノードＮ１はヒューズＦ１１が切断されているため、正
電源電位Ｖｃｃ、即ち高電位とみなされる。その結果、
ヒューズ回路出力信号Ａ１ＣＦ及び／Ａ１ＣＦは各々高
電位、低電位となる。更に、ブロックライト系制御信号
ＢＷＢが高電位であるから、アドレス相当信号Ａ１Ｃｘ
が高電位、／Ａ１Ｃｘが低電位となる。
２は高抵抗Ｒ２を介して正電源Ｖｃｃと接続されている
が、ヒューズＦ１２が切られていないため、ノードＮ２
はほぼ基準電位ＧＮＤに近い低電位とみなさる。第１の
ノードＮ１はヒューズＦ１１が切断されているため、正
電源電位Ｖｃｃ、即ち高電位とみなされる。その結果、
ヒューズ回路出力信号Ａ１ＣＦ及び／Ａ１ＣＦは各々高
電位、低電位となる。更に、ブロックライト系制御信号
ＢＷＢが高電位であるから、アドレス相当信号Ａ１Ｃｘ
が高電位、／Ａ１Ｃｘが低電位となる。
【００８０】負論理和ノード／Ｎが高電位、ヒューズ回
路出力信号Ａ１ＣＦが高電位、／Ａ１ＣＦが低電位であ
るから、スペア列選択線のうちＳＣＳＬ０が高電位で選
択される。それに従ってスイッチングトランジスタＳｔ
ｒ０及びＳｔｒ１がＯＮし、スペアカラムＳＣＯＬ０及
びＳＣＯＬ１が各々データ線対ＤＱ０及びＤＱ１に接続
される。つまり、ブロックライトに必要な４カラムのう
ち不良カラムを含む２カラムがスペアカラムに置換され
ることになる。
路出力信号Ａ１ＣＦが高電位、／Ａ１ＣＦが低電位であ
るから、スペア列選択線のうちＳＣＳＬ０が高電位で選
択される。それに従ってスイッチングトランジスタＳｔ
ｒ０及びＳｔｒ１がＯＮし、スペアカラムＳＣＯＬ０及
びＳＣＯＬ１が各々データ線対ＤＱ０及びＤＱ１に接続
される。つまり、ブロックライトに必要な４カラムのう
ち不良カラムを含む２カラムがスペアカラムに置換され
ることになる。
【００８１】また、ノーマル列デコーダ制御信号ＣＳＰ
ｘ、ブロックライト系制御信号ＢＷＡ、並びにアドレス
相当信号Ａ１Ｃｘ及び／Ａ１Ｃｘが各々高電位、低電
位、高電位、低電位となるため、ノーマル列選択線のう
ちＣＳＬ１のみ高電位で選択される。それに従ってスイ
ッチングトランジスタＮｔｒ２及びＮｔｒ３がＯＮし、
ノーマルカラムＣＯＬ２及びＣＯＬ３が各々データ線対
ＤＱ２及びＤＱ３に接続される。つまり、ブロックライ
トに必要な４カラムのうち残りの２カラムは不良カラム
を含まないから、本来のカラムが選択されることにな
る。
ｘ、ブロックライト系制御信号ＢＷＡ、並びにアドレス
相当信号Ａ１Ｃｘ及び／Ａ１Ｃｘが各々高電位、低電
位、高電位、低電位となるため、ノーマル列選択線のう
ちＣＳＬ１のみ高電位で選択される。それに従ってスイ
ッチングトランジスタＮｔｒ２及びＮｔｒ３がＯＮし、
ノーマルカラムＣＯＬ２及びＣＯＬ３が各々データ線対
ＤＱ２及びＤＱ３に接続される。つまり、ブロックライ
トに必要な４カラムのうち残りの２カラムは不良カラム
を含まないから、本来のカラムが選択されることにな
る。
【００８２】ブロックライトモードであるから、ＤＱバ
ッファ１００でのデコードは行われず、書き込みデータ
がスイッチトランジスタＳｔｒ０，Ｓｔｒ１，Ｎｔｒ
２，及びＮｔｒ３を介して各々、スペアカラムＳＣＯＬ
０及びＳＣＯＬ１、並びにノーマルカラムＣＯＬ２及び
ＣＯＬ３に書き込まれる。ＤＱバッファ１００でのデコ
ードに関する動作は従来例と同じであるから詳細は省略
する。
ッファ１００でのデコードは行われず、書き込みデータ
がスイッチトランジスタＳｔｒ０，Ｓｔｒ１，Ｎｔｒ
２，及びＮｔｒ３を介して各々、スペアカラムＳＣＯＬ
０及びＳＣＯＬ１、並びにノーマルカラムＣＯＬ２及び
ＣＯＬ３に書き込まれる。ＤＱバッファ１００でのデコ
ードに関する動作は従来例と同じであるから詳細は省略
する。
【００８３】このように、不良カラムがあり、ブロック
ライトモードの場合、スペア列選択線ＳＣＳＬと列選択
線ＣＳＬが各１本ずつ選択され、スペアカラムとノーマ
ルカラムが各２個ずつ選択されることとなる。
ライトモードの場合、スペア列選択線ＳＣＳＬと列選択
線ＣＳＬが各１本ずつ選択され、スペアカラムとノーマ
ルカラムが各２個ずつ選択されることとなる。
【００８４】
【発明の効果】以上説明したように、本発明によれば、
スペアカラムの数を列選択線１本あたりの担当カラム数
と同じくすることで、スペアカラムの増加を極力抑える
ことができ、チップ面積の増加を抑えうる半導体記憶装
置を提供することができる。
スペアカラムの数を列選択線１本あたりの担当カラム数
と同じくすることで、スペアカラムの増加を極力抑える
ことができ、チップ面積の増加を抑えうる半導体記憶装
置を提供することができる。
【００８５】また本発明によれば、ブロックライトモー
ドであるか否か、不良カラムが存在するか否かに従って
列アドレスのデコーダ系やＤＱバッファ系の制御を変え
ることにより、即ち、ブロックライトモードで不良カラ
ムがある場合、必要なカラムをアクセスする列選択線を
ノーマル列選択線とスペア列選択線に振り分けることに
より、従来ならばＩ／Ｏ１個当たりのブロックライトモ
ードのカラム数だけ必要になるスペアカラム数を半分以
下に減らすことができ、チップ面積の増加を抑え、ブロ
ックライトモードに対応可能でしかも低コストの半導体
記憶装置を提供することができる。
ドであるか否か、不良カラムが存在するか否かに従って
列アドレスのデコーダ系やＤＱバッファ系の制御を変え
ることにより、即ち、ブロックライトモードで不良カラ
ムがある場合、必要なカラムをアクセスする列選択線を
ノーマル列選択線とスペア列選択線に振り分けることに
より、従来ならばＩ／Ｏ１個当たりのブロックライトモ
ードのカラム数だけ必要になるスペアカラム数を半分以
下に減らすことができ、チップ面積の増加を抑え、ブロ
ックライトモードに対応可能でしかも低コストの半導体
記憶装置を提供することができる。
【図１】本発明の一実施例に係る半導体記憶装置の構成
図である。
図である。
【図２】図２（ａ）は実施例のノーマル列デコーダの回
路シンボル、図２（ｂ）は論理回路図である。
路シンボル、図２（ｂ）は論理回路図である。
【図３】図３（ａ）は実施例の第１のスペア列デコーダ
の回路シンボル、図３（ｂ）は論理回路図である。
の回路シンボル、図３（ｂ）は論理回路図である。
【図４】図４（ａ）は実施例の第２のスペア列デコーダ
の回路シンボル、図４（ｂ）は論理回路図である。
の回路シンボル、図４（ｂ）は論理回路図である。
【図５】実施例のＤＱバッファの論理回路図である。
【図６】従来の半導体記憶装置の構成図である。
【図７】図７（ａ）は従来例の列デコーダの回路シンボ
ル、図７（ｂ）は論理回路図である。
ル、図７（ｂ）は論理回路図である。
【図８】図８（ａ）は従来例のスペア列デコーダの回路
シンボル、図８（ｂ）は論理回路図である。
シンボル、図８（ｂ）は論理回路図である。
【図９】図９（ａ）は従来例及び実施例の列部分デコー
ダの回路シンボル、図９（ｂ）は論理回路図である。
ダの回路シンボル、図９（ｂ）は論理回路図である。
ＮＣＤ，ＮＣＤｍ（ｍ＝０〜７） （ノーマル）列デコ
ーダ ＳＣＤ スペア列デコーダ ＳＣＤ１０ 第１のスペア列デコーダ（第１の列アドレ
ス解読手段） ＳＣＤ２０ 第２のスペア列デコーダ（第２の列アドレ
ス解読手段） ＣＰＤ 列部分デコーダ ＣＯＬ０〜ＣＯＬ１５ ノーマルカラム ＳＣＯＬ０〜ＳＣＯＬ３ スペアカラム ＣＳＬ０〜ＣＳＬ７，ＣＳＬ２ｍ，ＣＳＬ２ｍ＋１
（ノーマル）列選択線 ＳＣＳＬ０，ＳＣＳＬ１ スペア列選択線 ＰＲＣＨ スペア列デコーダ内部ノード充電信号 ＤＱ０〜ＤＱ３ データ線対 Ａ０Ｃ〜ＡｋＣ，／Ａ０Ｃ〜／ＡｋＣ（ｋ＝３） 列ア
ドレス Ｙ０〜Ｙ３ 列部分デコードアドレス ＣＳＰ，ＣＳＰｘ ノーマル列デコーダ制御信号 Ａ１ＣＦ，Ａ１Ｃｘ，／Ａ１ＣＦ，／Ａ１Ｃｘ 列アド
レス相当信号（ヒューズ回路出力信号） ＢＷ ブロックライトモード信号 ／ＢＷ ブロックライトモード信号の逆相信号 ＢＷＡ，ＢＷＢ，／ＢＷＢ ブロックライト系制御信号 Ｍ０〜Ｍ３ マスク制御信号 ＤＱＳＥＮＳ データ線センス信号 ２０，ＤＩＮ０〜ＤＩＮ３ 書き込みデータ線 ３０，ＤＯＵＴ 読み出しデータ線 ５０ データ線対 １００ ＤＱバッファ ２００ 入力バッファ ３００ 出力バッファ ４００ 列アドレスバッファ ５００ ブロックライト制御回路 ＷＢ０〜ＷＢ３ ライトバッファ ＲＢ リードバッファ Ｇ１，Ｇ６〜Ｇ９，Ｇ３１〜Ｇ４６ ＮＡＮＤゲート Ｇ２〜Ｇ５，Ｇ１０ ＮＯＲゲート Ｇ１１〜Ｇ１８，Ｇ２１，Ｇ２２，Ｇ４７〜Ｇ６０ Ｎ
ＯＴゲート Ｎｔｒ０〜Ｎｔｒ１５，Ｓｔｒ０〜Ｓｔｒ３ スイッチ
トランジスタ Ｆｔｒ０，Ｆｔｒ１ スイッチトランジスタ Ｎｔ０〜Ｎｔ５２ Ｎチャネルトランジスタ Ｐｔ１〜Ｐｔ４２ Ｐチャネルトランジスタ Ｆ２ａ〜Ｆ３ｂ ヒューズ（第１の記憶手段） Ｆ１ａ，Ｆ１ｂ ヒューズ（第２の記憶手段） Ｆ１１，Ｆ１２ ヒューズ Ｒ１，Ｒ２ 高抵抗 Ｖｃｃ 正電源（電位） ＧＮＤ 基準電源（電位） ／Ｎ 負論理和ノード Ｎ１〜Ｎ６ ノード
ーダ ＳＣＤ スペア列デコーダ ＳＣＤ１０ 第１のスペア列デコーダ（第１の列アドレ
ス解読手段） ＳＣＤ２０ 第２のスペア列デコーダ（第２の列アドレ
ス解読手段） ＣＰＤ 列部分デコーダ ＣＯＬ０〜ＣＯＬ１５ ノーマルカラム ＳＣＯＬ０〜ＳＣＯＬ３ スペアカラム ＣＳＬ０〜ＣＳＬ７，ＣＳＬ２ｍ，ＣＳＬ２ｍ＋１
（ノーマル）列選択線 ＳＣＳＬ０，ＳＣＳＬ１ スペア列選択線 ＰＲＣＨ スペア列デコーダ内部ノード充電信号 ＤＱ０〜ＤＱ３ データ線対 Ａ０Ｃ〜ＡｋＣ，／Ａ０Ｃ〜／ＡｋＣ（ｋ＝３） 列ア
ドレス Ｙ０〜Ｙ３ 列部分デコードアドレス ＣＳＰ，ＣＳＰｘ ノーマル列デコーダ制御信号 Ａ１ＣＦ，Ａ１Ｃｘ，／Ａ１ＣＦ，／Ａ１Ｃｘ 列アド
レス相当信号（ヒューズ回路出力信号） ＢＷ ブロックライトモード信号 ／ＢＷ ブロックライトモード信号の逆相信号 ＢＷＡ，ＢＷＢ，／ＢＷＢ ブロックライト系制御信号 Ｍ０〜Ｍ３ マスク制御信号 ＤＱＳＥＮＳ データ線センス信号 ２０，ＤＩＮ０〜ＤＩＮ３ 書き込みデータ線 ３０，ＤＯＵＴ 読み出しデータ線 ５０ データ線対 １００ ＤＱバッファ ２００ 入力バッファ ３００ 出力バッファ ４００ 列アドレスバッファ ５００ ブロックライト制御回路 ＷＢ０〜ＷＢ３ ライトバッファ ＲＢ リードバッファ Ｇ１，Ｇ６〜Ｇ９，Ｇ３１〜Ｇ４６ ＮＡＮＤゲート Ｇ２〜Ｇ５，Ｇ１０ ＮＯＲゲート Ｇ１１〜Ｇ１８，Ｇ２１，Ｇ２２，Ｇ４７〜Ｇ６０ Ｎ
ＯＴゲート Ｎｔｒ０〜Ｎｔｒ１５，Ｓｔｒ０〜Ｓｔｒ３ スイッチ
トランジスタ Ｆｔｒ０，Ｆｔｒ１ スイッチトランジスタ Ｎｔ０〜Ｎｔ５２ Ｎチャネルトランジスタ Ｐｔ１〜Ｐｔ４２ Ｐチャネルトランジスタ Ｆ２ａ〜Ｆ３ｂ ヒューズ（第１の記憶手段） Ｆ１ａ，Ｆ１ｂ ヒューズ（第２の記憶手段） Ｆ１１，Ｆ１２ ヒューズ Ｒ１，Ｒ２ 高抵抗 Ｖｃｃ 正電源（電位） ＧＮＤ 基準電源（電位） ／Ｎ 負論理和ノード Ｎ１〜Ｎ６ ノード
Claims (5)
- 【請求項１】 メモリセルをマトリクス状に配置し、ノ
ーマルカラムとスペアカラムとを備えるメモリセルアレ
イと、 前記メモリセルアレイ内のカラム位置を指定するｋ＋１
（ｋは１以上の整数）ビットの列アドレスと、 前記列アドレスに基づき前記ノーマルカラムを選択する
ノーマル列選択手段と、 前記列アドレスに基づき前記スペアカラムを選択するス
ペア列選択手段とを有し、 当該半導体記憶装置は、前記列アドレスの下位Ｎビット
（Ｎは１＜Ｎ≦ｋ＋１の整数）が特定されず、２N 個の
カラムに同時にＩ／Ｏ（入出力）１個当たり２N ビット
のデータを書き込むブロックライトモードを備え、 Ｉ／Ｏ１個当たりの列アドレスによって選択される前記
スペアカラムの数は、２N-1 個以下であることを特徴と
する半導体記憶装置。 - 【請求項２】 前記スペア列選択手段は、 前記列アドレスに基づき、前記ノーマルカラムの内、不
良カラムの前記メモリセルアレイ内における位置を特定
する第１の列アドレス解読手段と、 前記列アドレスに基づき、使用するスペアカラムの前記
メモリセルアレイ内における位置を特定する第２の列ア
ドレス解読手段とを有することを特徴とする請求項１に
記載の半導体記憶装置。 - 【請求項３】 前記第１の列アドレス解読手段は、 前記ブロックライトモード時におけるブロックの内、不
良ブロックの位置を特定する第１の記憶手段と、 前記不良ブロック内の不良領域を特定する第２の記憶手
段とを有し、 前記第２の列アドレス解読手段は、前記列アドレス及び
前記第２の記憶手段の内容に基づき、使用するスペアカ
ラムの前記メモリセルアレイ内における位置を特定する
ことを特徴とする請求項２に記載の半導体記憶装置。 - 【請求項４】 前記第１の記憶手段及び前記第２の記憶
手段の内容は、設定可能であることを特徴とする請求項
３に記載の半導体記憶装置。 - 【請求項５】 前記ブロックライトモードは、前記列ア
ドレスの下位Ｎビット（Ｎは１＜Ｎ≦ｋ＋１の整数）が
特定されず、２N 個のカラムに同時に同一データを書き
込むことを特徴とする請求項１、２、３、または４に記
載の半導体記憶装置。
Priority Applications (3)
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| JP6020939A JPH07230686A (ja) | 1994-02-18 | 1994-02-18 | 半導体記憶装置 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6020939A JPH07230686A (ja) | 1994-02-18 | 1994-02-18 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07230686A true JPH07230686A (ja) | 1995-08-29 |
Family
ID=12041184
Family Applications (1)
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| JP (1) | JPH07230686A (ja) |
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1994
- 1994-02-18 JP JP6020939A patent/JPH07230686A/ja active Pending
-
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- 1995-02-14 US US08/388,661 patent/US5566128A/en not_active Expired - Lifetime
- 1995-02-18 KR KR1019950003160A patent/KR0159445B1/ko not_active IP Right Cessation
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